JPH0684942A - 半導体装置 - Google Patents
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- JPH0684942A JPH0684942A JP4257487A JP25748792A JPH0684942A JP H0684942 A JPH0684942 A JP H0684942A JP 4257487 A JP4257487 A JP 4257487A JP 25748792 A JP25748792 A JP 25748792A JP H0684942 A JPH0684942 A JP H0684942A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 この発明は、高耐圧持性を維持し、かつ集積
度を上げたＭＯＳ型トランジスタを提供することをその
目的とする。 【構成】 この発明は、半導体基板１内に第１の異方性
エッチングによりトレンチ溝１０を形成し、このトレン
チ側壁に第２の異方性エッチングにより絶縁性膜１５を
形成するとともにトレンチ底部にしきい値制御用の絶縁
性膜１６を有し、前記トレンチ内にゲート材料１７が埋
め込まれ、ゲート１７及び側壁絶縁性膜１６をマスクと
して自己整合的にソース・ドレイン領域２、３、４、５
を形成したことを特徴とする。
度を上げたＭＯＳ型トランジスタを提供することをその
目的とする。 【構成】 この発明は、半導体基板１内に第１の異方性
エッチングによりトレンチ溝１０を形成し、このトレン
チ側壁に第２の異方性エッチングにより絶縁性膜１５を
形成するとともにトレンチ底部にしきい値制御用の絶縁
性膜１６を有し、前記トレンチ内にゲート材料１７が埋
め込まれ、ゲート１７及び側壁絶縁性膜１６をマスクと
して自己整合的にソース・ドレイン領域２、３、４、５
を形成したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置にかかり、特
に高耐圧ＭＯＳ型トランジスタの改良に関する。
に高耐圧ＭＯＳ型トランジスタの改良に関する。
【０００２】
【従来の技術】従来、集積化しやすい高耐圧ＭＯＳ型ト
ランジスタの構造として、図２ないし図４に示すような
ものがある。
ランジスタの構造として、図２ないし図４に示すような
ものがある。
【０００３】図２は、オフセットゲート構造のＭＯＳ型
トランジスタを示すもので、Ｎ型シリコン基板１に、そ
れぞれＰ+型のドレイン領域２とソース領域３が形成さ
れているが、ゲート電極５はソース領域３側に寄せてつ
くられている。そして、ゲート電極５とドレイン領域２
間の基板１表面にＢ（ボロン）をイオン注入して、Ｐ-
層２１を形成している。このＰ−層２１がオンの時ドリ
フト領域として動作し、オフの時は空乏層となり耐圧を
高くする。なお、図２において、４はゲート酸化膜、６
はフィールド酸化膜である。
トランジスタを示すもので、Ｎ型シリコン基板１に、そ
れぞれＰ+型のドレイン領域２とソース領域３が形成さ
れているが、ゲート電極５はソース領域３側に寄せてつ
くられている。そして、ゲート電極５とドレイン領域２
間の基板１表面にＢ（ボロン）をイオン注入して、Ｐ-
層２１を形成している。このＰ−層２１がオンの時ドリ
フト領域として動作し、オフの時は空乏層となり耐圧を
高くする。なお、図２において、４はゲート酸化膜、６
はフィールド酸化膜である。
【０００４】又、図３に示すものは、電界の集中するド
レイン領域２付近の絶縁膜４１を厚くし、比較的高不純
物納度の基板１にドレイン領域２を不覚拡散してｇｍの
低下を抑えている。なお、前記図２と同一部分には、同
一符号を付している。
レイン領域２付近の絶縁膜４１を厚くし、比較的高不純
物納度の基板１にドレイン領域２を不覚拡散してｇｍの
低下を抑えている。なお、前記図２と同一部分には、同
一符号を付している。
【０００５】更に、図４に示すものは、これら構造の改
良型としての傾斜接合ドレインを用いたオフセットＭＯ
Ｓ構造である。この構造は、ドレイン層２０とゲート電
極５との間をオフセット層２２で繋ぎ、ゲートエッジ部
の電界を緩和している。なお、この図において、４はゲ
ート酸化膜、５ゲート電極、６は素子分離領域、７はＰ
ウェル層、３０はソース層、３１、２３はオフセット層
である。
良型としての傾斜接合ドレインを用いたオフセットＭＯ
Ｓ構造である。この構造は、ドレイン層２０とゲート電
極５との間をオフセット層２２で繋ぎ、ゲートエッジ部
の電界を緩和している。なお、この図において、４はゲ
ート酸化膜、５ゲート電極、６は素子分離領域、７はＰ
ウェル層、３０はソース層、３１、２３はオフセット層
である。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来装置においては、横方向のオフセット領域を確保
する必要があるなどのため、これら構造による更なる高
集積化の実現は困難であった。この発明は、従来の高耐
圧持性を維持し、かつ集積度を上げたＭＯＳ型トランジ
スタを提供することをその目的とする。
た従来装置においては、横方向のオフセット領域を確保
する必要があるなどのため、これら構造による更なる高
集積化の実現は困難であった。この発明は、従来の高耐
圧持性を維持し、かつ集積度を上げたＭＯＳ型トランジ
スタを提供することをその目的とする。
【０００７】
【課題を解決するための手段】この発明は、半導体基板
内に第１の異方性エッチングによりトレンチ溝を形成
し、このトレンチ側壁に第２の異方性エッチングにより
絶縁性膜を形成するとともにトレンチ底部にしきい値制
御用の絶縁性膜を有し、前記トレンチ内にゲート材料が
埋め込まれ、ゲート及び側壁絶縁性膜をマスクとして自
己整合的にソース・ドレイン領域を形成したことを特徴
とする。
内に第１の異方性エッチングによりトレンチ溝を形成
し、このトレンチ側壁に第２の異方性エッチングにより
絶縁性膜を形成するとともにトレンチ底部にしきい値制
御用の絶縁性膜を有し、前記トレンチ内にゲート材料が
埋め込まれ、ゲート及び側壁絶縁性膜をマスクとして自
己整合的にソース・ドレイン領域を形成したことを特徴
とする。
【０００８】
【作用】縦方向に高耐圧特性に必要なオフセット層とソ
ース・ドレイン傾斜接合が形成できるため、トランジス
タの横方向シュリンクが達成され、集積度を向上させる
ことができる。
ース・ドレイン傾斜接合が形成できるため、トランジス
タの横方向シュリンクが達成され、集積度を向上させる
ことができる。
【０００９】
【実施例】以下、この発明の実施例を図１に従い説明す
る。図１はこの発明にかかるＭＯＳ型トランジスタの製
造例を工程別に示す断面図である。
る。図１はこの発明にかかるＭＯＳ型トランジスタの製
造例を工程別に示す断面図である。
【００１０】シリコン基板１に反応性イオンエッチング
（ＲＩＥ）でトレンチ溝１０を掘る（図１（ａ）参
照）。
（ＲＩＥ）でトレンチ溝１０を掘る（図１（ａ）参
照）。
【００１１】このＲＩＥによるダメージを回復するた
め、２０nm程度のウエット酸化を行い酸化膜１１を形成
する（図１（ｂ）参照）。
め、２０nm程度のウエット酸化を行い酸化膜１１を形成
する（図１（ｂ）参照）。
【００１２】続いて、基板１全面にレジスト層１２を設
けた後、トレンチ溝１０の部分のレジスト層を除去す
る。そして、このレジスト層１２をマスクとしてＮチャ
ンネルしきい値制御用にボロン（Ｂ）１３をイオン注入
する（図１（ｃ）参照）。
けた後、トレンチ溝１０の部分のレジスト層を除去す
る。そして、このレジスト層１２をマスクとしてＮチャ
ンネルしきい値制御用にボロン（Ｂ）１３をイオン注入
する（図１（ｃ）参照）。
【００１３】次に、レジスト層１２を除去した後、基板
１上にＣＶＤ法により酸化膜１４を０．５μm程度堆積
する（図１（ｄ）参照）。
１上にＣＶＤ法により酸化膜１４を０．５μm程度堆積
する（図１（ｄ）参照）。
【００１４】しかる後、ＲＩＥ法により、酸化膜１４を
選択エッチし、酸化膜スペーサ１５を残す（図１（ｅ）
参照）。
選択エッチし、酸化膜スペーサ１５を残す（図１（ｅ）
参照）。
【００１５】そして、使用ゲート電圧に対し、絶縁体圧
破壊の生じないゲート膜厚１６を確保する（図１（ｆ）
参照）。
破壊の生じないゲート膜厚１６を確保する（図１（ｆ）
参照）。
【００１６】その後、燐（Ｐ）をドープしたポリシリコ
ンあるいはポリシリコンをデポジションした後ＰＯＣｌ
3を拡散して形成したゲート電極１７をトレンチ溝１０
内に埋め込む（図１（ｇ）参照）。
ンあるいはポリシリコンをデポジションした後ＰＯＣｌ
3を拡散して形成したゲート電極１７をトレンチ溝１０
内に埋め込む（図１（ｇ）参照）。
【００１７】続いて、ＣＶＤ酸化膜１８でゲート電極１
７をキャップする（図１（ｈ）参照）。そして、セルフ
アラインで（燐とヒ素）１９をイオン注入する（図１
（ｉ）参照）。
７をキャップする（図１（ｈ）参照）。そして、セルフ
アラインで（燐とヒ素）１９をイオン注入する（図１
（ｉ）参照）。
【００１８】次に、高温のアニールを加え、Ｎ+層５、
３とＮ-層４、２を形成することにより、縦方向に高耐
圧特性に必要なオフセット層とソース・ドレイン傾斜接
合が形成されたＭＯＳ型トランジスタが得られる。
３とＮ-層４、２を形成することにより、縦方向に高耐
圧特性に必要なオフセット層とソース・ドレイン傾斜接
合が形成されたＭＯＳ型トランジスタが得られる。
【発明の効果】以上説明したように、この発明によれ
ば、縦方向に高耐圧特性に必要なオフセット層とソース
・ドレイン傾斜接合が形成できるため、トランジスタの
横方向シュリンクが達成され、高耐圧でかつ微細化され
た高集積用のＭＯＳトランジスタを提供できる。
ば、縦方向に高耐圧特性に必要なオフセット層とソース
・ドレイン傾斜接合が形成できるため、トランジスタの
横方向シュリンクが達成され、高耐圧でかつ微細化され
た高集積用のＭＯＳトランジスタを提供できる。
【図１】この発明の高耐圧ＭＯＳ型トランジスタの製作
の一例を工程別に示す断面図である。
の一例を工程別に示す断面図である。
【図２】従来の高耐圧ＭＯＳ型トランジスタを示す断面
図である。
図である。
【図３】従来の高耐圧ＭＯＳ型トランジスタを示す断面
図である。
図である。
【図４】従来の高耐圧ＭＯＳ型トランジスタを示す断面
図である。
図である。
１ 基板 １０ トレンチ溝 １５ 酸化膜スペーサ １７ ゲート電極 ３、５ Ｎ+層 ２、４ Ｎ-層
【手続補正書】
【提出日】平成５年４月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】又、図３に示すものは、電界の集中するド
レイン領域２付近の絶縁膜４１を厚くし、比較的高不純
物納度の基板１にドレイン領域２を深く拡散してｇｍの
低下を抑えている。なお、前記図２と同一部分には、同
一符号を付している。
レイン領域２付近の絶縁膜４１を厚くし、比較的高不純
物納度の基板１にドレイン領域２を深く拡散してｇｍの
低下を抑えている。なお、前記図２と同一部分には、同
一符号を付している。
Claims (1)
- 【請求項１】 半導体基板内に第１の異方性エッチング
によりトレンチ溝を形成し、このトレンチ側壁に第２の
異方性エッチングにより絶縁性膜を形成するとともにト
レンチ底部にしきい値制御用の絶縁性膜を有し、前記ト
レンチ内にゲート材料が埋め込まれ、ゲート及び側壁絶
縁性膜をマスクとして自己整合的にソース・ドレイン領
域を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257487A JPH0684942A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257487A JPH0684942A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684942A true JPH0684942A (ja) | 1994-03-25 |
Family
ID=17306978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257487A Pending JPH0684942A (ja) | 1992-08-31 | 1992-08-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684942A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440070B1 (ko) * | 2001-12-07 | 2004-07-14 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| KR100905165B1 (ko) * | 2002-12-30 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| KR100937658B1 (ko) * | 2007-12-03 | 2010-01-19 | 주식회사 동부하이텍 | 고전압 소자의 제조 방법 |
-
1992
- 1992-08-31 JP JP4257487A patent/JPH0684942A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440070B1 (ko) * | 2001-12-07 | 2004-07-14 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| KR100905165B1 (ko) * | 2002-12-30 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
| KR100937658B1 (ko) * | 2007-12-03 | 2010-01-19 | 주식회사 동부하이텍 | 고전압 소자의 제조 방법 |
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