JPS6214900B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はVTRのヘツド切換え信号発生回路に
係り、特に複数のヘツドを支持する回転ドラムを
クロツク発生回路からのクロツクパルスに基いて
デジタル手法によつて位相サーボを行うようにし
たVTRにおいて、上記複数のヘツドを順次スイ
ツチングするためのヘツド切換え信号発生回路に
関する。

ヘツドの出力のスイツチング点は、規格化され
たVTRにおいてはその位置が定められており、
例えば垂直同期信号より7H±2H（Ｈは水平周
期）の位置となつている。そこで通常のヘリカル
スキヤン型のVTRにおいては、記録時に回転磁
気ヘツドの回転位相と、記録されるビデオ信号中
の垂直同期信号とを用いてサーボが行なわれ、こ
れによつて記録パターン中の所定の位置に垂直同
期信号が記録されるようになつている。また再生
時にも同様にサーボ回路が働いて上述の7H±2H
の範囲にスイツチング点が位置するようにしてい
る。しかし従来の例えば２ヘツド方式で、１トラ
ツク１フイールドを記録する形式のVTRにおい
ては、２つのスイツチング点を決めるのにそれぞ
れモノマルチを用いていたために調整個所が多く
なつていた。特に位相サーボをデジタル手法によ
つて行うようにした場合には、デジタルサーボの
無調整化のメリツトが上記の調整のために減殺さ
れてしまうことになる。

また現在よく行なわれている位相サーボは、回
転ヘツドドラムの１回転で１つのパルスを発生さ
せ、これから位相情報得るものであるために、こ
のパルス信号は30Hzとなつている。従つて上記１
つのパルス信号を基準としてクロツクパルスをカ
ウントダウンしてヘツドドラムの１回転の間に２
つのスイツチング点をつくり出さなければならな
い。しかしこのような方法によると、回路構成が
非常に複雑になる。またサーボ回路が残留誤差を
含まないものであれば、クロツク信号発生回路の
出力をそれぞれデコーダに供給してスイツチング
のタイミングを得ることもできるが、サーボ回路
に残留誤差がある場合にはスイツチング点が垂直
同期信号の手前7H±2Hより外れてしまうことに
なる。これを防止するには、残留誤差をなくすよ
うに位相サーボ系を工夫するという第１の方法
と、位相サーボ系の残留誤差を除かずに、この誤
差分をヘツドの切換えのタイミングに反映させる
という第２の方法とが考えられる。

本発明は上記第２の方法を用いてデジタル位相
サーボ回路の特徴を生かし、残留誤差があつても
スイツチング点が必ず所定の範囲に入るようにし
たヘツド切換え信号発生回路を提供することを目
的とするものであつて、複数のヘツドを支持する
回転ドラムをクロツク発生回路からのクロツクパ
ルスに基いてデジタル手法によつて位相サーボを
行うようにしたVTRにおいて、前記位相サーボ
に用いられる位相検出カウンタからサーボ位相誤
差成分を得、この誤差成分に基くタイミング信号
により前記複数のヘツドを切換える信号を発生す
るようにしたヘツド切換え信号発生回路に係るも
のである。従つてデジタル位相サーボの無調整化
のメリツトを減殺することなく、しかも比較的簡
単な構成によつて、ヘツドの切換えのスイツチン
グ点が残留誤差に追随して所定の範囲内に入るこ
とになる。

本発明は第１及び第２のヘツド４，５を支持す
る回転ドラム３の回転を検出するパルス発生器１
７と、このパルス発生器１７の出力PGHと基準
信号VDLとの位相差に対応する巾のゲート信号
DPEBでゲートされたクロツクパルスTF６を計
数する位相検出カウンタ３５と、この位相検出カ
ウンタ３５の巡回位相に基づいて上記ドラム３の
回転位相を制御する制御回路とを備えたVTRに
適用される。

上記パルス発生器１７の出力PGHの位相に関
連した第１のタイミング信号（MCOPの第１パル
ス）を形成する回路（実施例のモノマルチ２９及
びヘツド切換信号形成回路２０におけるOR回路
４６、フリツプフロツプ４７、ゲート４８、Ｍ進
カウンタ４９に対応する）が設けられている。こ
の第１のタイミング信号は２回転ヘツドの一方の
切換タイミングを定める。

更に、上記パルス発生器１７の出力PGHと第
１の基準信号VDLとの位相差に基づき上記クロ
ツクパルスTF６を上記位相検出カウンタ３５で
計数させた後、第２の基準信号REPGに同期させ
て再び上記位相検出カウンタ３５で上記クロツク
TF６を計数させ、所定の計数値になつた時点
で、上記位相検出カウンタ３５の位相検出情報に
関連した第２のタイミング信号（MCOPの第２パ
ルス）を発生させる回路（実施例のフリツプフロ
ツプ４５，３０、ゲート３３、フリツプフロツプ
４７、ゲート４８、Ｍ進カウンタ４９等に対応す
る）が設けられている。この第２のタイミング信
号は２回転ヘツドの他方の切換えタイミングを定
める。

そして上記第１、第２のタイミング信号により
上記第１及び第２のヘツド４，５の切換信号
RFSWをフリツプフロツプ３０で形成する。

以下本発明を２ヘツド方式のヘリカルスキヤン
型のVTRに適用した一実施例を図面につき説明
する。

第１図はこのVTRの概略を示す平面図であつ
て、磁気テープ１は一対のテープガイド２によつ
てヘツドドラム３の外周面にヘリカルに巻付けら
れながら走行するようになつている。そしてこの
磁気テープ１はヘツドドラム３に支持されてお
り、しかもこのドラム３の外表面に臨む一対のビ
デオ用磁気ヘツド４，５および固定配置されたコ
ントロールヘツド６と摺接することになる。これ
によつて第２図に示すように、磁気テープ１の表
面には、テープの走行方向に対して所定の角度で
傾斜しているビデオトラツク７と、テープ１の巾
方向の上端に位置するコントロールトラツク８
と、そしてテープ１の巾方向の下端に位置するオ
ーデイオトラツク９とが形成される。このVTR
は２ヘツド方式であるために、ヘツドドラム３の
１回転すなわち1/30秒で２つのビデオトラツク７
が形成されることになり、従つてビデオトラツク
７は60Hzで形成されることになる。またコントロ
ールトラツク８上には30Hzで、すなわちヘツドド
ラム３が１回転で１回のコントロール信号１０が
形成されている。さらに上記ビデオトラツク７の
端部の近傍には垂直同期信号１１が記録されてい
る。この垂直同期信号１１はヘツド４，５の切換
え点すなわち再生時のスイツチング点から一定の
範囲、例えば7H±2Hの範囲内に形成されなけれ
ばならないことになつている。

第３図はこのVTRのヘツドドラム３のサーボ
ループを示しており、ヘツドドラム３を回転駆動
するモータ１２の回転は周波数発電機１３によつ
て検出され、速度サーボ回路１４および駆動アン
プ１５から成る閉ループによつてフイードバツク
制御される。さらに第１図に示すようにモータ１
２によつて駆動されるヘツドドラム３にはマグネ
ツト１６が取付けられており、このマグネツト１
６に対向して位相パルス発生器１７が固定配置さ
れている。この発生器１７の出力は基準信号発生
回路１８から供給される基準信号と位相サーボ回
路１９において比較され、駆動アンプ１５に入力
されるように構成されている。

次にこの位相サーボおよび上記ビデオヘツド
４，５の切換えのための具体的な回路構成につい
て第４図につき説明する。第４図に示す回路はそ
れぞれ鎖線で区画するように、基準信号発生回路
１８、位相サーボ回路１９およびヘツド切換え
RFSW信号形成回路２０から構成されている。

まず基準信号発生回路１８について述べると、
この回路１８は水晶振動子を具備し、3.58MHzの
クロツクパルスを発生する発振器２１と、この発
振器２１のクロツクパルスを順次カウントダウン
する５進カウンタ２２、８進カウンタ２３，２
４、16進カウンタ２５から成るカウンタ群とによ
つて構成されている。５進カウンタ２２からはク
ロツクパルスCPが取出され、８進カウンタ２３
からはクロツクパルスTF６と、このパルスの２
倍の周波数の４進出力であるクロツクパルスTF
５とが取出され、16進カウンタ２５からはクロツ
クパルスTF１２が取出されている。クロツクパ
ルスTF６は基準信号発生カウンタ２６に供給さ
れている。このカウンタ２６の出力はデコーダ２
７によつてタイミングが検出されてクロツクパル
ス2XVDと、REPGとが得られるようになつてい
る。クロツクパルス2XVDはフリツプフロツプ２
８によつて1/2に分周されてクロツクパルスXVD
が得られるようになつている。

次に位相サーボ回路１９について述べると、モ
ノマルチ２９は上記位相パルス発生器１７の出力
信号PGHをトリガとして一定の巾のパルス信号
PGHDLを発生させるものである。信号PGHDLは
フリツプフロツプ３０をセツトするようになつて
いる。このフリツプフロツプ３０は、遅延カウン
タ３１の出力信号VDLの立下りでリセツトされ
るようになつている。そしてフリツプフロツプ３
０の出力信号DPEBがOR回路３２を経てAND回
路３３に供給され、これによつてAND回路３３
が開いてクロツクパルスTF６がOR回路３４を経
て位相検出カウンタ３５に供給されることにな
る。位相検出カウンタ３５は512進であつて、し
かも位相に残留誤差がない場合には、フリツプフ
ロツプ３０の出力信号DPEBが「１」の区間にク
ロツク信号TF６のパルスを256個カウントするよ
うになつている。なお記録時にはビデオ信号中の
同期信号を1/2に分周した信号VD／２が上記カウ
ンタ３１に与えられ、また再生時にはフリツプフ
ロツプ２８の出力信号XVDがカウンタ３１に与
えられ、これらをトリガパルスとしてカウンタ３
１はクロツクパルスTF６を所定の個数だけ数え
て上記トリガパルスを所定の期間遅延させる。

フリツプフロツプ３６はフリツプフロツプ３０
の出力信号DPEBの立上りによつてラツチ信号
FFLを発生する。そしてこのラツチ信号FFLが
「１」になるとフリツプフロツプ３７はクロツク
パルスTF１２に同期して反転し、しかもこのフ
リツプフロツプ３７の出力信号PROTEがフリツ
プフロツプ３６，３７のリセツト端子に供給され
るために、クロツク信号TF１２の次のパルスで
フリツプフロツプ３７は反転する。すなわち２つ
のフリツプフロツプ３６，３７によつてクロツク
パルスTF１２の１周期に相当するパルス巾の信
号PROTEが形成される。この信号PROTEは
AND回路３８を開いてクロツクパルスCPを位相
検出カウンタ３５に供給するように構成されてい
る。この位相検出カウンタ３５は上述の如く512
進に構成されており、上記PROTEが「１」の区
間、すなわちクロツクパルスTF１２の１周期に
512個のクロツク信号CPのパルスをカウントする
ようになつている。

位相検出カウンタ３５がクロツクパルスCPを
256個数えたときのこのカウンタ３５の最上位桁
MSD出力DPC―８はAND回路３９を経て、バツ
フアカウンタ４０のリセツト端子に供給されてい
る。このカウンタ４０は512進であつてクロツク
パルスCPをカウントしている。カウンタ４０の
出力信号PR―８はAND回路４１およびOR回路
４２を経てフリツプフロツプ４３のリセツト端子
に供給されている。AND回路４１のもう一つの
入力端子はフリツプフロツプ３７の出力端子とイ
ンバータ４４を介して接続されており、このため
にAND回路４１は出力信号PROTEが「１」の期
間だけ閉じることになる。またOR回路４２のも
う１つの入力端子へは位相検出カウンタ３５の出
力DPC―８が直接供給されるようになつてい
る。これはカウンタ４０の出力が「０」のときに
このカウンタ４０をリセツトする信号DPC―８
によつてフリツプフロツプ４３をもリセツトする
ためである。またフリツプフロツプ４３のセツト
端子にはクロツクパルスTF１２が供給されてお
り、これによつて位相サーボ回路の残留誤差を含
む位相の誤差に応じたパルス巾変調された信号
DPPWMがこのフリツプフロツプ４３から出力さ
れることになる。この信号DPPWMは積分されて
レベル信号に変換された後速度サーボ回路（第３
図参照）の出力の速度誤差に重畳される。

次にヘツド切換え信号形成回路２０について述
べると、この回路はフリツプフロツプ４５を具備
している。フリツプフロツプ４５はデコーダ２７
の出力信号REPGでセツトされ、カウンタ３５の
出力信号DPC―８でリセツトされるように構成
されている。そしてフリツプフロツプ４５の出力
RDDPCはOR回路４６を経てフリツプフロツプ４
７に供給されている。なおOR回路４６のもう１
つの入力端子にはモノマルチ２９の出力信号
PGHDLが供給されている。すなわちヘツドドラ
ム３が1/2回転してパルス発生器１７が出力信号
PGHを発生したときには、これを遅延するモノ
マルチ２９の出力PGHDLによつて、またヘツド
ドラム３がさらに1/2回転してパルス発生器１７
がマグネツト１６を検出しないときにはカウンタ
３５の出力DPC―８の出力に伴うフリツプフロ
ツプ４５の出力によつて、それぞれフリツプフロ
ツプ４７を反転させるように構成されている。

フリツプフロツプ４７の出力信号はAND回路
４８の開閉を制御し、このAND回路４８が開く
とクロツクパルスTF５がＭ進カウンタ４９に供
給されて所定の期間遅延させられる。カウンタ４
９の出力MCOPはヘツド切換用タイミング信号と
してフリツプフロツプ５０をトリガして、このフ
リツプフロツプ５０がヘツド４，５の切換え信号
を発生するように構成されている。なお位相サー
ボに残留誤差がない状態において、このカウンタ
４９が垂直同期信号に対して7H±2H先行して出
力を発生するようにこのＭ進カウンタ４９の段数
およびこのカウンタ４９のカウントするクロツク
パルスTF５の周波数が設定されている。

次に以上の構成による上記回路の動作を第５図
および第６図に示すタイムチヤートによつて説明
する。なお、これらの図における信号の符号は第
４図における回路の対応する符号を付した点の波
形を表している。

まず第５図によつてヘツド４，５の切換え信号
を発生する動作を説明すると、パルス発生器１７
がマグネツト１６を検出してパルス信号PGHを
発生する。このパルス信号PGHはモノマルチ２
９によつて所定の時間遅延される。モノマルチ２
９の出力PGHDLはOR回路４６を通つてフリツプ
フロツプ４７に供給されているために、このフリ
ツプフロツプ４７が反転してゲート４８を開く。
従つてＭ進カウンタ４９へクロツクパルスTF５
が供給されてこのパルス数をカウンタ４９がカウ
ントする。カウンタ４９が所定の数のパルスをカ
ウントするとその出力の第１のタイミング信号
MCOPが「１」から「０」に変化し、これによつ
てフリツプフロツプ５０が反転してヘツド切換え
信号RFSWを発生することになる。

従つてヘツド切換え信号RFSWはパルス信号
PGHが発生された後に、信号PGHDLが「１」の
期間とカウンタ４９の出力MCOPが「１」の期間
との和の期間だけ遅れて発生することになる。信
号PGHDLが「１」の期間および信号MCOPが
「１」の期間はそれぞれ位相検出に無関係な一定
の値となるために、ヘツド切換え信号RFSWは位
相の誤差に応じて変化することになる。すなわち
位相検出信号PGHが遅れて発生した場合には、
第５図Ｂに示すように、パルス信号PGHの遅れ
に相当する分だけ遅れてヘツド切換え信号RFSW
が発生する。また位相検出信号PGHが進んでい
る場合には第５図Ｃに示すように、パルス信号
PGHの進みに相当する分だけ進んでヘツド切換
え信号が発生する。そしてパルス信号PGHは再
生される垂直同期信号を代表しているので、垂直
同期信号の位相の誤差に比例してヘツド４，５の
切換えのスイツチング点もずれることになり、こ
のためにヘツド４，５の切換えのための信号
RFSWは垂直同期信号に対して7H±2Hの範囲か
ら外れることはない。

以上の動作は位相パルス発生器１７の出力信号
PGHによつて直接ヘツドの切換え信号RFSWを
発生する場合であるが、ヘツドドラム３にはマグ
ネツト１６が１個しか設けられておらず、ヘツド
ドラム３の１回転で１個のパルスが発生器１７か
ら発生されるにすぎない。そこでヘツドドラム３
がさらに1/2回転したときのヘツドの切換え信号
RFSWは位相検出カウンタ３５の出力DPC―８
を用いて得るようにしている。

すなわちモノマルチ２９の出力PGHDLによつ
てセツトされ、遅延カウンタ３１の出力VDLに
よつてリセツトされるフリツプフロツプ３０の出
力DPEBが「１」の期間にゲート３３が開かれ、
クロツクパルスTF６が位相検出カウンタ３５に
よつてカウントされるようにしている。そしてフ
リツプフロツプ３０のセツト信号PGHDLはサー
ボ位相の誤差に追随する。しかしフリツプフロツ
プ３０のリセツト信号VDLは、記録時にはビデ
オ信号中から得、また再生時にはデコーダ２７の
出力2XVDから得ているために、位相サーボの誤
差とは無関係になつている。従つて信号DPEBが
「１」の期間は位相サーボの誤差によつて伸縮す
る。位相誤差がないときには512進のカウンタ３
５は第５図Ａに示すようにクロツクパルスTF６
をこの期間に256個カウントするが、位相遅れの
ある場合には第５図Ｂに示すように信号DPEBが
「１」の期間が短かくなり、カウンタ３５はクロ
ツクパルスTF６を256個カウントすることができ
ず、また位相が進んでいる場合には、第５図Ｃに
示すように信号DPEBが「１」の期間が長くなつ
てカウンタ３５はクロツクパルスTF６を256個よ
りも多くカウントすることになる。

フリツプフロツプ３０がリセツトされてAND
ゲート３３が閉じると、カウンタ３５へのクロツ
クパルスTF６の供給が断たれる。そしてヘツド
ドラム３がさらに1/2回転する直前になるとデコ
ーダ２７からの出力パルスREPGによつてフリツ
プフロツプ４５がセツトされ、このフリツプフロ
ツプ４５の出力RODPCがゲート３３を開いてク
ロツクパルスTF６を再びカウンタ３５に供給す
る。フリツプフロツプ４５はカウンタ３５の出力
によつてリセツトされるために、カウンタ３５が
クロツクパルスTF６を512個カウントし終るまで
ゲート３３が開いていることになる。従つてゲー
ト３３が開いている区間、すなわち信号RODPC
が「１」の期間は位相誤差に応じて伸縮する。位
相誤差がない場合には、第５図Ａに示すようにカ
ウンタ３５はクロツクパルスTF６を256個数える
が、位相に遅れのある場合には、第５図Ｂに示す
ようにカウンタ３５はクロツクパルスTF６を256
個よりも前回（信号DPEBが「１」の期間）のカ
ウント時の不足分だけ多く数え、また位相に進み
のある場合には、第５図Ｃに示すようにカウンタ
３５はクロツクパルスTF６を256個よりも前回の
カウント時の余剰分だけ少なく数える。従つてこ
のカウンタ３５の出力DPC―８をＭ進カウンタ
４９で遅延させて得られる第２のタイミング信号
MCOPに基くヘツド切換え信号RFSWも位相誤差
に応じて変化することになる。すなわちヘツド
４，５の切換えは位相の誤差に追随することにな
り、スイツチング点が垂直同期信号に対して7H
±2Hの範囲から外れることはない。

次に上記位相検出カウンタ３５の検出した位相
情報をバツフアカウンタ４０に移して、位相の誤
差に応じたパルス巾のパルスを形成する位相サー
ボの動作を第６図につき説明する。

フリツプフロツプ３０の出力DPEBが「１」か
ら「０」に変化するとフリツプフロツプ３６がセ
ツトされる。このフリツプフロツプ３６の出力
FFLはRST型フリツプフロツプ３７のセツト端
子に供給され、しかもこのフリツプフロツプ３７
のリセツト端子にはそれ自身の出力が供給される
ようになつているために、このフリツプフロツプ
３７はクロツクパルスTF１２のパルス間隔に等
しい矩形波状の出力PROTEを発生させる。従つ
てこの信号PROTEが「１」の期間だけゲート３
８が開いてクロツクパルスCPが位相検出カウン
タ３５に供給される。なおクロツクパルスTF１
２のパルス間隔の期間にカウンタ３５はクロツク
パルスCPをちようど512個カウントするように設
定されている。

この位相情報検出カウンタ３５はその直前にク
ロツクパルスTF６をカウントし、しかも位相誤
差に応じたパルス数だけカウントした状態で待期
している。例えば位相が進んでいる場合には、第
６図において示すDPC―８の波形のように、ク
ロツクパルスTF６を256個カウントした後に立上
り、さらにクロツクパルスTF６を若干個、例え
ばｎ個のパルスをカウントした状態で待期してい
る。従つてこのカウンタ３５がさらにクロツクパ
ルスCPをカウントしてその出力DPC―８が
「１」から「０」に変化するのは、256―ｎ個のパ
ルスCPをカウントしたときになる。すなわち位
相が進んでいる分だけ早くカウンタ３５はMSD
出力を発生する。これによつて位相情報が得られ
る。このときに信号PROTE「１」であるから、
ゲート３９を通つてカウンタ３５のMSD出力は
バツフアカウンタ４０に供給され、このカウンタ
４０をリセツトする。

カウンタ４０はクロツクパルスCPをカウント
しており、位相検出カウンタ３５の出力DPC―
８によつてリセツトされると、以降はカウンタ４
０の出力パルスPR―８の周期が位相誤差に比例
して変更されることになる。このカウンタ４０の
出力信号PR―８はフリツプフロツプ４３のリセ
ツト端子に供給されており、しかもこのフリツプ
フロツプ４３はクロツクパルスTF１２によつて
セツトされるように構成されているために、フリ
ツプフロツプ４３の出力信号DPPWMのパルス巾
は位相誤差に応じて変更され、位相が進んでいる
ときには第６図に示すように、このとき以降は信
号DPPWMのパルス巾が狭くなり、また位相が遅
れている場合には信号DPPWMのパルス巾が広く
なる。このパルス信号DPPWMは積分され、速度
誤差に重畳してヘツドドラム３を駆動するモータ
１２に供給され、これによつて位相サーボが行な
われるようになつている。なお信号PROTEはパ
ルス発生器１７の出力に伴つて得られるものであ
るから、この信号PROTEのパルスの周期はヘツ
ドドラム３の回転周期30Hzと同じくなつており、
従つてフリツプフロツプ４３の出力パルス
DPPWMはヘツドドラムが１回転するまでは同じ
パルス巾のパルスを発生しつづけることになる。

以上本発明を実施例につき述べたが、本発明は
上記実施例によつて限定されることなく、本発明
の技術的思想に基いて各種変更が可能である。

また具体的な回路構成についても、第４図に開
示されるものに限定されることなく、各種変更が
可能である。

以上に述べたように本発明は、ヘツドの切換え
信号を位相サーボの残留誤差を含んだ状態で得る
ようにしたものであるために、ヘツドの切換えの
スイツチング点が垂直同期信号に対して所定の範
囲内に入ることになる。しかも本発明によれば位
相サーボの位相検出カウンタからサーボの誤差成
分を得てヘツド切換用タイミング信号を形成する
ようにしているために、調整個所が少なく、しか
も比較的簡単な構成となる。

【図面の簡単な説明】

図面は本発明を２ヘツド方式のヘリカルスキヤ
ン型のVTRに適用した一実施例を示すものであ
つて、第１図はVTRの要部を示す平面図、第２
図はその表面に各種のトラツクが形成された磁気
テープの平面図、第３図はこのVTRのサーボ系
のブロツク図、第４図は位相サーボ回路の回路
図、第５図Ａ、第５図Ｂおよび第５図Ｃはヘツド
切換え信号の形成の動作を示す波形図であつて、
それぞれ位相誤差がない場合、位相が遅れている
場合および位相が進んでいる場合を示す。第６図
は位相サーボの動作を示す波形図である。 なお図面に用いた符号において、３……ヘツド
ドラム、４……磁気ヘツド、５……磁気ヘツド、
１８……基準信号発生回路、３５……位相検出カ
ウンタ、である。

Claims (1)

1. 【特許請求の範囲】 １ 第１及び第２のヘツドを支持する回転ドラム
   の回転を検出するパルス発生器と、このパルス発
   生器の出力と基準信号との位相差に対応する巾の
   ゲート信号でゲートされたクロツクパルスを計数
   する位相検出カウンタと、この位相検出カウンタ
   の巡回位相に基づいて上記ドラムの回転位相を制
   御する制御回路とを備えたVTRにおいて、 上記パルス発生器の出力の位相に関連した第１
   のタイミング信号を形成する回路と、 上記パルス発生器の出力と第１の基準信号との
   位相差に基づき上記クロツクパルスを上記位相検
   出カウンタで計数させた後、第２の基準信号に同
   期させて再び上記位相検出カウンタで上記クロツ
   クパルスを計数させ、所定の計数値になつた時点
   で上記位相検出カウンタの位相検出情報に関連し
   た第２のタイミング信号を発生させる回路とを具
   備し、 上記第１、第２のタイミング信号により上記第
   １及び第２のヘツドの切換信号を形成するように
   したことを特徴とするVTRのヘツド切換信号発
   生回路。