JPS62143177A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はベクトル処理袋（ξに係り、特にベクトル処理
によって不正な結果を得た場合の原因の追求に好適なベ
クトル処理装置に関する。

（発明の背景〕 ベクトル計算を指向する処理装置、特にベクトル処理装
置においては、汎用計算機におけるデパック手段より一
層強力なデパック手段を用意する必要がある。たとえば
、Ｄ○ブロック構造の処理Ａとそうでない処理Ｂのプロ
グラムをベクトル処理装置で実行すると、処理ＡはＤｏ
ブロック構造であるので、ベクトル演算器又はベクトル
データ転送回路で実行される。以下、処理装置内の演算
器又はデータ転送回路を総称してリソースという。

ベクトル計算は一般に非常に多量の演算を含むので、高
速のベクトルリソースをもってしても相当量の時間を消
費する。このため、処理Ａ（ベクトル処理）の完了を待
たず処理Ｂ（スカラ処理）を開始するように制御するの
が一般的である。だゾし、プログラム論理が処理ＡとＢ
が独立に実行できる場合に限り、並列処理が行われる。

プログラム論理が正しく、プログラム作成者の意図が反
映されているものであるならば、上記の如き４ρ列的な
処理を行っても正当な結果を得ることかできる。しかし
、プログラム作成者の意図とは逆に、プログラム論理が
誤りを含むものであるとき、上記の如き並列的な処理を
行っていると、その誤りの検出は困難になる。たとえば
処理Ａの中て読出す配列Ｃと処理Ｂの中で書込みを行う
領域りは、正しいプログラムならば主記憶上の重複はな
いが、たまたまＤｏ制御変数値を誤ってしまったため、
配列Ｃのポインタが大きくなって領域りの一部をさして
しまったような場合である。このような場合、処理Ｂ内
のストア処理がベクトル処理となる処理Ａ内の配列Ｃの
読出しと時間的に重複すると、ベクトル処理においては
主記憶参照は処理の状況によって時間が大きく変化する
ため。

ストア処理とベクトル読出しの順序が変り、結果の再現
性がなくなる。こ＼で処理の状況とは、主記憶ボートの
ビジー状況等をいう。このため、ベクトル処理の配列Ｃ
の読出しとスカラ処理のストアの時間的順序性がプログ
ラムで規定されている通りではなくなり、ある場合は正
しい結果が得られ、ある時は不正な結果となる。

またベクトル命令を直前のスカラ処理で変更しているよ
うな場合、ベクトル処理装置は命令の先読みを行ってい
るので、変更前のベクトル命令を命令バッファ中にとり
込んで処理している可能性があり、この命令先読みが主
記憶とバッファストレージ間のデータ転送に関係してい
ると、処理装置の他のデータ転送回路との競合によって
、命令書替えが有効になったり、無効になったりする。

このように処理の並列性を実現するということは、プロ
グラムに規定されている処理の順序性を破ることになっ
ている。

一方、プログラムのデパックを行う作業を解析してみる
と、デパック作業が行えるということは、プログラムに
記述されている論理が順序だって行われ、１つの文の結
果が確定した後に、次の文の処理を開始するという前提
条件を必要としている。

この前提条件は並列処理もしくはベクトル処理と排反の
条件である。従って、プログラムと処理装置のハードウ
ェアの間に、処理装置の論理動作をシリアライズするか
又は一部の論理動作の順序性を保障する指示を行うため
に何らかのインターフェイスが必要である。

従来、このような並列処理におけるプログラムデバッグ
の困難さを解決するため、データフローマシンにおいて
メンテナンスアーキテクチャを付加させた例がある（平
木、西口、関口、島田゛′科学技術１１Ｆ算用データ駆
」すＪ計算機Ｓ　ＩＧＭＡ−１のメンテナンスアーキテ
クチャ″、情報処理学会第３１回講演論文集６Ｄ−３）
。データフローマシンは並列処理を行う計算機の一種で
あるが、１命令の演算処理そのものは各々独立して実行
される。従って、ある指定された時点で計算機の処理を
中断させ、計算機内部のレジスタ、メモリ等の情報を、
メンテナンスアーキテクチャを使って読出すことによっ
て指定された時点の計算の状況を知ることができる。

これに対しベクトル計算は、ＤＯループ処理をスカラ処
理とは計算方法の異るバク１ヘル命令の集合に展開して
実行するので、ベクトル計算の任意の時点での停止とい
うことか極めて困難である。

仮にもしそれが行えたとしても、ベクトル演算器の中の
パイプライン処理途中の変形されたデータがプログラム
デバッグにどれだけの情報を与えうるかという点も問題
である。従って、ベクトル処理の適切な中断点をベクト
ル命令間に指定し、この中断点にベクトル処理が致った
時にベクトル処理を停止させる方法が妥当と考えられる
。こ＼で、ベクトル計算を停止させるということは、ベ
クトル処理装置にとってどういう意味を持つのかを考察
する。

バク１〜ル処理はベクトル命令の解読から始まり、全ベ
クトル要素の処理をもって終了するが、一般にベクトル
処理の開始と終了の間の時間は、１ベクトル命令で複数
のデータを処理するので、スカラ命令の実行に比べｌ−
〜２オーダ長い。このためスカラ処理と同じような考え
方でベクトル命令の実行開始を中断させても、すでに起
動されているベクトル命令は数十マシンサイクル以上停
止せずに動作する。しかし、プログラムのソースコード
を対象にデパックを行うということは、計算機内部の動
作が完結し処理結果が主記憶等の記憶手段に書込まれる
ことを前提条件としているので、バク１−ルプロセツサ
内のリソースの停止を待つ必要がある。従って、ベクト
ル処理のデパックを行うためには、ベクトル命令の起動
を目的とするプログラム位置で中断させ、この中断点よ
り以前に実行されているベクトル命令の完了を待って１
種々のデパック処理を開始する必要がある。

デパックを行うということは、処理装置内の記憶手段上
のビットパターンをキャラクタに変換して外部の装置Ｎ
に出力することである。このデータ変換方法は汎用機等
で用いられている方法を用いることが出来る。従って、
ベクトルプロセッサ内のレジスタ類を主記憶に書出すこ
とが出来れば、従来の手法のソフトウェア資産を用いる
ことができる。考察を容易化するため、ベクトルプロセ
ッサ内の記憶手段をベクトルレジスタに限定する。

ベクトルレジスタの内容を主記憶に書出すためには、ベ
クトルのストア命令を発行する必要がある。

しかし、このベクトルストア命令を発行する方法が問題
である。これをコンパイラのデパックモード指定によっ
て、ベクトル命令列の中に前もってベクトルストア命令
を埋めこんでおく方式で解決することはできない。この
ストア命令埋め込み法では、ベクトル処理そのものは止
らずに行われ、一連の計算が完了した後に、そのベクト
ル計算のトレースが得られるだけである。従って、プロ
グラムデバッグの重要な処理、即ち １、プログラム処理を停止させ、その時点で処理装置内
の記憶手段に任意のデータパターンをセットし、処理装
置を再起動する、 ２、上記の停止時点で、処理装置内の記憶手段の任意の
位置のデータを出力し、処理装置を再起動する、 という処理を行うことができない。その上、コンパイラ
のデパックモード指定により、ベクトル命令列が余分な
ストア命令挿入により変化し、ベクトルプロセッサの処
理状況特に主記憶に関するデータ処理状況が、デパック
モード以外の場合と異る点も問題である。

以上の議論はベクトルレジスタについてであったが、ベ
クトルプロセッサ内の記憶手段がベクトルマスクレジス
タやその他のレジスタに替っても全く同様である。この
ような事情により、ベクトル処理装置のデバッグ手法は
未だ確立されていないのが現状である。

〔発明の目的〕

本発明の目的は、プログラムデバッグが容易なベクトル
処理装置を提供することにある。

〔発明の概要〕

本発明は、ベクトル処理装置においてプログラムデバッ
グを行うために、ベクトルプロセッサの処理状況をテス
トする命令（ＴＶＰ命令）と、ベクトル命令の解読処理
の中断を指示する命令（ＱＶＤ命令）と、該命令による
解読処理中断の解除を指示する命令（ＲＤＲ命令）と、
ベクトル処理とスカラ処理の並列実行の抑止を指示する
命令（ＳＢＯＮ命令）と、該命令による抑止の解除を指
示する命令（ＳＢＯＦＦ命令）とを命令セシｌ−して設
ける。一方、スカラプロセッサとベクトルプロセッサ間
で制御をやりとりするために用いられる制御レジスタ中
に、ベクトルプロセッサの命令解読中断を示すビット（
Ｄピッ１−）と、スカラとベクトル処理のシリアライス
を示すビット（Ｓビット）を設ける。そして、前記制御
レジスタ中のＤビットをＱＶＤ命令、ＲＤＲ命令でセッ
ト、リセットし、Ｓビットを５ＢＯＮ命令、Ｓ　ＢＯＦ
Ｆ命令でセット、リセットする。これらにより、ベクト
ル処理装置のプログラムデバッグが支障なく達成できる
。

〔発明の実施例〕

初めに本発明の基本概念について説明する。ベクトル処
理装置のプログラムデバッグを実現するためには、ハー
ドウェア、アーキテクチャ、コンパイラ、オペレーショ
ンシステム（Ｏ８）の４処理系の連係動作が必要である
。

ハードウェアでは、スカシプロセッサとベクトルプロセ
ッサ間で制御のやりとりするための２種類の記憶手段（
以下、この記憶手段を制御レジスタのり、Ｓビットとよ
ぶ）を設ける。Ｄビットはベクトルプロセッサの命令解
読中断を示し、Ｓピッ！−はスカシ、ベクトル処理のシ
リアルライズを指示する。スカシプロセッサはＤビット
がオンになると、制御をＯ８の常駐している空間に移す
。

これにより、ユーザプログラムのスカシ処理は中断され
、Ｏ８の処理が開始される。この時点ではベクトルプロ
セッサは未だユーザプログラムの処理を実行している。

従って、スカシ処理はユーザ空間からＯ８空間への処理
へスイッチングされているが、ベクトル処理については
ユーザ空間の処理が続行している。この２面性が従来の
タスクスイッチの概念と異る点である。Ｏ８は主記憶の
特定番地に格納されているアドレスへ制御を渡す処理を
行う。

二＼でユーザ空間の構成について議論する。一般にユー
ザ空間は単一の構成のように思われていて、大部分のプ
ログラムがこの単一構成の空間の中で論理を構成してい
る。しかし、ユーザプログラムの中である予測し得ない
事象、たとえばアドレス例外などが発生した時、ユーザ
空間の中で異常終了するのではなく、例外が発生した時
点でＯ８に制御を渡し、○Ｓが第２のユーザ空間に制御
を移行し、この新しいユーザ空間内で処理を続行できる
ようにＯ８に対し、ユーザプログラム実行環境を設定し
ておくことができるような処理系がある。この処理系は
ベクトル処理装置とは限らない。このような処理系では
単一構成のユーザ空間ではなく、２種類の異る構成のユ
ーザ空間の中でユーザプログラムが実行されている。以
下、この２種類のユーザ空間を第１種ユーザ空間、第２
種ユーザ空間という。第２種ユーザ空間は第１種ユーザ
空間で予測し得ない事象が発生しなければ制御が移行し
ない空間で、かつ、上記事象によってＯ８が介入しなけ
ればプログラム制御を移せない空間である。本発明にお
けるＯ８の動作は上記の２種類のユーザ空間間の制御の
連絡に類似しているが次の点が異る。

従来の２種類のユーザ空間間のスイッチングは、常に処
理装置の動作が１点で行われており、それが完了してか
ら行われている。こ＼で動作の１点ということを次のよ
うに定義することにする。時間をたて軸に、主記憶装置
ｉｔのアドレスを横軸にとった２次元の空間（これはユ
ーザ、Ｏ８空間とは異る分類に属する空間である。以下
、この空間のことをπ空間という）で処理装置の動作を
示すと、汎用計算機即ちスカシ計算機は、１本の線によ
って示せる。従って、ある時間に対して、「動作の１点
」という言葉が意味を持つことになる。

２種類のユーザ空間のスイッチング動作では、２様のユ
ーザ空間は同一時間には処理装置は両方の空間をアクセ
スしていない。しかし、本発明のベクトル処理装置では
、π空間において、複数の処理軌跡を描く。故に「動作
の１点」ではなく、ある時間に対し「動作の複数点」と
いうことになり、２様のユーザ空間は同一時間にスカラ
、ベクトル両プロセッサからアクセスが行われうる。従
って、同一時刻で２様のユーザ空間が共に処理対象とな
ることがありうる。

従ってアーキテクチャとしては次のような命令セットを
用意する。

スカシ処理命令として、 １、ベクトルプロセッサの処理の状況をテストする命令
（以下Ｔ　ｅｓｔ　Ｖ　ｅｃｔｏｒ　Ｐ　ｒｏｃｅｓｓ
ｏｒ命令という。略称はＴＶＰ）、 ２、Ｄビットをリセソ］へして、ベクトル命令Ｍ、読を
再開する命令（Ｒｅｓｔ　Ｄ　ｂｉｔ　ａｎｄ　Ｒｅ５
ｔａｒｔ命令という。略称はＲＤＲ）、 ３、Ｓビットをオン、オフする命令（Ｓ　ｂｉｔ　ｏｎ
ｏｒ　ｏｆｆ、、略称は５ＢＯＮ、５ＢＯＦＦ）、４、
第２種のユーザ空間から第１種のユーザ空間へもどる命
令（この命令は５ｕｐｅｒｖｉｓｏｒ　Ｃａ１ｌ（ＳＶ
Ｃ）命令で代用することができる）、ベクトル処理命令
として、 ５、ベクトル命令解読を中断し、Ｄビットをオンとする
命令（Ｑ　ｕｉｔ　Ｖ　ｅｃｔｏｒ　Ｄ　ｅｃｏｄｅ命
令、略して０ＶＤ） 次にコンパイラの処理について述べる。コンパイラは第
１，２種ユーザ空間の境界を決める必要がある。コンパ
イラは、ユーザプログラムと第２種空間にロードされる
デパックのためのプログラムの両方をコンパイラするの
で、第１．第２種空間の大きさを予測することが出来、
従って両方の空間の境界を決定しうる。

第２種ユーザ空間にロードされるデパックプログラムは
、ベクトル処理が中断された時、任意の処理装置内のレ
ジスタの内容を主記憶に出力し、任意のレジスタに値を
設定できる機能を持つ必要がある。このためにデパック
プログラムの先頭でベクトルプロセッサの処理の完了を
待つ処理が必要である（ＴＶＰ命令を用いる）。

デパックを行うユーザにとって、知りたい情報は処理装
置内のレジスタ値や主記憶上の絶対番地上のデータでは
なく、プログラムで用いている変数又は配列の特定時刻
における値である。故に第１種ユーザ空間にある変数、
配列と処理装置内のレジスタ番号と主記憶上のロケーシ
ョンアドレスの対応を第２種のユーザ空間に引渡す必要
がある。

特にベクトルプロセッサはベクトル計算の中間結果をベ
クトルレジスタと呼ばれるところの、ユーザプログラム
が管理するバッファレジスタに格納するため、ユーザプ
ログラムからこのベクトルレジスタ番号を管理しなくて
済むように、コンパイラが配列又は変数とこのベクトル
レジスタ番号との対応を行っている。従って第１種、第
２種ユーザ空間間でこの配列変数とベクトルレジスタ番
号の対応表をうけわたし、この対応表を用いてユーザの
指摘した配列又は変数のベクトルレジスタの番号を見出
し、これらの内容を指定した主記憶上のアドレスに書出
す必要がある。この対応表の授受については第１，２種
のユーザ空間とも、多重仮想空間（ＭＶＳ）という概念
から見れば、１個のユーザ空間なので、主記憶の特定番
地を当該対応表に割当てるか、又はサブルーチンコール
のように、ある特定の汎用レジスタにこの対応表のアド
レスを格納して、第１，２種ユーザ空間をスイッチング
させればよい。たりし、後者の方式はベクトルプロセッ
サが汎用レジスタに値を直接書込まないようなアーキテ
クチャを持っている処理装置でないと実現は困雅である
。なぜならば、第１゜２種ユーザ空間をスカラプロセッ
サでスイッチングする際、ベクトルプロセッサは未だ命
令処理未完了であって、アーキテクチャがベクトル処理
中汎用レジスタの内容を変更できる型式であると、汎用
レジスタ内の値の保証ができなくなるからである。

第１，２種ユーザ空間間で変数、配列とベクトルレジス
タ又は主記憶アドレスの対応表のうけわたしか可能にな
ると、この対応表とベクトル命令のロード／ストア命令
を起動して（この時ＲＤＲ命令を用いる）、ベクトルプ
ロセッサ内の任意のレジスタの値を読出し又は書込むこ
とができる。

なお、ロード／ストア命令の後にはＱＶＤ命令が再度必
要である。

このような方法によってベクトル処理を中断させ、ベク
トル処理装置の内部レジスタ、主記憶上のデータを読取
り、また、これらの記憶手段にデパックのための特定の
データを書込むことが可能になる。これは、ベクトル命
令列の中に埋め込まれたベクトル命令解読中断命令によ
って、スカラプロセッサの命令実行処理を中断させデパ
ックプログラムを起動することによる。従って、ベクト
ル命令列に対し何らかの人工的作為即ちＱＶＤ命令の挿
入が行われていることになる。しかし、この人工的作為
がベクトルプロセッサの処理に及ぼす影響はわずかであ
る。即ち、ベクトル命令の特徴はスカラ命令に比べて、
命令解読処理よりも命令実行時間が大きい点にある。従
って、ベクトルプロセッサ内では、ベクトル命令は解読
が完了して、その命令を実行するために必要なリソース
の空きを待っている状態になっている確率が高い。

このためベクトル命令列中に命令解読中断命令（ＱＶＤ
命令）を挿入したとしても、その影響はベクトル処理装
置の命令解読回路部に及ぶだけで、リソースの動作状態
にまで及ばない。この点がデパックのためベクトル命令
列にロード／ストア命令を挿入する方法との相異である
。従って、ベクトル命令解読中断命令をベクトル命令中
に挿入することは、プログラムに対する変形ではあるが
、その変形の度合は局所的であって、デパックのために
プログラムに大＋１］な変更を加えたことにはならない
。

以上のようなデパック手法は、スカシ処理装置としては
十分ではあるが、ベクトル処理装置としては未だ不十分
である。ベクトル処理装置はベクトル処理とそれ以外の
スカシ処理の並列動作を行うことができる。このため、
この並列動作不適なプログラムがユーザの錯誤によりコ
ーディングされ、コンパイラによってもこの並列動作不
適が検出され得なかった場合、再現性の乏しい不正動作
が起りうる。このような場合、デパック操作としては、
プログラムのある特定の処理をある処理の後で実行する
ような指定を行う必要がある。このデパック処理操作を
特別な文を導入して実現することは可能である。たとえ
ば、スーパーバイザマクロにおいてはタスクのボスト／
ウェイト命令等がある。しかし、この方式では、複数の
処理間の順序関係を明示的に指示する必要が生じた場合
に、プログラム記述上非常に複雑になり困難になる。

また、プログラム文脈の解読も困難になる。これは従来
のプログラム文語に「いつ処理を行うか」という指定が
ないことに起因する。従って、この方式はベクトル処理
装置の、）ｐ列動作を行うことの適不適を判断するため
には採用できない。

本発明では、ベクトル処理装置の並列動作の適不適を次
のようにして実現する。

１、ユーザはプログラムの調べたい範囲を指摘する。

２、コンパイラは上記の範囲で、処理装置の制御レジス
タのＳビットがオンになるように、必要なスカシ命令を
オブジェクトコード中に挿入する（ＳＢＯＮ、５ＢＯＦ
Ｆ命令を用いる）。

３、これによって被検証プログラムのある特定の範囲で
ベクトル処理とそれ以外のスカシ処理のシリアライズが
行われるように、スカシプロセッサの命令解読回路が制
御する。

４、上記のようなシリアルライズ動作でプログラムを実
行した場合と、並列処理動作を行った場合との結果を比
較し、不正な結果がベクトル処理装置の並列処理機能を
誤って使用した＼めに発生したのか否かを判定する。

この様にすることにより、プログラムが暴走して５ＢＯ
ＦＦ命令を書替えると、処理装置はユーザプログラムが
終了するまでシリアライズ動作となる。しかし、このた
めにプログラムデバノクが重大な支障を受けるというも
のではない。

以下１本発明の一実施例を図面により説明するが、ベク
トル処理装置の命令解読処理はスカシとベクトルの２種
類の命令系を２つの命令解Ｊ部で解読し、命令実行を制
御する方式を採用するものとする。この方式はスカシと
ベクトル命令の解読部が分離されているので、２種類の
命令列が独立に実行でき、並列処理を容易に実現できる
。なお。

ベクトル処理装置の命令解読処理には他に、スカシとベ
クトル命令の混在命令列を単一の命令解読部で解読し、
命令実行を制御する方式があり、これはスカシ命令とベ
クトル命令が混在しているため、スカシ処理とベクトル
処理の順序性保証をはじめとし、２帥頂の命令間の制御
が容易に実現しろるｔ、′ｉＲがある。無論、本発明は
この方式を採用してもよい。

第１図は本発月のベクトル処理装置の一実施例のブロッ
ク図である。第１図において、１は主記憶装置、８は主
記憶制御回路である。２はデータ転送回路（以下、リク
エスタという）であり、本実施例では５個存在するので
添字ａ、ｂ、　　・・、ｅをつけて区別する。３は命令
解読回路で、これは２個存在するので添字ａ、ｂをつけ
て区別する。

４はスカラ演算器（汎用、浮動小数点レジスタを含む）
、５は命令起動回路、６はベクトルレジスタ、７はベク
トル演算器である。ベクトル処理装置の各資源は２つの
命令解読回路３ａ、３ｂによってそれぞれ制御されるの
で、第１図に点線で囲ったように、スカラプロセッサ部
ＳＰと、ベクトルプロセッサ部ｖＰに分類することがで
きる。

ベクトル処理装置に起動がかけられると、リクエスタ２
ａは命令読出要求をパス１０を通して主記憶制御回路８
へ送出する。主記憶制御回路８は命令読出要求の主記憶
参照アドレスから主記憶装置１内のアクセスすべきバン
クを決定し、当該バンクへ読出要求を発行する。主記憶
装置の同一バンクに対し、複数の参照要求があると、主
記憶制御回路８は、参照要求間の優先順位を決定する。

主記憶装置１のバンクから読出された命令は主記憶制御
回路８を通り、パス１１．リクエスタ２ａ。

パス１２を介して命令解読回路３ａに送られる。

命令解読回路３ａはスカラ命令を解読し、命令実行に必
要な指示をスカラ演算器４、リクエスタ２ｂにパス１３
．１４を介して送る。スカラ命令列中にベクトル処理開
始命令（以下、この命令をＥ　ｘｅｃｕｔｅ　Ｖ　ｅｃ
ｔｏｒ　Ｐ　ｒｏｃｅｓｓｉｎｇ命令といい、略してＥ
ＸＶＰと書く）があると、命令解読回路３ａはパス１５
を介してベクトル命令読出しをリクエスタ２ｃに対して
指示する。同時にパス１６によってベクトル命令解読回
路３ｂを起動する。リクエスタ２ｃはスカラ命令読出し
と同様にしてパス１７を使用して主記憶制御回路８に読
出要求を発行する。

主記憶装置１から読出されたベクトル命令は主記憶制御
回路８、パス１８、リクエスタ２ｃ、パス１９を通って
命令解読回路３ｂに送られる。命令解読回路３ｂは、解
読したベクトル命令を命令起動回路５に送る。命令起動
回路５はパス２０゜２１を介して、ベクトルプロセッサ
部ＶＰのリソースの状態を常時管理している。パス２０
．２１は東線である。当該ベクトル命令の実行に必要な
リソースが空いていない時、命令起動回路５はパス２２
を介して当該ベクトル命令の読出中止をリクエスタ２ｃ
に通知する。リソースが空いている場合、命令起動回路
５はパス２３（東線）を介して命令実行に必要なリソー
スに起動処理を行う。

起動されたリソースかりクエスタ２ｄ又は２ｅならば、
当該リクエスタはパス２４又は２５を用いて主記憶制御
回路８にリクエストアドレスを送り。

ロード処理の場合は、パス２６又は２７を介してデータ
を受信し、これらのデータをパス２８又は２９を介して
ベクトルレジスタ６に書込む。ストア処理の場合は、パ
ス２８又は２９を介してベクトルレジスタ６上のデータ
を読出しく実際の動作は１図示しないベクトルレジスタ
制御回路がベクトルレジスタ側からデータをパス２８．
２９を介してレクエスタ２ｄ、２ｅに送るように制御さ
れる）、パス２６又は２７を介して主記憶制御回路８に
送出する。起動されたリソースがベクトル演算器７なら
ば、ベクトルレジスタ６から被演算バク１−ルテータが
読出され、演算が行われてパス３０を通って演算結果が
バク１−ルレジスタ６に書込まれる。

なお、ベクトルレジスタ６への書込み、読出しに関する
制御は、本発明には直接関係ないので、第１図ではそれ
に必要な構成は省略されている。

次に、第２図を用いて本発明で必要とする命令の動作を
説明する。

第２図は第１図の命令解読回路３ａ、３ｂ及びその周辺
回路の詳細を示したもので、第１図と同一部分には同じ
番号が付されている。スカラプロセッサ部ＳＰとベクト
ルプロセッサ部ＶＰの境界は点線５７で示す。

第２図においては、カウンタ５０は第１図のりクエスタ
２ａのアドレス生成部に属している。このカウンタ５０
はレジスタ５１に格納されている命令語長に従って毎サ
イクルカウントアツプされ、レジスタ９１、パス１０を
介して命令続出アドレスを主記憶制御回路に送出する。

主記憶制御回路８は主記憶装置の指定されたアドレスか
ら命令を読出し、パス１１上に送出する。パス１」上の
命令はレジスタ６５を経由して比較回路５２によって、
並列的にＴＶＰ、５ＢＯＮ、５ＢＯＦＦ、ＥＸＶＰ、Ｒ
ＤＲ命令か否かが判定される。レジスタ５３には、これ
らの５命令を調べるためのデータが格納されている。レ
ジスタ６５の命令がＴＶＰ、５ＢＯＮ、５ＢＯＦＦ、Ｅ
ＸＶＰ、ＲＤＲ（７）いずれかである時、パス８０〜８
４上にそれぞれ“１″が送出される。

レジスタ５４は制御レジスタで、フリップフロップ５５
．５６は該制御レジスタのＳ、Ｄビットに対応している
。

５ＢＯＮ命令が比較回路５２によって検出されると、フ
リップフロップ５５がＬＬ　Ｉ　ＩＩにセットされる。

ベクトルプロセッサ内のリソースを管理している命令起
動回路５は、パス３１上にベクトルプロセッサ部がビジ
ーか否かの情報を送出している（こぎではビジーを１１
１　ＩＩとする）。ベクトルプロセッサ部のビジー情報
とフリップフロップ５５の出力はＡＮＤ回路５８で論理
積がとられ、パス８５上に送出される。このパス８５上
の信号はカウンタ５０の動作を停止させる。同時にレジ
スタ６５の書込イネーブルを落す、従って、ベクトルプ
ロセッサ部がビジーで制御レジスタ５４のＳビットがＬ
Ｌ　Ｉ　ＩＩの時、スカシ命令読出は中断され、スカシ
、ベクトル両プロセッサ部の並列処理はシリアライズさ
れる。

比較回路５２で５ＢＯＦＦ命令が検出されると、フリッ
プフロップ５５はパス８２上の信号によってリセットさ
れる。

比較回路５２でＥＸＶＰ命令が検出されると、パス８３
上の信号はカウンタ５９を起動する。該カウンタ５９は
第１図のベクトル命令を読出すりクエスタ２ｃのアドレ
ス生成部の一部を構成している。カウンタ５９は起動を
受けると、レジスタ６ｏ上に格納されているベクトル命
令語長に従って毎サイクルカウントアツプされ、アドレ
スをパス１７上に送出する。主記憶制御回路８はパス１
７上に送出されたアドレスに従って主記憶装置からベク
トル命令を読出し、パス１８に送出する６読出されたベ
クトル命令はレジスタ６３に格納される。このベクトル
命令は比較回路６１によってＱＶＤ命令であるか否かを
調べられる。レジスタ６２にはＱＶＤ命令検出のための
データが格納されている。比較回路６１によってＱＶＤ
命令が検出されると、信号ＩＩ　１　＃がパス８６上に
送出される。この信号によって制御レジスタ５４のフリ
ップフロップ５６がＩＩ　Ｉ　ＩＩにセットされる。該
フリップフロップ５６のセットによりパス８７を通って
カウンタ５９の動作が停止する。同時にレジスタ６３の
書込イネーブルを落す。これによってベクトル命令解読
処理が中断される。

ＱＶＤ命令以外のベクトル命令はパス８８を通ってデコ
ーダ６４によって解読され、デコード情報が命令起動回
路５に送出される。

比較回路５２でＲＤＲ命令が検出されると、信号“１”
がパス８４上に送出される。この信号によってフリップ
フロップ５６がリセットされる。

これにより、パス８７を介してレジスタ６３の書込イネ
ーブルが書込可能となり、同時にカウンタ５９の動作が
再開される。

比較回路５２でＴＶＰ命令が検出されると、信号１１１
　＋＋−Ｈ，？バス８０上に送出される。パス８０上の
信号はパス３１上の信号とＡＮＤ回路６６で論理積がと
られ、結果がレジスタ６７にセットされる。レジスタ６
７は条件コードを示しており、ＴｖＰ命令実行によって
、その時点でのベクトルプロセッサ部のビジー情報がＴ
ＶＰ以降の命令によって参照可能としている。

第３図は第１図の命令起動回路５の詳細図である。第３
図において、パス１５０を介してベクトル命令が送られ
て来るとレジスタ１００に格納される。レジスタ１００
にセットされた命令はその命令を実行するために必要な
リソースが何であるかを決定するリソース決定回路１０
１に与えられ。

リソースの番号（複数）が決定される。リソース決定回
路１０１はオペコードをアドレスとしてリソース番号を
読出す記憶手段（たとえばＲＯＭ）によって構成できる
。リソース決定回路１０１の出力はデコーダ１０４でデ
コートされる。以下での説明を簡明にするため、レジス
タ１００上のベクトル命令を実行するのに２リソースが
割付られたとする。この割付情報はパス１５１，１５２
を介してセレクタ１０２，１０３に入力される。レジス
タ１０５はリソースの状態を保持している。

リソースの状態はビジー（”　ｌ　”　）か否かで管理
する。複数のリソースの状態を示しているレジスタ１０
５の各出力はセレクタ１０２，１０３で選択され、結果
がレジスタ１０６，１０７にセットされる。したがって
、レジスタ１０６，１０７の値は、レジスタ１００のベ
クトル命令を実行するリソースのビジー状態を示してい
る。

レジスタ１０６，１０７の値はＯＲ回路１０８で論理和
がとられ、結果がパス２２上に送出される。パス２２上
の信号がＩＩ　Ｉ　１１であると、レジスタ１００のベ
クトル命令は実行できないため、この情報を用いて第１
図のベクトル命令リクエスタ２ｃの動作は抑止される。

ＯＲ回路１０８の論理和の反転信号はパス１５３上に送
出される。パス１５３上の信号が１１１　ＩＩの場合、
レジスタ１００のベクトル命令は実行できることを示し
ている。レジスタ１０６，１０７の出力は反転回路１２
１，１２２を介し、レジスタ１００のベクトル命令を実
行するためのリソースを選択するリソース選択回路１０
９に入力される。リソース選択回路１０９は、予め定め
たプライオリティにしたがってリソースを選択する。リ
ソース選択回路１０９の出力は各リソースに対応してお
り、パス１５４上のある信号がＩＩ　Ｉ　ＩＩとなるこ
とによって、対応するリソースが選択されたことが示さ
れる。パス１５４上の信号はパス１５３上の信号とＡＮ
Ｄ回路１１０によって論理積がとられ、結果がパス１５
５に送出され、レジスタ１０５のセット信号となる。レ
ジスタ１０５はパス２１．２１上のリソースベクトル命
令処理完了報告信号によってリセットされる。

レジスタ１００に格納されているベクトル命令は、パス
１５３上の信号が１”のときレジスタ１１１に移行する
。レジスタ１１１のベクトル命令のオペコードはパス１
５６を通ってオーダ生成回路１１２に入力される。オー
ダ生成回路１１２では、ベクトル命令実行に必要なオー
ダ情報を、オペコードをアドレスとしてＲＯＭの如き記
憶手段を引用することによって生成する。オーダ生成回
路１１２の出力はパス１５６を通り、スイッチング回路
１１３によってリソース対応に分別され、パス２３を介
して命令を実行するリソースに送出される。同様にレジ
スタ１１１上のベクトル命令のオペランドはパス１５７
を通り、スイッチング回路１１４によってリソース対応
に分別され、パス２３上に送出される。

レジスタ１０５の各リソースビジー情報はＯＲ回路１１
５で論理和がとられ、結果がパス３１上ら送出される。

パス３１上の信号はベクトルプロセッサ部のビジーを表
わす信号として用いられる。

第４図は第３図におけるリソース選択回路１０９の詳細
図で、説明の便宜上、４つのリソースが選択対象になっ
ている場合を示している。第４図において、４リソース
のどれかが使用可能という情報はパス２００ａ〜２００
ｄによって与えられる。第４図はパス２００ａのプライ
オリティが最も高く、以下、パス２００ｂ、２００ｃの
順に低くなり、パス２００ｄのプライオリティが最も低
いとした例であり、パス２００ａ〜２００ｄのいずれか
の信号が１１１”になると、それより上位の信号がいず
れもＬＬ　ＯＩＩの場合、該当信号が選択される。従っ
て、パス２００ａ〜２００ｄ上の複数の信号が“１″で
あっても、パス１５４上の出力は、プライオリティの高
い１リソースに対応するパス上の信号のみが“１”とな
る。

〔発明の効果〕

本発明によれば、ベクトル処理装置で不正な結果を得た
場合、その原因がプログラムのどの部分で発生している
かの調査を、Ｄ○ループ内の任意の場所でベクトル処理
を中断させ、Ｄ○ループ内で参照している変数又は配列
の値が主記憶装置上に存在せずベクトル処理装置内のレ
ジスタ上に存在する場合であっても、そのデータを主記
憶装置へ出力して調べることができる。また、Ｄｏルー
プ内で参照している変数又は配列に、それが処理装置内
のレジスタ上にだけ存在する場合があっても、デパック
のための値を代入して、ベクトル処理を再試行できる。

さらに、ベクトル処理装置固有のベクトル処理とスカラ
処理の並列処理を抑止して、並列処理に起因する主記憶
参照の順序性に基づく不良とベクトル命令列書替に原因
がある不良を容易に通出できる。

【図面の簡単な説明】

第１図は本発明のベクトル処理装置の一実施例の概略ブ
ロック図、第２図は第１図における命令読出しと解読に
関係する部分の詳細図、第３図は第１図における命令起
動回路の詳細図、第４図は第３図におけるリソース選択
回路の詳細図である。 １・・主記憶装置、　８・・・主記憶制御回路、２ａ〜
２ｅ・・・リクエスタ　（データ転送回路）、３ａ、３
ｂ・・・命令解読回路、　４・・スカラ演算器、　５・
・・命令起動回路、　６・・・ベクトルレジスタ、　７
・・ベクトル演算器。 第　　４　　図

Claims (1)

【特許請求の範囲】
1. プログラム及びデータを格納する主記憶装置と、前記主
   記憶装置からスカラ命令を読出してスカラ処理を実行す
   るスカラプロセッサと、前記スカラプロセッサから起動
   を受け、前記主記憶装置からベクトル命令を読出してベ
   クトル処理を実行するベクトルプロセッサとを具備して
   なるベクトル処理装置において、プログラムデバッグを
   行うために、ベクトルプロセッサの処理状況をテストす
   る第１の命令と、ベクトル命令の解読処理の中断を指示
   する第２の命令と、前記第２の命令による解読処理中断
   の解除を指示する第３の命令と、ベクトル処理とスカラ
   処理の並列実行の抑止を指示する第４の命令と、前記第
   ４の命令による抑止の解除を指示する第５の命令とを命
   令セットとして持つと共に、両プロセッサ間での制御の
   受け渡しに用いる制御レジスタ中に、前記第２の命令で
   セットされ前記第３の命令でリセットされる第１のビッ
   トと、前記第４の命令でセットされて第５の命令でリセ
   ットされる第２のビットを設け、前記制御レジスタにお
   ける前記第１のビットのセット期間中はベクトル命令の
   解読処理を中断し、前記第２のビットのセット期間中は
   スカラ処理とベクトル処理をシリアルに実行することを
   特徴とするベクトル処理装置。