JPH01293447A - アドレス一致割り込み制御方式 - Google Patents
アドレス一致割り込み制御方式Info
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- JPH01293447A JPH01293447A JP63124128A JP12412888A JPH01293447A JP H01293447 A JPH01293447 A JP H01293447A JP 63124128 A JP63124128 A JP 63124128A JP 12412888 A JP12412888 A JP 12412888A JP H01293447 A JPH01293447 A JP H01293447A
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- 238000012545 processing Methods 0.000 claims abstract description 40
- 230000010365 information processing Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
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- 238000013519 translation Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
仮想計算機等の動作モードを有する処理装置のアドレス
一致ストップ機能の制御に関し、仮想計算機等で実計算
機のアドレス一致スト・ノブを効率良くシミュレートで
きるアドレス一致割り込み制御方式を目的とし、 論理アドレス、実アドレス及び絶対アドレスとして設定
されたアドレスについて、実行するプログラムが参照す
るアドレスとの一致を検出する比較手段と、該比較手段
の該一致を示す出力信号によって、該プログラムを実行
する処理装置の動作を停止させる停止手段を有し、該処
理装置には複数の異なる動作制御状態の１つを選択的に
指定するように設定されるモードを有する情報処理シス
テムにおいて、所定のモードが設定されている場合には
、該一致を示す出力信号による該停止手段の動作を抑止
し、該一致を示す出力信号によって所定の割り込みを発
生させるための信号を出力するように構成する。
一致ストップ機能の制御に関し、仮想計算機等で実計算
機のアドレス一致スト・ノブを効率良くシミュレートで
きるアドレス一致割り込み制御方式を目的とし、 論理アドレス、実アドレス及び絶対アドレスとして設定
されたアドレスについて、実行するプログラムが参照す
るアドレスとの一致を検出する比較手段と、該比較手段
の該一致を示す出力信号によって、該プログラムを実行
する処理装置の動作を停止させる停止手段を有し、該処
理装置には複数の異なる動作制御状態の１つを選択的に
指定するように設定されるモードを有する情報処理シス
テムにおいて、所定のモードが設定されている場合には
、該一致を示す出力信号による該停止手段の動作を抑止
し、該一致を示す出力信号によって所定の割り込みを発
生させるための信号を出力するように構成する。
本発明は、情報処理システムにおける仮想計算機等の動
作モードを有する処理装置のアドレス一致ストップ機能
の制御に係り、特に仮想計算機等で実計算機のアドレス
一致ストップをシミュレートするためのアドレス一致割
り込み制御方式に関する。
作モードを有する処理装置のアドレス一致ストップ機能
の制御に係り、特に仮想計算機等で実計算機のアドレス
一致ストップをシミュレートするためのアドレス一致割
り込み制御方式に関する。
情報処理システムにおいて、処理装置のハードウェア或
いはソフトウェアのテストのために、実行中のプログラ
ムが参照する主記憶上の命令、データのアドレスを監視
し、所要の指定アドレスが参照されたとき、その処理装
置の動作を停止させて、その時のシステムの状態を調査
することはよ（知られている通りであり、このための機
能はアドレスストップ機能等と呼ばれる。
いはソフトウェアのテストのために、実行中のプログラ
ムが参照する主記憶上の命令、データのアドレスを監視
し、所要の指定アドレスが参照されたとき、その処理装
置の動作を停止させて、その時のシステムの状態を調査
することはよ（知られている通りであり、このための機
能はアドレスストップ機能等と呼ばれる。
第２図は情報処理システムの構成例を示し、中央処理装
置１は、記憶制御装置２を経て主記憶装置１５にアクセ
スするように構成され、又保守、試験等のためのサービ
スプロセッサ（以下においてＳＶＰという）３が各装置
と接続される。なお、第２図には中央処理装置１及び記
憶制御装置２をそれぞれ１装置のみ示しであるが、複数
台の中央処理装置１でマルチプロセッサシステムを構成
することができ、その場合には記憶制御装置２も、例え
ば中央処理装置の台数に応じて必要な台数設けるものと
する。
置１は、記憶制御装置２を経て主記憶装置１５にアクセ
スするように構成され、又保守、試験等のためのサービ
スプロセッサ（以下においてＳＶＰという）３が各装置
と接続される。なお、第２図には中央処理装置１及び記
憶制御装置２をそれぞれ１装置のみ示しであるが、複数
台の中央処理装置１でマルチプロセッサシステムを構成
することができ、その場合には記憶制御装置２も、例え
ば中央処理装置の台数に応じて必要な台数設けるものと
する。
前記のような目的のアドレスストップ機能を利用する場
合には、先ず所要のコマンドを入力して５ＶＰ３を動作
させることにより、ＳＶＰ ３から所要の中央処理装置
１の状態レジスタ９及び記憶制御装置２の制御レジスタ
１０のアドレスストップ指定ピントをオンにする。
合には、先ず所要のコマンドを入力して５ＶＰ３を動作
させることにより、ＳＶＰ ３から所要の中央処理装置
１の状態レジスタ９及び記憶制御装置２の制御レジスタ
１０のアドレスストップ指定ピントをオンにする。
次にストップさせたいアドレス等を指定するコマンドを
入力して、アドレス値、アドレスモード、アクセス動作
を指定すると、ＳＶＰ ３はそれらを、指定の中央処理
装置１及び記憶制御装置２へ送る。
入力して、アドレス値、アドレスモード、アクセス動作
を指定すると、ＳＶＰ ３はそれらを、指定の中央処理
装置１及び記憶制御装置２へ送る。
コマンドは所定の命令によって、命令制御部１２から５
ＶＰ３へ入力することもできる。
ＶＰ３へ入力することもできる。
こ−で、アドレスモードとは、仮想記憶方式の情報処理
システムにおける、公知の論理アドレス、実アドレス及
び絶対アドレスの何れによってアドレスを監視するかの
指定であり、５ＶＰ３はアドレスモードで論理アドレス
及び実アドレスが指定された場合、前記のアドレス値、
アドレスモード、アクセス動作の指定を指定の中央処理
装置１へ送り、絶対アドレスが指定された場合には、指
定の中央処理装置１又は記憶制御装置２ヘアドレス値と
アクセス動作の指定を送る。
システムにおける、公知の論理アドレス、実アドレス及
び絶対アドレスの何れによってアドレスを監視するかの
指定であり、５ＶＰ３はアドレスモードで論理アドレス
及び実アドレスが指定された場合、前記のアドレス値、
アドレスモード、アクセス動作の指定を指定の中央処理
装置１へ送り、絶対アドレスが指定された場合には、指
定の中央処理装置１又は記憶制御装置２ヘアドレス値と
アクセス動作の指定を送る。
又、アクセス動作とは、指定のアドレスへのアクセスが
命令フェッチか、オペランドフェッチか、又はオペラン
ドストアかの別（但し、記憶制御装置の場合はフェッチ
とストアの区別のみを効）であり、指定のアドレスに、
こ＼でＩ旨定される態様のアクセス動作を実行する場合
のみが監視の対象となる。
命令フェッチか、オペランドフェッチか、又はオペラン
ドストアかの別（但し、記憶制御装置の場合はフェッチ
とストアの区別のみを効）であり、指定のアドレスに、
こ＼でＩ旨定される態様のアクセス動作を実行する場合
のみが監視の対象となる。
５ＶＰ３から送出される前記の指定情報は、中央処理装
置１の記憶制御部１３のアドレス−数構山部１７又は記
憶制御装置２のアドレス−数構山部１６によって受は取
られ、アドレス値はアドレス比較レジスタ４又は５に設
定される。
置１の記憶制御部１３のアドレス−数構山部１７又は記
憶制御装置２のアドレス−数構山部１６によって受は取
られ、アドレス値はアドレス比較レジスタ４又は５に設
定される。
中央処理装置１ではプログラムの実行に際して、命令を
デコードしてアドレス生成その他の制御を行う命令制御
部１２のアドレス制御部２０が、フェッチした各命令の
オペランドアドレス及び次の命令の命令アドレスを決定
し、指令情報と共に記憶制御部１３に渡し、そこで記憶
制御部１３は公知のキャッシュ制御、アドレス変換処理
及び主記憶アクセス等の制御を実行して、演算制御部１
４で処理するデータのフェッチ及びストア及び命令のフ
ェッチ等を行う。
デコードしてアドレス生成その他の制御を行う命令制御
部１２のアドレス制御部２０が、フェッチした各命令の
オペランドアドレス及び次の命令の命令アドレスを決定
し、指令情報と共に記憶制御部１３に渡し、そこで記憶
制御部１３は公知のキャッシュ制御、アドレス変換処理
及び主記憶アクセス等の制御を実行して、演算制御部１
４で処理するデータのフェッチ及びストア及び命令のフ
ェッチ等を行う。
この際、記憶制御部１３のアドレス−数構山部１７が、
５ＶＰ３から受は取っているアドレスモード指定及びア
クセス動作指定に従い、アドレス制御部２０から受は取
った論理アドレス又はそのアドレス変換結果の実アドレ
スと、アドレス比較レジスタ４に保持するアドレスとを
比較し、比較結果を示す信号を命令制御部に返す。
５ＶＰ３から受は取っているアドレスモード指定及びア
クセス動作指定に従い、アドレス制御部２０から受は取
った論理アドレス又はそのアドレス変換結果の実アドレ
スと、アドレス比較レジスタ４に保持するアドレスとを
比較し、比較結果を示す信号を命令制御部に返す。
この比較結果の信号を命令制御部１２のアドレスストッ
プ制御部３０が受は取り、アドレス一致で、且つ状態レ
ジスタ９のアドレスストップ指定ビットがオンであれば
、例えば当該命令の実行完了等の適当なタイミングにス
トップ信号３１を発生して、ストップランチ３２をセッ
トすることにより、以後の命令実行制御の進行を停止す
る。この状態は例えばＳＶＰ ３からストップラッチ３
２をリセットするまで継続する。
プ制御部３０が受は取り、アドレス一致で、且つ状態レ
ジスタ９のアドレスストップ指定ビットがオンであれば
、例えば当該命令の実行完了等の適当なタイミングにス
トップ信号３１を発生して、ストップランチ３２をセッ
トすることにより、以後の命令実行制御の進行を停止す
る。この状態は例えばＳＶＰ ３からストップラッチ３
２をリセットするまで継続する。
記憶制御部２のアドレス−数構山部１６が絶対アドレス
の監視をするように設定されていた場合には、記憶制御
部１３から記憶制御装置２に主記憶アクセス要求が出た
ときに、制御レジスタ１０のアドレスストップ指定ピン
トがオンであれば、要求のアドレスをアドレス−数構山
部１６がアドレス比較レジスタ５に保持するアドレスと
比較し、比較結果の信号をアドレスストップ制御部３０
へ送るので、アドレスストップ制御部３０は前記と同様
にして、ストップ信号３１の発生を制御する。
の監視をするように設定されていた場合には、記憶制御
部１３から記憶制御装置２に主記憶アクセス要求が出た
ときに、制御レジスタ１０のアドレスストップ指定ピン
トがオンであれば、要求のアドレスをアドレス−数構山
部１６がアドレス比較レジスタ５に保持するアドレスと
比較し、比較結果の信号をアドレスストップ制御部３０
へ送るので、アドレスストップ制御部３０は前記と同様
にして、ストップ信号３１の発生を制御する。
中央処理装置１において、公知の仮想計算機モニタ（以
下においてＶＭモニタという）の管理の下で仮想計算機
（以下においてＶＭという）を実行させる場合には、例
えばＶＭモニタが各ＶＭに適当な時間を割り当ててＶＭ
を実行させる。
下においてＶＭモニタという）の管理の下で仮想計算機
（以下においてＶＭという）を実行させる場合には、例
えばＶＭモニタが各ＶＭに適当な時間を割り当ててＶＭ
を実行させる。
その際ＶＭモニタは、ＶＭに制御が渡っている状態の中
央処理装置１における拡張制御レジスタ１１のＶＭモー
ドビットをオンにしてＶＭモードにしておき、中央処理
装置１ではＶＭモードの場合には、例えば所定の特権命
令がフェッチされたとき、その実行を抑止してＶＭモニ
タに制御を返す等の制御を行うことにより、実計算機で
ある中央処理装置１で、一般に複数の仮想の計算機シス
テムをシミュレートすることができる。
央処理装置１における拡張制御レジスタ１１のＶＭモー
ドビットをオンにしてＶＭモードにしておき、中央処理
装置１ではＶＭモードの場合には、例えば所定の特権命
令がフェッチされたとき、その実行を抑止してＶＭモニ
タに制御を返す等の制御を行うことにより、実計算機で
ある中央処理装置１で、一般に複数の仮想の計算機シス
テムをシミュレートすることができる。
しかし、前記のアドレスストップ機能については、これ
をある１つのＶＭで使用すると、アドレス一致によって
実計算機の中央処理装置ｌが停止してしまい、ＶＭモニ
タの管理ができなくなってしまうので、使用することが
できなかった。
をある１つのＶＭで使用すると、アドレス一致によって
実計算機の中央処理装置ｌが停止してしまい、ＶＭモニ
タの管理ができなくなってしまうので、使用することが
できなかった。
本発明は、仮想計算機等で前記のような実計算機のアド
レス一致ストップを効率良くシミュレートできるように
するためのアドレス一致割り込み制御方式を目的とする
。
レス一致ストップを効率良くシミュレートできるように
するためのアドレス一致割り込み制御方式を目的とする
。
第１図は、本発明の構成を示すブロック図である。
図は情報処理システムの構成を示し、システムは中央処
理装置４１、記憶制御装置２．５ＶＰ３、主記憶装置１
５を有し、中央処理装置４１は命令制御部４２の制御の
ちとに命令を実行する記憶制御部１３、演算制御部１４
からなり、命令制御部４２は命令、オペランドのアドレ
スを生成するアドレス制御部２０、状態レジスタ９、シ
ステム割り込み発生部４３を有し、制御レジスタ４４の
指定ビットに従って、命令の実行進行を抑止する停止信
号を発生するか又はシステム割り込みを発生する。
理装置４１、記憶制御装置２．５ＶＰ３、主記憶装置１
５を有し、中央処理装置４１は命令制御部４２の制御の
ちとに命令を実行する記憶制御部１３、演算制御部１４
からなり、命令制御部４２は命令、オペランドのアドレ
スを生成するアドレス制御部２０、状態レジスタ９、シ
ステム割り込み発生部４３を有し、制御レジスタ４４の
指定ビットに従って、命令の実行進行を抑止する停止信
号を発生するか又はシステム割り込みを発生する。
第１図の情報処理システムには、従来のように設定され
たアドレスについて、実行するプログラムが参照するア
ドレスとの一致を検出する比較手段であるアドレス−数
構山部１７．１６があり、アドレス−数構山部１７．１
６の一致を示す出力信号によって、中央処理装置４１の
動作を停止させる手段がある。又中央処理装置４１は制
御レジスタ４４の指定ビットによって、通常モード、Ｖ
Ｍモード等の複数の動作モードの１を設定できる。
たアドレスについて、実行するプログラムが参照するア
ドレスとの一致を検出する比較手段であるアドレス−数
構山部１７．１６があり、アドレス−数構山部１７．１
６の一致を示す出力信号によって、中央処理装置４１の
動作を停止させる手段がある。又中央処理装置４１は制
御レジスタ４４の指定ビットによって、通常モード、Ｖ
Ｍモード等の複数の動作モードの１を設定できる。
中央処理装置４１に設けるシステム割り込み発生部４３
は、例えばＶＭモードが設定されていない場合には、ア
ドレス一致を示す信号により従来と同様にストップラッ
チ３２をセットして停止するが、ＶＭモードの場合には
、前記のアドレス一致を示す出力信号が出ると、ストッ
プランチ３２の設定を抑止して制御レジスタ４４の指定
ビットに従って所定の割り込みを発生させる。
は、例えばＶＭモードが設定されていない場合には、ア
ドレス一致を示す信号により従来と同様にストップラッ
チ３２をセットして停止するが、ＶＭモードの場合には
、前記のアドレス一致を示す出力信号が出ると、ストッ
プランチ３２の設定を抑止して制御レジスタ４４の指定
ビットに従って所定の割り込みを発生させる。
以上の方式によって、ＶＭでもアドレスストップ機能を
利用することが可能になる。
利用することが可能になる。
第１図において、第２図と同一符号で示す部分は、前記
従来の場合と同様の機能を有し、又中央処理装置４１の
命令制御部４２は以下に特に述べる他は、前記従来の中
央処理装置１の命令制御部１２と同様とする。又第１図
には中央処理装置４１及び記憶制御装置２をそれぞれ１
装置のみ示しであるが、前記と同様にマルチプロセッサ
システムを構成することができる。
従来の場合と同様の機能を有し、又中央処理装置４１の
命令制御部４２は以下に特に述べる他は、前記従来の中
央処理装置１の命令制御部１２と同様とする。又第１図
には中央処理装置４１及び記憶制御装置２をそれぞれ１
装置のみ示しであるが、前記と同様にマルチプロセッサ
システムを構成することができる。
アドレスストップ機能を利用する場合には、前記従来の
場合と同様にして５ＶＰ３から所要の中央処理装置４１
の状態レジスタ９及び記憶制御装置２の制御レジスタ１
０のアドレスストップ指定ビットをオンにし、次にスト
ップさせたいアドレス等を指定するアドレス値、アドレ
スモード、アクセス動作を、中央処理装置４１の記憶制
御部１３のアドレス−数構山部１７又は記憶制御装置２
のアドレス−数構山部１６に送り、アドレス値はアドレ
ス比較レジスタ４又は５に設定される。
場合と同様にして５ＶＰ３から所要の中央処理装置４１
の状態レジスタ９及び記憶制御装置２の制御レジスタ１
０のアドレスストップ指定ビットをオンにし、次にスト
ップさせたいアドレス等を指定するアドレス値、アドレ
スモード、アクセス動作を、中央処理装置４１の記憶制
御部１３のアドレス−数構山部１７又は記憶制御装置２
のアドレス−数構山部１６に送り、アドレス値はアドレ
ス比較レジスタ４又は５に設定される。
中央処理装置４１では、命令制御部４２のアドレス制御
部２０が従来のように、フェッチした各命令のオペラン
ドアドレス及び次の命令の命令アドレスを決定し、指令
情報と共に記憶制御部１３に渡し、そこで記憶制御部１
３は従来のように、演算制御部１４で処理するデータの
フェッチ及びストア及び命令のフェッチ等を行う。
部２０が従来のように、フェッチした各命令のオペラン
ドアドレス及び次の命令の命令アドレスを決定し、指令
情報と共に記憶制御部１３に渡し、そこで記憶制御部１
３は従来のように、演算制御部１４で処理するデータの
フェッチ及びストア及び命令のフェッチ等を行う。
この際アドレス制御部２０は状態レジスタ９のアドレス
ストップ指定ビットも渡し、記憶制御部１３のアドレス
−数構山部１７が、従来のようにアドレス比較を実行し
て比較結果を示す信号を命令制御部４２に返す。
ストップ指定ビットも渡し、記憶制御部１３のアドレス
−数構山部１７が、従来のようにアドレス比較を実行し
て比較結果を示す信号を命令制御部４２に返す。
この比較結果の信号を命令制御部４２に本発明により設
けられるシステム割り込み発生部４３が受は取り、アド
レス一致で、且つ状態レジスタ９のアドレスストップ指
定ビットがオンであれば、当該命令の実行完了等の適当
なタイミングに従来のストップ信号３１に対応する信号
を発生するが、こ＼で制御レジスタ４４の従来の制御レ
ジスタ１１の場合と同様のＶＭモード指定ビットを参照
し、ＶＭモードでなければ従来のストップ信号３１を生
成してストップラッチ３２をセットするので、従来と同
様に以後の命令実行制御の進行が停止される。
けられるシステム割り込み発生部４３が受は取り、アド
レス一致で、且つ状態レジスタ９のアドレスストップ指
定ビットがオンであれば、当該命令の実行完了等の適当
なタイミングに従来のストップ信号３１に対応する信号
を発生するが、こ＼で制御レジスタ４４の従来の制御レ
ジスタ１１の場合と同様のＶＭモード指定ビットを参照
し、ＶＭモードでなければ従来のストップ信号３１を生
成してストップラッチ３２をセットするので、従来と同
様に以後の命令実行制御の進行が停止される。
ＶＭモードの場合には、更に制御レジスタ４４の割り込
み要因別の割り込みマスクビットである、ＣＰＵアドレ
ス比較ビットとＭＣＵアドレス比較ビットを参照し、ア
ドレス−数構山部１７からのアドレス一致信号の場合に
はＣＰＵアドレス比較ビットがオンの場合にシステム割
り込みを発生するだめの割り込み信号４５を発生し、割
り込み要因を信号線４６に出力する。
み要因別の割り込みマスクビットである、ＣＰＵアドレ
ス比較ビットとＭＣＵアドレス比較ビットを参照し、ア
ドレス−数構山部１７からのアドレス一致信号の場合に
はＣＰＵアドレス比較ビットがオンの場合にシステム割
り込みを発生するだめの割り込み信号４５を発生し、割
り込み要因を信号線４６に出力する。
記憶制御部２のアドレス−数構山部１６が絶対アドレス
の監視をするように設定されていた場合に、従来のよう
にアドレス−数構山部１６から送られる比較結果の信号
も本発明によりシステム割り込み発生部４３が受は取り
、前記と同様にＶＭモードでなければストップラッチ３
２をセットする。又ＶＭモードの場合には、前記のＭＣ
Ｕアドレス比較ビットがオンの場合にシステム割り込み
の割り込み信号４５を発生する。
の監視をするように設定されていた場合に、従来のよう
にアドレス−数構山部１６から送られる比較結果の信号
も本発明によりシステム割り込み発生部４３が受は取り
、前記と同様にＶＭモードでなければストップラッチ３
２をセットする。又ＶＭモードの場合には、前記のＭＣ
Ｕアドレス比較ビットがオンの場合にシステム割り込み
の割り込み信号４５を発生する。
ＶＭでアドレスストップ機能を使用する場合には、例え
ばＶＭモニタが仲介して所要のアドレス等を５ＶＰ３を
介してアドレス−数構山部１６．１７に設定し、又制御
レジスタ４４の前記の割り込みマスクビットを所要の値
に設定して、ＶＭを実行させる。ＶＭモニタは実行する
ＶＭを切り換えるごとに前記の設定を各ＶＭごとに必要
な状態に設定する必要がある。
ばＶＭモニタが仲介して所要のアドレス等を５ＶＰ３を
介してアドレス−数構山部１６．１７に設定し、又制御
レジスタ４４の前記の割り込みマスクビットを所要の値
に設定して、ＶＭを実行させる。ＶＭモニタは実行する
ＶＭを切り換えるごとに前記の設定を各ＶＭごとに必要
な状態に設定する必要がある。
ＶＭの実行中にアドレスストップの条件が生じると、前
記のようにして中央処理装置４１を停止することなくシ
ステム割り込みが発生し、ＶＭの実行が中断されてＶＭ
モニタに制御が渡る。従って、ＶＭモニタはシステム割
り込みに対応する所要の制御処理を直ちに開始すること
ができる。
記のようにして中央処理装置４１を停止することなくシ
ステム割り込みが発生し、ＶＭの実行が中断されてＶＭ
モニタに制御が渡る。従って、ＶＭモニタはシステム割
り込みに対応する所要の制御処理を直ちに開始すること
ができる。
以上の説明から明らかなように本発明によれば、仮想計
算機等の動作モードを有する処理装置において、仮想計
算機等で実計算機のアドレス一致ストップを効率良くシ
ミュレートできるという著しい工業的効果がある。
算機等の動作モードを有する処理装置において、仮想計
算機等で実計算機のアドレス一致ストップを効率良くシ
ミュレートできるという著しい工業的効果がある。
第１図は本発明の構成を示すブロック図、第２図は従来
の構成例を示すブロック図である。 図において、 １．４１は中央処理装置、２は記憶制御装置、３はザー
ビスブロセソサ（Ｓ Ｖ Ｐ）、４．５はアドレス比較
レジスタ、 ９は状態レジスタ、 １０．１１．４４は制御レジス
タ、１２．４２は命令制御部、 １３は記憶制御部、１
４は演算制御部、 １５は主記憶装置、１６．１７
はアドレス−数構山部、 ２０はアドレス制御部、 ３０はアドレスストップ制御部、 ３２はストップラッチ、 ４３はシステム割り込み発生部 本発明の構成を示すブロック図 第１図
の構成例を示すブロック図である。 図において、 １．４１は中央処理装置、２は記憶制御装置、３はザー
ビスブロセソサ（Ｓ Ｖ Ｐ）、４．５はアドレス比較
レジスタ、 ９は状態レジスタ、 １０．１１．４４は制御レジス
タ、１２．４２は命令制御部、 １３は記憶制御部、１
４は演算制御部、 １５は主記憶装置、１６．１７
はアドレス−数構山部、 ２０はアドレス制御部、 ３０はアドレスストップ制御部、 ３２はストップラッチ、 ４３はシステム割り込み発生部 本発明の構成を示すブロック図 第１図
Claims (1)
- 【特許請求の範囲】 論理アドレス、実アドレス及び絶対アドレスとして設定
されたアドレスについて、実行するプログラムが参照す
るアドレスとの一致を検出する比較手段（１６、１７）
と、該比較手段の該一致を示す出力信号によって、該プ
ログラムを実行する処理装置（４１）の動作を停止させ
る停止手段（３２）を有し、該処理装置には複数の異な
る動作制御状態の１つを選択的に指定するように設定さ
れるモード（４４）を有する情報処理システムにおいて
、 所定のモードが設定されている場合には、該一致を示す
出力信号による該停止手段の動作を抑止し、該一致を示
す出力信号によって所定の割り込みを発生させるための
信号（４５）を出力するように構成されている（４３）
ことを特徴とするアドレス一致割り込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124128A JPH01293447A (ja) | 1988-05-20 | 1988-05-20 | アドレス一致割り込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63124128A JPH01293447A (ja) | 1988-05-20 | 1988-05-20 | アドレス一致割り込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293447A true JPH01293447A (ja) | 1989-11-27 |
Family
ID=14877619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63124128A Pending JPH01293447A (ja) | 1988-05-20 | 1988-05-20 | アドレス一致割り込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293447A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431246A (en) * | 1977-08-12 | 1979-03-08 | Sanyo Electric Co Ltd | Program control system |
| JPS5847464A (ja) * | 1981-09-14 | 1983-03-19 | Yamaho:Kk | 調味料とその製造法 |
| JPS6220039A (ja) * | 1985-07-19 | 1987-01-28 | Fujitsu Ltd | 停止動作抑止制御方式 |
| JPS6376028A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 仮想計算機システムにおける命令ステツプ実行制御方式 |
-
1988
- 1988-05-20 JP JP63124128A patent/JPH01293447A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431246A (en) * | 1977-08-12 | 1979-03-08 | Sanyo Electric Co Ltd | Program control system |
| JPS5847464A (ja) * | 1981-09-14 | 1983-03-19 | Yamaho:Kk | 調味料とその製造法 |
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