JPS62141696A - バイポーラｒａｍセル - Google Patents
バイポーラｒａｍセルInfo
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- JPS62141696A JPS62141696A JP61299771A JP29977186A JPS62141696A JP S62141696 A JPS62141696 A JP S62141696A JP 61299771 A JP61299771 A JP 61299771A JP 29977186 A JP29977186 A JP 29977186A JP S62141696 A JPS62141696 A JP S62141696A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は、一般的にはメモリセルに関し、特に、小さい
読出しタイム及び書込みタイム（時間）、及びスタンバ
イモードと読出しモードの間で大きい電流差を持つバイ
ポーラ・メモリセルに関する。
読出しタイム及び書込みタイム（時間）、及びスタンバ
イモードと読出しモードの間で大きい電流差を持つバイ
ポーラ・メモリセルに関する。
発明の背景
メモリセルは、情報が低電流スタンバイ・モードにて記
憶され、高電流モードでは書込み、及び読出される回路
である。この電流差はダイナミック・レンジと呼ばれる
。所定数のセルが、多数の上側及び下側ワード・ライン
各々の間の行に置かれ、他の所定数のセルが、多数のビ
ット・ラインの間の列に置かれる。換言すれば、各セル
はワード・ライン及びビット・ラインの組合せに一意的
に接続される。
憶され、高電流モードでは書込み、及び読出される回路
である。この電流差はダイナミック・レンジと呼ばれる
。所定数のセルが、多数の上側及び下側ワード・ライン
各々の間の行に置かれ、他の所定数のセルが、多数のビ
ット・ラインの間の列に置かれる。換言すれば、各セル
はワード・ライン及びビット・ラインの組合せに一意的
に接続される。
典型的には、上側ワード・ラインに増加電圧が加えられ
ると、その行のセルは選択される。その行の特定セルは
、ビット・ラインに接続されるセンス・アンプにより読
出される。第１読出し電流は、一方のビット・ラインを
介しセンス・アンプに直接に流れる。他のビット・ライ
ンを通る第２読出し電流は、メモリセルの片側を通り上
側ワード・ラインに流れる。セルが書込まれるときには
、第１読出し電流はセルを通り方向ずけられ（ｄｉｒｅ
ｃｔｅｄ）、第２読出し電流゛はセンス・アンプに指向
される。
ると、その行のセルは選択される。その行の特定セルは
、ビット・ラインに接続されるセンス・アンプにより読
出される。第１読出し電流は、一方のビット・ラインを
介しセンス・アンプに直接に流れる。他のビット・ライ
ンを通る第２読出し電流は、メモリセルの片側を通り上
側ワード・ラインに流れる。セルが書込まれるときには
、第１読出し電流はセルを通り方向ずけられ（ｄｉｒｅ
ｃｔｅｄ）、第２読出し電流゛はセンス・アンプに指向
される。
アクセス・タイムは、選択行のセルの上側ワード・ライ
ンの電圧を上昇するのに要する時間に関連する。書込み
信号が適当なビット・ラインに電流を流し、セルに書込
むまえに、これが実行されなければならない。アレー中
の多くのセルでメモリは製造されているので、大電流、
即ち、高電力消費が非選択行を低電位に維持するために
必要であり、さもなくば、大負荷抵抗、即ち、低アクセ
ス・タイムが必要である。
ンの電圧を上昇するのに要する時間に関連する。書込み
信号が適当なビット・ラインに電流を流し、セルに書込
むまえに、これが実行されなければならない。アレー中
の多くのセルでメモリは製造されているので、大電流、
即ち、高電力消費が非選択行を低電位に維持するために
必要であり、さもなくば、大負荷抵抗、即ち、低アクセ
ス・タイムが必要である。
ある一般的なメモリセルは、ラッチとして動作するマル
チエミッタＮＰＮ ｌ−ランジスタの交さ結合対を含む
。各マルチエミッタＮＰＮトランジスタは、第１エミツ
タを下側ワード・ラインに接続させ、第２エミツタを第
１及び第２ビット・ラインにそれぞれ接続させる。各ト
ランジスタのコレクタは、第１及び第２抵抗負荷により
それぞれ上側ワード・ラインに接続される。この抵抗負
荷は、例えば、並列に配置した抵抗とショットキー・ダ
イオードよりなる。このショットキークランプド抵抗負
荷構成は、低電流スタンバイ・モード及びため使用され
る。セル差電圧はスタジバイの間は３５０ ミリボルト
に典型的に設計され、十分な雑音免疫性を与える。この
差電圧は、約３０キロオームの大きな抵抗で得られるの
が普通である。しかし、この受動負荷は、スタンバイ・
モードで比較的高電流を必要とする。さらに、このセル
のトランジスタは飽和され、セルに大電荷を蓄積する結
果となる。
チエミッタＮＰＮ ｌ−ランジスタの交さ結合対を含む
。各マルチエミッタＮＰＮトランジスタは、第１エミツ
タを下側ワード・ラインに接続させ、第２エミツタを第
１及び第２ビット・ラインにそれぞれ接続させる。各ト
ランジスタのコレクタは、第１及び第２抵抗負荷により
それぞれ上側ワード・ラインに接続される。この抵抗負
荷は、例えば、並列に配置した抵抗とショットキー・ダ
イオードよりなる。このショットキークランプド抵抗負
荷構成は、低電流スタンバイ・モード及びため使用され
る。セル差電圧はスタジバイの間は３５０ ミリボルト
に典型的に設計され、十分な雑音免疫性を与える。この
差電圧は、約３０キロオームの大きな抵抗で得られるの
が普通である。しかし、この受動負荷は、スタンバイ・
モードで比較的高電流を必要とする。さらに、このセル
のトランジスタは飽和され、セルに大電荷を蓄積する結
果となる。
他の一般的メモリセルは、逆モードで動作するＮＰＮ
）ランジスタの交さ結合対をふくむ。各トランジスタの
エミッタは下側ワード・ラインに接続され、コレクタは
相互のベースと第１及び第２ＰＮＰ負荷トランジスタの
コレクタにそれぞれ接続される。第１及び第２センス・
トランジスタは、それぞれのベースを交さ結合対のそれ
ぞれのベースに接続させ、それぞれのコレクタを第１及
び第２ＰＮＰ負荷トランジスタのコレクタに接続させ、
それぞれのエミッタを第１及び第２ビット・ラインにそ
れぞれ接続させる。ＰＮＰ負荷トランジスタのエミッタ
及びベースは、上側ワード・ライン及び下側ワード・ラ
インにそれぞれ接続される。
）ランジスタの交さ結合対をふくむ。各トランジスタの
エミッタは下側ワード・ラインに接続され、コレクタは
相互のベースと第１及び第２ＰＮＰ負荷トランジスタの
コレクタにそれぞれ接続される。第１及び第２センス・
トランジスタは、それぞれのベースを交さ結合対のそれ
ぞれのベースに接続させ、それぞれのコレクタを第１及
び第２ＰＮＰ負荷トランジスタのコレクタに接続させ、
それぞれのエミッタを第１及び第２ビット・ラインにそ
れぞれ接続させる。ＰＮＰ負荷トランジスタのエミッタ
及びベースは、上側ワード・ライン及び下側ワード・ラ
インにそれぞれ接続される。
このセルに存在する問題は、それぞれのマルチエミッタ
・トランジスタ及び負荷トランジスタが“オン”状態で
は飽和するので、メモリセルの中に大電荷を蓄積するで
あろう。これは、書込み電流に対しセルをゆっくり応動
させる。
・トランジスタ及び負荷トランジスタが“オン”状態で
は飽和するので、メモリセルの中に大電荷を蓄積するで
あろう。これは、書込み電流に対しセルをゆっくり応動
させる。
典型的にＳＣＲと呼ばれる他の既知のセルは、交さ結合
の第１及び第２マルチエミツタＮＰＮ トランジスタを
含み、各トランジスタは第１エミツタを下側ワード・ラ
インへ接続させ、第２エミッ夕を第１及び第２ビット・
ラインへそれぞれ接続させる。第１交さ結合マルチエミ
ッタＮＰＮ ）ランジスタのコレクタは、第２交さ結合
マルチエミッタＮＰＮ）ランジスタのベースに接続され
、また第１及び第２ＰＮＰ負荷トランジスタのベース及
びコレクタにそれぞれ接続される。第２交さ結合マルチ
エミッタＮＰＮ）ランジスタのコレクタは、第１交さ結
合マルチエミッタＮＰＮ ）ランジスタのベースに接続
され、また、第２及び第１ＰＮＰ負荷トランジスタのベ
ース及びコレクタにそれぞれ接続される。ＰＮＰ負荷ト
ランジスタのエミッタは上側ワード・ラインに接続され
る。このセルに存在する問題は前に説明したセルと同様
に。
の第１及び第２マルチエミツタＮＰＮ トランジスタを
含み、各トランジスタは第１エミツタを下側ワード・ラ
インへ接続させ、第２エミッ夕を第１及び第２ビット・
ラインへそれぞれ接続させる。第１交さ結合マルチエミ
ッタＮＰＮ ）ランジスタのコレクタは、第２交さ結合
マルチエミッタＮＰＮ）ランジスタのベースに接続され
、また第１及び第２ＰＮＰ負荷トランジスタのベース及
びコレクタにそれぞれ接続される。第２交さ結合マルチ
エミッタＮＰＮ）ランジスタのコレクタは、第１交さ結
合マルチエミッタＮＰＮ ）ランジスタのベースに接続
され、また、第２及び第１ＰＮＰ負荷トランジスタのベ
ース及びコレクタにそれぞれ接続される。ＰＮＰ負荷ト
ランジスタのエミッタは上側ワード・ラインに接続され
る。このセルに存在する問題は前に説明したセルと同様
に。
各マルチエミッタ・トランジスタ及び負荷トランジスタ
が“オン”状態で飽和するので、大電荷を蓄積する結果
となるであろう。これは、書込み電流に対しセルをゆつ
（り応動させる。
が“オン”状態で飽和するので、大電荷を蓄積する結果
となるであろう。これは、書込み電流に対しセルをゆつ
（り応動させる。
他の一般的メモリセルは、逆モードで動作する交さ結合
第１及び第２ＮＰＮ ）ランジスタを含む。
第１及び第２ＮＰＮ ）ランジスタを含む。
各トランジスタのエミッタは下側ワード・ラインに接続
され、コレクタは他のトランジスタのベースと接続され
、かつ第１及び第２ＰＮＰ＠荷トランジスタのコレクタ
にそれぞれ接続される。第３及び第４ＮＰＮ）ランジス
タは、各々、それぞれのエミッタを第１及び第２ビット
・ラインにそれぞれ接続させ、ベースを第１及び第２Ｎ
ＰＮｌ−ランジスタのベースにそれぞれ接続させ、コレ
クタを互いに接続させ、また、第１及び第２ＰＮＰ負荷
トランジスタのベースに接続させる。ＰＮＰ負荷トラン
ジスタのエミッタは、上側ワード・ラインに接続される
。このセルに存在する問題は、第３または第４ＮＰＮ）
ランジスタのいづれかのエミッタに加えられる書込み電
流が、第１または第２ＮＰＮ）ランジスタのベース電流
にそれぞれ加えられることである。このベース電流はＰ
ＮＰトランジスタにより８倍され、ターンオフしようと
する第３または第４８ＰＮ）ランジスタに、それぞれ電
流を供給する。これはＳＣＲ状態を発生し、そのセルは
書込めない。
され、コレクタは他のトランジスタのベースと接続され
、かつ第１及び第２ＰＮＰ＠荷トランジスタのコレクタ
にそれぞれ接続される。第３及び第４ＮＰＮ）ランジス
タは、各々、それぞれのエミッタを第１及び第２ビット
・ラインにそれぞれ接続させ、ベースを第１及び第２Ｎ
ＰＮｌ−ランジスタのベースにそれぞれ接続させ、コレ
クタを互いに接続させ、また、第１及び第２ＰＮＰ負荷
トランジスタのベースに接続させる。ＰＮＰ負荷トラン
ジスタのエミッタは、上側ワード・ラインに接続される
。このセルに存在する問題は、第３または第４ＮＰＮ）
ランジスタのいづれかのエミッタに加えられる書込み電
流が、第１または第２ＮＰＮ）ランジスタのベース電流
にそれぞれ加えられることである。このベース電流はＰ
ＮＰトランジスタにより８倍され、ターンオフしようと
する第３または第４８ＰＮ）ランジスタに、それぞれ電
流を供給する。これはＳＣＲ状態を発生し、そのセルは
書込めない。
以上の既知のメモリセルは、すべである特性を持ち、こ
れが他のものに対し長所を与える。しかしながら、既知
のメモリセルは全部、大書込み／続出し電流が、抵抗負
荷（ｒｅｓｉｓｔｏｒ １ｏａｄｅｄ ）セルのクラン
ピング・ダイオード及びＰＮＰ負荷セルのインジェクタ
に流れることにより発生する基本的な電荷蓄積問題を持
っている。この電荷蓄積がセルにたいし長い書込みパル
ス幅及び長い書込み回復時間となる。
れが他のものに対し長所を与える。しかしながら、既知
のメモリセルは全部、大書込み／続出し電流が、抵抗負
荷（ｒｅｓｉｓｔｏｒ １ｏａｄｅｄ ）セルのクラン
ピング・ダイオード及びＰＮＰ負荷セルのインジェクタ
に流れることにより発生する基本的な電荷蓄積問題を持
っている。この電荷蓄積がセルにたいし長い書込みパル
ス幅及び長い書込み回復時間となる。
それ故に、大ビット・ライン電流が交さ結合対及び負荷
デバイスを流れない小さい読出し及び書込み時間と大電
流ダイナミック・レンジを有するメモリセルが要求され
る。
デバイスを流れない小さい読出し及び書込み時間と大電
流ダイナミック・レンジを有するメモリセルが要求され
る。
発明の要約
したがって本発明の目的は、改良されたメモリセルを提
供することである。
供することである。
本発明の他の目的は、速い書込みタイム（時間）を持つ
改良されたメモリセルを提供することである。
改良されたメモリセルを提供することである。
本発明のさらに他の目的は、速い読出しタイムを持つ改
良されたメモリセルを提供することである。
良されたメモリセルを提供することである。
本発明の目的さらに他の目的は、大きいダイナミック・
レンジを持つ改良されたメモリセルを提供することであ
る。
レンジを持つ改良されたメモリセルを提供することであ
る。
以上の目的及び他の本発明の目的を１形式にて実行する
場合、逆モードで動作される交さ結合ＮＰＮ）ランジス
タ対を含み、そのエミッタが下側ワード・ラインに接続
され、コレクタが第１及び第２負荷により上側ワード・
ラインにそれぞれ接続される改良されたメモリ回路が提
供される。第１及び第２ＮＰＮトランジスタは各々、ベ
ースを交さ結合トランジスタの一つのベースに接続させ
、エミッタを第１及び第２ビット・ラインにそれぞれ接
続させ、コレクタを電源電圧を受けるように接続させる
。
場合、逆モードで動作される交さ結合ＮＰＮ）ランジス
タ対を含み、そのエミッタが下側ワード・ラインに接続
され、コレクタが第１及び第２負荷により上側ワード・
ラインにそれぞれ接続される改良されたメモリ回路が提
供される。第１及び第２ＮＰＮトランジスタは各々、ベ
ースを交さ結合トランジスタの一つのベースに接続させ
、エミッタを第１及び第２ビット・ラインにそれぞれ接
続させ、コレクタを電源電圧を受けるように接続させる
。
本発明の以上及び他の目的、特徴、及び、長所は、添付
図面に関連して行われる以下の詳細説明により、よりよ
く理解されるであろう。
図面に関連して行われる以下の詳細説明により、よりよ
く理解されるであろう。
発明の概要
減少した読出し及び書込みタイム（時間）を持ち、また
スタンバイ・モードと読出しモードの間に大電流を持つ
メモリセルが提供される。交さ結合ＮＰＮ ）ランジス
タロは、それらのエミッタを下側ワード・ラインに接続
させ、コレクタを上側ワード・ラインにそれぞれ第１及
び第２負荷を介し接続させる。第１及び第２ＮＰＮセン
ス・トランジスタは、各々、ベースを交さ結合トランジ
スタの一方のベースに接続させ、エミッタを第１及び第
２ビット・ラインにそれぞれ接続させ、またコレクタを
電源電圧を受けるように接続させる。
スタンバイ・モードと読出しモードの間に大電流を持つ
メモリセルが提供される。交さ結合ＮＰＮ ）ランジス
タロは、それらのエミッタを下側ワード・ラインに接続
させ、コレクタを上側ワード・ラインにそれぞれ第１及
び第２負荷を介し接続させる。第１及び第２ＮＰＮセン
ス・トランジスタは、各々、ベースを交さ結合トランジ
スタの一方のベースに接続させ、エミッタを第１及び第
２ビット・ラインにそれぞれ接続させ、またコレクタを
電源電圧を受けるように接続させる。
発明の詳細説明
第１図を参照するに、本発明によるメモリセルが図示さ
れ、これはモノリシック集積回路形で製造されるのに適
すると同時に、個別部品（素子）としても製造可能であ
る。事実、多くのメモリセルは、点線で表わされる以下
に説明される方法で接続される。ＮＰＮ Ｉ−ランジス
タｌ及び２は、逆モードに動作し、そのエミッタを下側
ワード・ライン３及び電流源ＰＮＰ ）ランジスタ４及
び５のベースに接続させる。
れ、これはモノリシック集積回路形で製造されるのに適
すると同時に、個別部品（素子）としても製造可能であ
る。事実、多くのメモリセルは、点線で表わされる以下
に説明される方法で接続される。ＮＰＮ Ｉ−ランジス
タｌ及び２は、逆モードに動作し、そのエミッタを下側
ワード・ライン３及び電流源ＰＮＰ ）ランジスタ４及
び５のベースに接続させる。
トランジスタｌ及び２は逆モードに接続されるように図
面に説明されているが、即ち、そのコレクタがワード・
ライン３に接続されているが、実際上は、そのエミッタ
がワード・ライン３に接続される。トランジスタ１及び
２のコレクタは、相互のベースと、センスＮＰＮ ）ラ
ンジスタロ及び７のベースにそれぞれ接続され、また、
トランジスタ４及び５のコレクタにそれぞれ接続される
。
面に説明されているが、即ち、そのコレクタがワード・
ライン３に接続されているが、実際上は、そのエミッタ
がワード・ライン３に接続される。トランジスタ１及び
２のコレクタは、相互のベースと、センスＮＰＮ ）ラ
ンジスタロ及び７のベースにそれぞれ接続され、また、
トランジスタ４及び５のコレクタにそれぞれ接続される
。
トランジスタ４及び５は、各々、エミッタを上側ワード
・ライン８に接続させる。
・ライン８に接続させる。
トランジスタ６及び７は、各々、コレクタを電源電圧端
子９に接続させ、エミッタをビット・ライン１０及び１
１にそれぞれ接続させる。電流源１２は、下側ワード・
ライン３と電源電圧端子１３の間にスタンバイ電流■を
設定するように、当業技術者に既知の方法で接続される
。追加メモリセルは、ビット・ライン１０及び１１の間
に接続されることが可能で、メモリセルの列を形成し、
ワード・ライン３及び８の間にはメモリセルの行が形成
される。
子９に接続させ、エミッタをビット・ライン１０及び１
１にそれぞれ接続させる。電流源１２は、下側ワード・
ライン３と電源電圧端子１３の間にスタンバイ電流■を
設定するように、当業技術者に既知の方法で接続される
。追加メモリセルは、ビット・ライン１０及び１１の間
に接続されることが可能で、メモリセルの列を形成し、
ワード・ライン３及び８の間にはメモリセルの行が形成
される。
ビット・ライン・クランプ・トランジスタ１４及び１５
は、それらのコレクタを電源電圧端子２２に接続させ、
ベースをセンス電圧ｖ３を受けるように接続させ、エミ
ッタをビット・ライン１０及び１１にそれぞれ接続させ
る。端子２２は端子９と同電圧を持つであろう。トラン
ジスタ１６は、コレクタをビット・ライン１０に接続さ
せ、さらに電流源１７を介し電源電圧端子１３に接続さ
れ、エミッタを電流源１８を介し電源電圧１３に接続さ
せ、ベースを書込み信号ＷＬを受けるように接続させる
。トランジスタ１９は、コレクタをビット・ライン１１
に接続させ、さらに電流源２０を介し電源電圧端子１３
に接続させ、エミッタを電流源２１を介し電源電圧端子
１３に接続させ、ベースを書込み信号ＷＲを受けるよう
に接続させる。トランジスタ２３は、エミッタをトラン
ジスタ１６のエミッタに接続させ、コレクタを端子９に
接続させ、ベースを電圧■。を受けるように接続させる
。トランジスタ２４は、エミッタをトランジスタ１９の
エミッタに接続させ、コレクタを端子９に接続させ、ベ
ースを電圧Ｖ□を受けるように接続させる。
は、それらのコレクタを電源電圧端子２２に接続させ、
ベースをセンス電圧ｖ３を受けるように接続させ、エミ
ッタをビット・ライン１０及び１１にそれぞれ接続させ
る。端子２２は端子９と同電圧を持つであろう。トラン
ジスタ１６は、コレクタをビット・ライン１０に接続さ
せ、さらに電流源１７を介し電源電圧端子１３に接続さ
れ、エミッタを電流源１８を介し電源電圧１３に接続さ
せ、ベースを書込み信号ＷＬを受けるように接続させる
。トランジスタ１９は、コレクタをビット・ライン１１
に接続させ、さらに電流源２０を介し電源電圧端子１３
に接続させ、エミッタを電流源２１を介し電源電圧端子
１３に接続させ、ベースを書込み信号ＷＲを受けるよう
に接続させる。トランジスタ２３は、エミッタをトラン
ジスタ１６のエミッタに接続させ、コレクタを端子９に
接続させ、ベースを電圧■。を受けるように接続させる
。トランジスタ２４は、エミッタをトランジスタ１９の
エミッタに接続させ、コレクタを端子９に接続させ、ベ
ースを電圧Ｖ□を受けるように接続させる。
ここで説明されるメモリセルは、当業技術者に理解され
ている典型的なラッチング構成で動作する。しかし、一
般的なメモリセルでは、スタンバイ・モードでビット・
ライン・センストランジスタが飽和すれば、ビット・ラ
インに接続されるエミッタは電流源として動作し、ビッ
ト・ラインに制御不可能な電流を供給する。ビット・ラ
イン１０及び１１を介しトランジスタ６または７に流れ
る大部分の電流は、電源電圧端子９に進むであろう。
ている典型的なラッチング構成で動作する。しかし、一
般的なメモリセルでは、スタンバイ・モードでビット・
ライン・センストランジスタが飽和すれば、ビット・ラ
インに接続されるエミッタは電流源として動作し、ビッ
ト・ラインに制御不可能な電流を供給する。ビット・ラ
イン１０及び１１を介しトランジスタ６または７に流れ
る大部分の電流は、電源電圧端子９に進むであろう。
これが、電流がセルに入り、余分の電荷蓄積をすること
もなく、寄生ビット・ライン・キャパシタンスの放電の
ため大電流の使用を可能にさせるものである。
もなく、寄生ビット・ライン・キャパシタンスの放電の
ため大電流の使用を可能にさせるものである。
ここに説明されるメモリセルは、上側ワード・ライン８
の電圧を増加することにより選択される。
の電圧を増加することにより選択される。
トランジスタ１４及び１５のベースはスタンバイ、読出
し、または、書込みモードで、■、と同電位に維持され
る。読出しモードではセルの左側が書込まれていると仮
定すれば、ビット・ライン１０からの電流はトランジス
タ６を介し端子９に流れ、ビット・ライン１１からの電
流トランジスタ１５を介し端子２２に流れるであろう。
し、または、書込みモードで、■、と同電位に維持され
る。読出しモードではセルの左側が書込まれていると仮
定すれば、ビット・ライン１０からの電流はトランジス
タ６を介し端子９に流れ、ビット・ライン１１からの電
流トランジスタ１５を介し端子２２に流れるであろう。
トランジスタ２のベースの電圧は、そこで、トランジス
タ１のベース電圧より極めて低い故に、トランジスタ１
はオンで、ｌのβ値を有し、飽和するであろう。電流は
、トランジスタ４，５及びｌを介し、ワード・ライン３
に流れるであろう。トランジスタ２及び７を介する電流
は流れないであろう。
タ１のベース電圧より極めて低い故に、トランジスタ１
はオンで、ｌのβ値を有し、飽和するであろう。電流は
、トランジスタ４，５及びｌを介し、ワード・ライン３
に流れるであろう。トランジスタ２及び７を介する電流
は流れないであろう。
セルの右側に書込むには、書込み信号ＷＬが高となり、
トランジスタ１６を介しビット・ラインｌＯに追加電流
が供給されるであろう。この追加電流はトランジスタ６
に流れ、そのベース電流をトランジスタ５のコレクタ電
流より大きくする。そこでトランジスタ１のベース電圧
はさがり、トランジスタ１はターンオフする。トランジ
スタ１のコレクタ電圧は上昇し、それによりトランジス
タ２及び７はターンオンする。
トランジスタ１６を介しビット・ラインｌＯに追加電流
が供給されるであろう。この追加電流はトランジスタ６
に流れ、そのベース電流をトランジスタ５のコレクタ電
流より大きくする。そこでトランジスタ１のベース電圧
はさがり、トランジスタ１はターンオフする。トランジ
スタ１のコレクタ電圧は上昇し、それによりトランジス
タ２及び７はターンオンする。
トランジスタ６及び７は順モードで動作されるので、ビ
ット・ライン電流がそこを通り流れる時にも、重要な蓄
積電荷はなにも発生されない。技術的に既知である書込
み存在中のラッチアップの可能性もまた除去される。
ット・ライン電流がそこを通り流れる時にも、重要な蓄
積電荷はなにも発生されない。技術的に既知である書込
み存在中のラッチアップの可能性もまた除去される。
減少した書込み及び読出しタイム及び、大電流ダイナミ
ック・レンジを持つバイポーラ・メモリセルが提供され
たことは、今や理解されるべきである。
ック・レンジを持つバイポーラ・メモリセルが提供され
たことは、今や理解されるべきである。
第１図は本発明の好ましい実施例の概略図である。
Claims (1)
- 【特許請求の範囲】 １、第１ビット・ライン、第２ビット・ライン、第１ワ
ード・ライン、及び第２ワード・ラインを有し、第１負
荷、第２負荷それらのエミッタを前記第２ワード・ライ
ンに接続させ、コレクタを前記第１及び第２負荷により
前記第１ワード・ラインにそれぞれ接続させ、またベー
スを互いのコレクタに接続させるラッチ可能交さ結合ト
ランジスタ対、第１電圧及び前記第１ビット・ラインの
間に接続され、かつ前記ラッチ可能交さ結合トランジス
タ対の一方の前記ベースに結合され、前記ラッチ可能交
さ結合トランジスタ対の前記一方の前記ベースから電流
を引き込む第１手段、前記第１電圧及び前記第２ビット
・ラインの間に接続され、かつ前記ラッチ可能交さ結合
トランジスタ対の他方のトランジスタの前記ベースに結
合され、前記ラッチ可能交さ結合トランジスタ対の前記
他方の前記ベースから電流を引き込む第２手段、を具え
るメモリセル。 ２、前記第１、第２手段は、各々、コレクタを前記第１
電圧を受けるように接続させ、エミッタを前記第１及び
第２ビット・ラインにそれぞれ接続させ、ベースを前記
ラッチ可能交さ結合トランジスタ対の一方の前記ベース
に接続させたトランジスタを具える前記特許請求の範囲
第１項記載のメモリセル。 ３、前記第１、第２負荷は、各々、エミッタを前記第１
ワード・ラインに接続させ、ベースを前記第２ワード・
ラインに接続させ、コレクタを前記ラッチ可能交さ結合
トランジスタ対の他方のベースに接続させた第３及び第
４のトランジスタを具える前記特許請求の範囲第２項記
載のメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/809,551 US4697251A (en) | 1985-12-16 | 1985-12-16 | Bipolar RAM cell |
| US809551 | 1985-12-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141696A true JPS62141696A (ja) | 1987-06-25 |
| JPH0421279B2 JPH0421279B2 (ja) | 1992-04-09 |
Family
ID=25201599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299771A Granted JPS62141696A (ja) | 1985-12-16 | 1986-12-16 | バイポーラｒａｍセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4697251A (ja) |
| JP (1) | JPS62141696A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4964081A (en) * | 1989-08-11 | 1990-10-16 | Cray Research, Inc. | Read-while-write ram cell |
| US5117391A (en) * | 1990-06-04 | 1992-05-26 | Motorola, Inc. | Bipolar memory cell array biasing technique with forward active PNP load cell |
| US10361802B1 (en) | 1999-02-01 | 2019-07-23 | Blanding Hovenweep, Llc | Adaptive pattern recognition based control system and method |
| US8352400B2 (en) | 1991-12-23 | 2013-01-08 | Hoffberg Steven M | Adaptive pattern recognition based controller apparatus and method and human-factored interface therefore |
| US7966078B2 (en) | 1999-02-01 | 2011-06-21 | Steven Hoffberg | Network media appliance system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798189A (en) * | 1980-11-26 | 1982-06-18 | Ibm | Multiplex address specifiable memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| JPS5665395A (en) * | 1979-10-30 | 1981-06-03 | Fujitsu Ltd | Bit-line voltage level setting circuit |
-
1985
- 1985-12-16 US US06/809,551 patent/US4697251A/en not_active Expired - Fee Related
-
1986
- 1986-12-16 JP JP61299771A patent/JPS62141696A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798189A (en) * | 1980-11-26 | 1982-06-18 | Ibm | Multiplex address specifiable memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4697251A (en) | 1987-09-29 |
| JPH0421279B2 (ja) | 1992-04-09 |
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