JPH0247037B2 - - Google Patents
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- JPH0247037B2 JPH0247037B2 JP58174082A JP17408283A JPH0247037B2 JP H0247037 B2 JPH0247037 B2 JP H0247037B2 JP 58174082 A JP58174082 A JP 58174082A JP 17408283 A JP17408283 A JP 17408283A JP H0247037 B2 JPH0247037 B2 JP H0247037B2
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- 238000001514 detection method Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000003068 static effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明はバイポーラトランジスタを用いたスタ
テイツク形半導体記憶装置、特に、そのライト
（書込み）制御部に関する。
テイツク形半導体記憶装置、特に、そのライト
（書込み）制御部に関する。
従来技術と問題点
第１図に従来のバイポーラトランジスタを用い
たスタテイツク形半導体記憶装置が示されてい
る。第１図において、ｎ行×ｎ列のシヨツトキー
クランプ形メモリセルCij（ｉ＝０、１、…、ｎ−
１、ｊ＝０、１、…、ｍ−１）が示されている。
各メモリセルは、２つのシヨツトキーバリアダイ
オードSBD1，SBD2、２つの負荷抵抗R1，R2、
および２つのマルチエミツタトランジスタより構
成されている。マルチエミツタトランジスタのエ
レメントQC1，QC2のエミツタはビツト線たとえ
ばB0，0に接続され、エレメントQH1，QH2はホ
ールド線たとえばH0に接続されている。トラン
ジスタエレメントQC1，QC2，QH1，QH2はシヨツ
トキーバリアダイオードSBD1，SBD2によつて
クランプされているので、これらのトランジスタ
エレメントは非飽和動作領域で動作することにな
る。たとえば、メモリセルC00を選択する場合に
は、ワード線W0の電位をハイレベルにし、ビツ
ト線B0，0が接続されたビツト線選択トランジ
スタQB0，QB0′を、列選択信号Y0をハイレベルに
することによつて選択してビツト線B0，0を定
電流源IR1，IR2，IW1，IW2に接続する。なお、定電
流源IR1，IR2はリード動作用であつてIR1＝IR2＝IR
とする。また、定電流源IW1，IW2はライト動作用
であつてIW1＝IW2＝IWとする。後述するごとく、
リード動作時には、ビツト線B0，0にはそれぞ
れ電流IRが流れ、ライト動作時には、ライトデー
タに応じて１つのビツト線には電流IRが流れる
が、他のビツト線には電流IR＋IWが流れる。
たスタテイツク形半導体記憶装置が示されてい
る。第１図において、ｎ行×ｎ列のシヨツトキー
クランプ形メモリセルCij（ｉ＝０、１、…、ｎ−
１、ｊ＝０、１、…、ｍ−１）が示されている。
各メモリセルは、２つのシヨツトキーバリアダイ
オードSBD1，SBD2、２つの負荷抵抗R1，R2、
および２つのマルチエミツタトランジスタより構
成されている。マルチエミツタトランジスタのエ
レメントQC1，QC2のエミツタはビツト線たとえ
ばB0，0に接続され、エレメントQH1，QH2はホ
ールド線たとえばH0に接続されている。トラン
ジスタエレメントQC1，QC2，QH1，QH2はシヨツ
トキーバリアダイオードSBD1，SBD2によつて
クランプされているので、これらのトランジスタ
エレメントは非飽和動作領域で動作することにな
る。たとえば、メモリセルC00を選択する場合に
は、ワード線W0の電位をハイレベルにし、ビツ
ト線B0，0が接続されたビツト線選択トランジ
スタQB0，QB0′を、列選択信号Y0をハイレベルに
することによつて選択してビツト線B0，0を定
電流源IR1，IR2，IW1，IW2に接続する。なお、定電
流源IR1，IR2はリード動作用であつてIR1＝IR2＝IR
とする。また、定電流源IW1，IW2はライト動作用
であつてIW1＝IW2＝IWとする。後述するごとく、
リード動作時には、ビツト線B0，0にはそれぞ
れ電流IRが流れ、ライト動作時には、ライトデー
タに応じて１つのビツト線には電流IRが流れる
が、他のビツト線には電流IR＋IWが流れる。
各ビツト線B0，0には検出トランジスタQD0，
QD0′が接続され、これらのコレクタはリード動
作用のセンスアンプSAに接続され、また、これ
らのベース電位は検出トランジスタ制御回路C1
によつて制御される。つまり、ライト動作時に
は、トランジスタQD0，QD0′のいずれか一方のベ
ース電位がハイレベルにされ、他方のベース電位
がローレベルにされる。この結果、トランジスタ
QD0，QD0′とそれぞれカレントスイツチを構成す
る選択メモリセルたとえばC00内のトランジスタ
QC1，QC2のオン、オフ状態が書替えられる。ま
た、リード動作時には、トランジスタQD0，
QD0′のベース電位は共に中間レベルにされる。
この結果、選択メモリセルC00のトランジスタ
QC1，QC2のオン、オフ状態すなわち記憶データ
“１”、“０”に応じて電流ID，D間に差が生じ、
この差がセンスアンプSAに検出されてデータ
Doutとして出力される。
QD0′が接続され、これらのコレクタはリード動
作用のセンスアンプSAに接続され、また、これ
らのベース電位は検出トランジスタ制御回路C1
によつて制御される。つまり、ライト動作時に
は、トランジスタQD0，QD0′のいずれか一方のベ
ース電位がハイレベルにされ、他方のベース電位
がローレベルにされる。この結果、トランジスタ
QD0，QD0′とそれぞれカレントスイツチを構成す
る選択メモリセルたとえばC00内のトランジスタ
QC1，QC2のオン、オフ状態が書替えられる。ま
た、リード動作時には、トランジスタQD0，
QD0′のベース電位は共に中間レベルにされる。
この結果、選択メモリセルC00のトランジスタ
QC1，QC2のオン、オフ状態すなわち記憶データ
“１”、“０”に応じて電流ID，D間に差が生じ、
この差がセンスアンプSAに検出されてデータ
Doutとして出力される。
なお、検出トランジスタ制御回路C1はトラン
ジスタQ1，Q2、定電流源I1，I2により構成されて
いる。
ジスタQ1，Q2、定電流源I1，I2により構成されて
いる。
また、ライト定電流源制御回路C2はトランジ
スタQ3，Q4により構成され、この場合、各トラ
ンジスタQ3，Q4は定電流源IW1，IW2に対してトラ
ンジスタQB0，QB0′とカレントスイツチを構成し
ている。この結果、リード動作時には、定電流源
IW1，IW2の電流はトランジスタQ3，Q4にそれぞれ
流れるように制御され、ライト動作時には、入力
データに応じて定電流源IW1，IW2のいずれか一方
たとえばIW1の電流がトランジスタQ3に流れ、他
の定電流源IW2の電流がトランジスタQB0′すなわ
ちビツト線0に流れるように制御される。
スタQ3，Q4により構成され、この場合、各トラ
ンジスタQ3，Q4は定電流源IW1，IW2に対してトラ
ンジスタQB0，QB0′とカレントスイツチを構成し
ている。この結果、リード動作時には、定電流源
IW1，IW2の電流はトランジスタQ3，Q4にそれぞれ
流れるように制御され、ライト動作時には、入力
データに応じて定電流源IW1，IW2のいずれか一方
たとえばIW1の電流がトランジスタQ3に流れ、他
の定電流源IW2の電流がトランジスタQB0′すなわ
ちビツト線0に流れるように制御される。
上述の制御回路C1，C2は共にライトアンプWA
に制御され、詳細には、ライトアンプWAの回路
WA−１，WA−２によつて制御される。なお、
回路WA−１（WA−２）は、第２図Ａに示すよ
うに、抵抗R1〜R4、定電流源I3に対してカレン
トスイツチを構成するトランジスタQ21，Q22（VR
は基準比較電圧）、定電流源I4に対してカレント
スイツチを構成するQ23，Q24，Q25により構成さ
れ、従つて、ライトイネーブル信号WEおよび入
力データ，Ｄに応じて第２図Ｂに示す電位の信
号を発生する。
に制御され、詳細には、ライトアンプWAの回路
WA−１，WA−２によつて制御される。なお、
回路WA−１（WA−２）は、第２図Ａに示すよ
うに、抵抗R1〜R4、定電流源I3に対してカレン
トスイツチを構成するトランジスタQ21，Q22（VR
は基準比較電圧）、定電流源I4に対してカレント
スイツチを構成するQ23，Q24，Q25により構成さ
れ、従つて、ライトイネーブル信号WEおよび入
力データ，Ｄに応じて第２図Ｂに示す電位の信
号を発生する。
しかしながら、第１図の制御回路C1において
は、検出トランジスタQD0，QD0′のベース電位の
立下りのために定電流源I1，I2を必要とし、この
結果、消費電力が大きくなるという問題点があつ
た。
は、検出トランジスタQD0，QD0′のベース電位の
立下りのために定電流源I1，I2を必要とし、この
結果、消費電力が大きくなるという問題点があつ
た。
発明の目的
本発明の目的は、上述の従来形における問題点
に鑑み、第１図の制御回路C1の定電流源I1，I2の
役目をライト定電流源IW1，IW2で兼ねるようにす
ることにより、定電流源を減少させ、従つて、消
費電力を低減させることにある。
に鑑み、第１図の制御回路C1の定電流源I1，I2の
役目をライト定電流源IW1，IW2で兼ねるようにす
ることにより、定電流源を減少させ、従つて、消
費電力を低減させることにある。
発明の構成
上述の目的を達成するために本発明によれば、
複数のワード線、複数のビツト線対、該ビツト線
対と前記ワード線との各交差点に設けられたスタ
テイツクメモリセル、前記各ビツト線対にエミツ
タが接続された検出トランジスタ対、前記各ビツ
ト線対にビツト線選択トランジスタを介して接続
された１対のライト定電流源、ライトイネーブル
信号およびデータ信号に応じて第１、第２、第３
および第４の信号を発生するライトアンプ、コレ
クタが電源に接続されエミツタが前記各検出トラ
ンジスタ対のベースに接続されベース電位が前記
各第１、第２の信号により制御される第１、第２
のトランジスタ、コレクタが該各第１、第２のト
ランジスタのエミツタに接続されエミツタが前記
各ライト電流源に接続されベース電位が前記各第
３、第４の信号により制御される第３、第４のト
ランジスタ、および、コレクタが前記各第１、第
２のトランジスタのエミツタに接続されエミツタ
が前記各ライト電流源に接続されベース電位が前
記ライトイネーブル信号により制御される第５、
第６のトランジスタを具備する半導体記憶装置が
提供される。
複数のワード線、複数のビツト線対、該ビツト線
対と前記ワード線との各交差点に設けられたスタ
テイツクメモリセル、前記各ビツト線対にエミツ
タが接続された検出トランジスタ対、前記各ビツ
ト線対にビツト線選択トランジスタを介して接続
された１対のライト定電流源、ライトイネーブル
信号およびデータ信号に応じて第１、第２、第３
および第４の信号を発生するライトアンプ、コレ
クタが電源に接続されエミツタが前記各検出トラ
ンジスタ対のベースに接続されベース電位が前記
各第１、第２の信号により制御される第１、第２
のトランジスタ、コレクタが該各第１、第２のト
ランジスタのエミツタに接続されエミツタが前記
各ライト電流源に接続されベース電位が前記各第
３、第４の信号により制御される第３、第４のト
ランジスタ、および、コレクタが前記各第１、第
２のトランジスタのエミツタに接続されエミツタ
が前記各ライト電流源に接続されベース電位が前
記ライトイネーブル信号により制御される第５、
第６のトランジスタを具備する半導体記憶装置が
提供される。
発明の実施例
以下、第３図により本発明の実施例を説明す
る。
る。
第３図は本発明に係る半導体記憶装置の一実施
例を示す回路図である。第３図においては、第１
図の定電流源I1，I2は設けられておらず、トラン
ジスタQ3，Q4のコレクタがトランジスタQ1，Q2
のエミツタにそれぞれ接続されている。つまり、
第１図の制御回路C1，C2は１つの回路として構
成されている。また、ライトイネーブル信号によ
り直接制御されるトランジスタQ5，Q6がトラン
ジスタQ3，Q4にそれぞれ並列に接続されている。
例を示す回路図である。第３図においては、第１
図の定電流源I1，I2は設けられておらず、トラン
ジスタQ3，Q4のコレクタがトランジスタQ1，Q2
のエミツタにそれぞれ接続されている。つまり、
第１図の制御回路C1，C2は１つの回路として構
成されている。また、ライトイネーブル信号によ
り直接制御されるトランジスタQ5，Q6がトラン
ジスタQ3，Q4にそれぞれ並列に接続されている。
次に、第３図の回路動作を説明する。
リード動作時であれば、がハイレベルであ
るので（＜Y0）、トランジスタQ5，Q6がオン
する。このとき、回路WA−１の２出力は同一の
中間レベルにあり且つ回路WA−２の２出力は同
一のハイレベルにあるので、ライト定電流源IW1
およびIW2の電流はトランジスタQ1，Q3の回路お
よびトランジスタQ2，Q4の回路にそれぞれ流れ
る。この結果、トランジスタQ1（Q2）の順方向電
位降下（VF）が等しくなつて、等しいベース電
位が検出トランジスタQD0，QD0′に与えられる。
なお、このときのベース電位は回路WA−１
（WA−２）の抵抗R1（R3）（第２図Ａ）の値によ
つて調整される。このようにリード動作時には、
定電流源IW1，IW2がオン状態のトランジスタQ3，
Q4を介してトランジスタQ1，Q2のエミツタに接
続されるので、定電流源IW1，IW2が第１図の定電
流源I1，I2の役目をしていることになる。
るので（＜Y0）、トランジスタQ5，Q6がオン
する。このとき、回路WA−１の２出力は同一の
中間レベルにあり且つ回路WA−２の２出力は同
一のハイレベルにあるので、ライト定電流源IW1
およびIW2の電流はトランジスタQ1，Q3の回路お
よびトランジスタQ2，Q4の回路にそれぞれ流れ
る。この結果、トランジスタQ1（Q2）の順方向電
位降下（VF）が等しくなつて、等しいベース電
位が検出トランジスタQD0，QD0′に与えられる。
なお、このときのベース電位は回路WA−１
（WA−２）の抵抗R1（R3）（第２図Ａ）の値によ
つて調整される。このようにリード動作時には、
定電流源IW1，IW2がオン状態のトランジスタQ3，
Q4を介してトランジスタQ1，Q2のエミツタに接
続されるので、定電流源IW1，IW2が第１図の定電
流源I1，I2の役目をしていることになる。
ライト動作時には、はローレベルであるの
で（WE＞Y0）、トランジスタQ5，Q6は共にオフ
状態になるが、他のトランジスタQ1〜Q4のオン、
オフ状態は入力データDinによつて異なる。たと
えば、Dinがハイレベル、つまり、Ｄがハイレベ
ル、がローレベルであれば、トランジスタQ1，
Q3はオン状態、トランジスタQ2，Q4はオフ状態
となる。従つて、トランジスタQ1，Q3により構
成される回路にライト定電流源IW1の電流は流れ
るが、ライト定電流源IW2の電流はトランジスタ
Q4，Q6のいずれにも流れない。つまり、ライト
定電流源IW2の電流はトランジスタQB0′を介して
ビツト線0を流れることになる。また、このと
き、トランジスタQ4，Q6はオン状態であるので、
トランジスタQ2にはトランジスタQB0′のベース
電流分だけが流れトランジスタQ1にはIW1には流
れる。このように、ライト動作時においても、定
電流源IW2は第１図の定電流源I2の役目をしてい
る。
で（WE＞Y0）、トランジスタQ5，Q6は共にオフ
状態になるが、他のトランジスタQ1〜Q4のオン、
オフ状態は入力データDinによつて異なる。たと
えば、Dinがハイレベル、つまり、Ｄがハイレベ
ル、がローレベルであれば、トランジスタQ1，
Q3はオン状態、トランジスタQ2，Q4はオフ状態
となる。従つて、トランジスタQ1，Q3により構
成される回路にライト定電流源IW1の電流は流れ
るが、ライト定電流源IW2の電流はトランジスタ
Q4，Q6のいずれにも流れない。つまり、ライト
定電流源IW2の電流はトランジスタQB0′を介して
ビツト線0を流れることになる。また、このと
き、トランジスタQ4，Q6はオン状態であるので、
トランジスタQ2にはトランジスタQB0′のベース
電流分だけが流れトランジスタQ1にはIW1には流
れる。このように、ライト動作時においても、定
電流源IW2は第１図の定電流源I2の役目をしてい
る。
同様に、ライト動作時にあつて、Ｄがローレベ
ル、がハイレベルであれば、定電流源IW1は第
１図の定電流源I1の役目をする。
ル、がハイレベルであれば、定電流源IW1は第
１図の定電流源I1の役目をする。
発明の効果
以上説明したように、本発明によれば、定電流
源IW1，IW2が第１図の従来形における定電流源I1，
I2の役目も兼ねることができ、従つて、定電流源
の数を減少でき、消費電力の低減に役立つもので
ある。
源IW1，IW2が第１図の従来形における定電流源I1，
I2の役目も兼ねることができ、従つて、定電流源
の数を減少でき、消費電力の低減に役立つもので
ある。
第１図は従来の半導体記憶装置の回路図、第２
図Ａは第１図の回路WA−１，WA−２の回路
図、第２図Ｂは回路WA−１，WA−２の出力波
形図、第３図は本発明に係る半導体記憶装置の一
実施例を示す回路図である。 W0：ワード線、B0，0：ビツト線、C00：メ
モリセル、QD0，QD0′：検出トランジスタ、QB0，
QB0′：ビツト線選択トランジスタ、WA：ライト
アンプ、Q1〜Q6：第１〜第６のトランジスタ、
IW1，IW2：ライト定電流源、Din：入力データ信
号、：ライトイネーブル信号。
図Ａは第１図の回路WA−１，WA−２の回路
図、第２図Ｂは回路WA−１，WA−２の出力波
形図、第３図は本発明に係る半導体記憶装置の一
実施例を示す回路図である。 W0：ワード線、B0，0：ビツト線、C00：メ
モリセル、QD0，QD0′：検出トランジスタ、QB0，
QB0′：ビツト線選択トランジスタ、WA：ライト
アンプ、Q1〜Q6：第１〜第６のトランジスタ、
IW1，IW2：ライト定電流源、Din：入力データ信
号、：ライトイネーブル信号。
Claims (1)
- １ 複数のワード線、複数のビツト線対、該ビツ
ト線対と前記ワード線との各交差点に設けられた
スタテイツクメモリセル、前記各ビツト線対にエ
ミツタが接続された検出トランジスタ対、前記各
ビツト線対にビツト線選択トランジスタを介して
接続された１対のライト定電流源、ライトイネー
ブル信号およびデータ信号に応じて第１、第２、
第３および第４の信号を発生するライトアンプ、
コレクタが電源に接続されエミツタが前記各検出
トランジスタ対のベースに接続されベース電位が
前記各第１、第２の信号により制御される第１、
第２のトランジスタ、コレクタが該各第１、第２
のトランジスタのエミツタに接続されエミツタが
前記各ライト電流源に接続されベース電位が前記
各第３、第４の信号により制御される第３、第４
のトランジスタ、および、コレクタが前記各第
１、第２のトランジスタのエミツタに接続されエ
ミツタが前記各ライト定電流源に接続されベース
電位が前記ライトイネーブル信号により制御され
る第５、第６のトランジスタを具備する半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174082A JPS6066389A (ja) | 1983-09-22 | 1983-09-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174082A JPS6066389A (ja) | 1983-09-22 | 1983-09-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6066389A JPS6066389A (ja) | 1985-04-16 |
| JPH0247037B2 true JPH0247037B2 (ja) | 1990-10-18 |
Family
ID=15972332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174082A Granted JPS6066389A (ja) | 1983-09-22 | 1983-09-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066389A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703458A (en) * | 1985-12-16 | 1987-10-27 | Motorola, Inc. | Circuit for writing bipolar memory cells |
| EP0528799B1 (en) * | 1990-05-17 | 1994-12-21 | International Business Machines Corporation | Read/write/restore circuit for memory arrays |
| JP7360719B2 (ja) * | 2018-09-29 | 2023-10-13 | 株式会社フジキン | ダイヤフラムバルブ及び流量制御装置 |
-
1983
- 1983-09-22 JP JP58174082A patent/JPS6066389A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6066389A (ja) | 1985-04-16 |
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