JPH0421279B2 - - Google Patents
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- JPH0421279B2 JPH0421279B2 JP61299771A JP29977186A JPH0421279B2 JP H0421279 B2 JPH0421279 B2 JP H0421279B2 JP 61299771 A JP61299771 A JP 61299771A JP 29977186 A JP29977186 A JP 29977186A JP H0421279 B2 JPH0421279 B2 JP H0421279B2
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- transistor
- coupled
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- transistors
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- 230000015654 memory Effects 0.000 description 17
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の分野
本発明は、一般的にはメモリセルに関し、特
に、小さい読出しタイム及び書き込みタイム（時
間）、及びスタンバイモードと読出しモードの間
で大きい電流差を持つバイポーラRAM（Random
Access Memory）セルに関する。
に、小さい読出しタイム及び書き込みタイム（時
間）、及びスタンバイモードと読出しモードの間
で大きい電流差を持つバイポーラRAM（Random
Access Memory）セルに関する。
発明の背景
メモリセルは、情報が低電流スタンバイ・モー
ドにて記憶され、高電流モードでは書込み、及び
読出される回路である。この電流差はダイナミツ
ク・レンジと呼ばれる。所定数のセルが、多数の
上側及び下側ワード・ライン各々の間の行に置か
れ、他の所定数のセルが、多数のビツト・ライン
の間の列に置かれる。換言すれば、各セルはワー
ド・ライン及びビツト・ラインの組合せに一意的
に接続される。
ドにて記憶され、高電流モードでは書込み、及び
読出される回路である。この電流差はダイナミツ
ク・レンジと呼ばれる。所定数のセルが、多数の
上側及び下側ワード・ライン各々の間の行に置か
れ、他の所定数のセルが、多数のビツト・ライン
の間の列に置かれる。換言すれば、各セルはワー
ド・ライン及びビツト・ラインの組合せに一意的
に接続される。
典型的には、上側ワード・ラインに増加電圧が
加えられると、その行のセルは選択される。その
行の特定セルは、ビツト・ラインに接続されるセ
ンス・アツプにより読出される。第１読出し電流
は、一方のビツト・ラインを介しセンス・アンプ
に直接に流れる。他のビツト・ラインを通る第２
読出し電流は、メモリセルの片側を通り上側ワー
ド・ラインに流れる。セルが書込まれるときに
は、第１読出し電流はセルを通り方向ずけられ
（directed）、第２読出し電流はセンス・アンプに
指向される。
加えられると、その行のセルは選択される。その
行の特定セルは、ビツト・ラインに接続されるセ
ンス・アツプにより読出される。第１読出し電流
は、一方のビツト・ラインを介しセンス・アンプ
に直接に流れる。他のビツト・ラインを通る第２
読出し電流は、メモリセルの片側を通り上側ワー
ド・ラインに流れる。セルが書込まれるときに
は、第１読出し電流はセルを通り方向ずけられ
（directed）、第２読出し電流はセンス・アンプに
指向される。
アクセス・タイムは、選択行のセルの上側ワー
ド・ラインの電圧を上昇するのに要する時間に関
連する。書込み信号が適当なビツト・ラインに電
流を流し、セルに書込むまえに、これが実行され
なければならない。アレー中の多くのセルでメモ
リは製造されているので、大電流、即ち、高電力
消費が非選択行を低電位に維持するために必要で
あり、さもなくば、大負荷抵抗、即ち、遅いアク
セス・タイムが必要である。
ド・ラインの電圧を上昇するのに要する時間に関
連する。書込み信号が適当なビツト・ラインに電
流を流し、セルに書込むまえに、これが実行され
なければならない。アレー中の多くのセルでメモ
リは製造されているので、大電流、即ち、高電力
消費が非選択行を低電位に維持するために必要で
あり、さもなくば、大負荷抵抗、即ち、遅いアク
セス・タイムが必要である。
ある一般的なメモリセルは、ラツチとして動作
するマルチエミツタNPNトランジスタの交さ結
合対を含む。各マルチエミツタNPNトランジス
タは、第１エミツタを下側ワード・ラインに接続
させ、第２エミツタを第１及び第２ビツト・ライ
ンにそれぞれ接続させる。各トランジスタのコレ
クタは、第１及び第２抵抗負荷によりそれぞれ上
側ワード・ラインに接続される。この抵抗負荷
は、例えば、並列に配置した抵抗とシヨツトキ
ー・ダイオードよりなる。このシヨツトキークラ
ンプト抵抗負荷構成は、低電流スタンバイ・モー
ド及び高電流読出し／書込みモードの両方で適当
なセル差電圧を維持するのに必要な非線形負荷を
実現するため使用される。セル差電圧はスタンバ
イの間は350ミリボルトに典型的に設計され、十
分な雑音免疫性を与える。この差電圧は、約30キ
ロオームの大きな抵抗で得られるのが普通であ
る。しかし、この受動負荷は、スタンバイ・モー
ドで比較的高電流を必要とする。さらに、このセ
ルのトランジスタは飽和され、セルに大電荷を蓄
積する結果となる。
するマルチエミツタNPNトランジスタの交さ結
合対を含む。各マルチエミツタNPNトランジス
タは、第１エミツタを下側ワード・ラインに接続
させ、第２エミツタを第１及び第２ビツト・ライ
ンにそれぞれ接続させる。各トランジスタのコレ
クタは、第１及び第２抵抗負荷によりそれぞれ上
側ワード・ラインに接続される。この抵抗負荷
は、例えば、並列に配置した抵抗とシヨツトキ
ー・ダイオードよりなる。このシヨツトキークラ
ンプト抵抗負荷構成は、低電流スタンバイ・モー
ド及び高電流読出し／書込みモードの両方で適当
なセル差電圧を維持するのに必要な非線形負荷を
実現するため使用される。セル差電圧はスタンバ
イの間は350ミリボルトに典型的に設計され、十
分な雑音免疫性を与える。この差電圧は、約30キ
ロオームの大きな抵抗で得られるのが普通であ
る。しかし、この受動負荷は、スタンバイ・モー
ドで比較的高電流を必要とする。さらに、このセ
ルのトランジスタは飽和され、セルに大電荷を蓄
積する結果となる。
他の一般的メモリセルは、逆モードで動作する
NPNトランジスタの交さ結合対をふくむ。各ト
ランジスタのエミツタは下側ワード・ラインに接
続され、コレクタは相互のベースと第１及び第
2PNP負荷トランジスタのコレクタにそれぞれ接
続される。第１及び第２センス・トランジスタ
は、それぞれのベースを交さ結合対のそれぞれの
ベースに接続させ、それぞれのコレクタを第１及
び第2PNP負荷トランジスタのコレクタに接続さ
せ、それぞれのエミツタを第１及び第２ビツト・
ラインにそれぞれ接続させる。PNP負荷トラン
ジスタのエミツタ及びベースは、上側ワード・ラ
イン及び下側ワード・ラインにそれぞれ接続され
る。このセルに存在する問題は、それぞれのマル
チエミツタ・トランジスタ及び負荷トランジスタ
が“オン”状態では飽和するので、メモリセルの
中に大電荷を蓄積するであろう。これは、書込み
電流に対しセルをゆつくり応動させる。
NPNトランジスタの交さ結合対をふくむ。各ト
ランジスタのエミツタは下側ワード・ラインに接
続され、コレクタは相互のベースと第１及び第
2PNP負荷トランジスタのコレクタにそれぞれ接
続される。第１及び第２センス・トランジスタ
は、それぞれのベースを交さ結合対のそれぞれの
ベースに接続させ、それぞれのコレクタを第１及
び第2PNP負荷トランジスタのコレクタに接続さ
せ、それぞれのエミツタを第１及び第２ビツト・
ラインにそれぞれ接続させる。PNP負荷トラン
ジスタのエミツタ及びベースは、上側ワード・ラ
イン及び下側ワード・ラインにそれぞれ接続され
る。このセルに存在する問題は、それぞれのマル
チエミツタ・トランジスタ及び負荷トランジスタ
が“オン”状態では飽和するので、メモリセルの
中に大電荷を蓄積するであろう。これは、書込み
電流に対しセルをゆつくり応動させる。
典型的にSCRと呼ばれる他の既知のセルは、
交さ結合の第１及び第２マルチエミツタNPNト
ランジスタを含み、各トランジスタは第１エミツ
タを下側ワード・ラインへ接続させ、第２エミツ
タを第１及び第２ビツト・ラインへそれぞれ接続
させる。第１交さ結合マルチエミツタNPNトラ
ンジスタのコレクタは、第２交さ結合マルチエミ
ツタNPNトランジスタのベースに接続され、ま
た、第１及び第2PNP負荷トランジスタのベース
及びコレクタにそれぞれ接続される。第２交さ結
合マルチエミツタNPNトランジスタのコレクタ
は、第１交さ結合マルチエミツタNPNトランジ
スタのベースに接続され、また、第２及び第
1PNP負荷トランジスタのベース及びコレクタに
それぞれ接続される。PNP負荷トランジスタの
エミツタは、上側ワード・ラインに接続される。
このセルに存在する問題は前に説明したセルと同
様に、各マルチエミツタ・トランジスタ及び負荷
トランジスタが“オン”状態で飽和するので、大
電荷を蓄積する結果となるであろう。これは、書
込み電流に対しセルをゆつくり応動させる。
交さ結合の第１及び第２マルチエミツタNPNト
ランジスタを含み、各トランジスタは第１エミツ
タを下側ワード・ラインへ接続させ、第２エミツ
タを第１及び第２ビツト・ラインへそれぞれ接続
させる。第１交さ結合マルチエミツタNPNトラ
ンジスタのコレクタは、第２交さ結合マルチエミ
ツタNPNトランジスタのベースに接続され、ま
た、第１及び第2PNP負荷トランジスタのベース
及びコレクタにそれぞれ接続される。第２交さ結
合マルチエミツタNPNトランジスタのコレクタ
は、第１交さ結合マルチエミツタNPNトランジ
スタのベースに接続され、また、第２及び第
1PNP負荷トランジスタのベース及びコレクタに
それぞれ接続される。PNP負荷トランジスタの
エミツタは、上側ワード・ラインに接続される。
このセルに存在する問題は前に説明したセルと同
様に、各マルチエミツタ・トランジスタ及び負荷
トランジスタが“オン”状態で飽和するので、大
電荷を蓄積する結果となるであろう。これは、書
込み電流に対しセルをゆつくり応動させる。
他の一般的メモリセルは、逆モードで動作する
交さ結合第１及び第2NPNトランジスタを含む。
各トランジスタのエミツタは下側ワード・ライン
に接続され、コレクタは他のトランジスタのベー
スと接続され、かつ第１及び第2PNP負荷トラン
ジスタのコレクタにそれぞれ接続される。第３及
び第4NPNトランジスタは、各々、それぞれのエ
ミツタを第１及び第２ビツト・ラインにそれぞれ
接続させ、ベースを第１及び第2NPNトランジス
タのベースにそれぞれ接続させ、コレクタを互い
に接続させ、また、第１及び第2PNP負荷トラン
ジスタのベースに接続させる。PNP負荷トラン
ジスタのエミツタは、上側ワード・ラインに接続
される。このセルに存在する問題は、第３まはた
第4NPNトランジスタのいづれかのエミツタに加
えられる書込み電流が、第１または第2NPNトラ
ンジスタのベース電流にそれぞれ加えられること
である。このベース電流はPNPトランジスタに
よりβ倍され、ターンオフしようとする第３また
は第4NPNトランジスタに、それぞれ電流を供給
する。これはSCR状態を発生し、そのセルは書
込めない。
交さ結合第１及び第2NPNトランジスタを含む。
各トランジスタのエミツタは下側ワード・ライン
に接続され、コレクタは他のトランジスタのベー
スと接続され、かつ第１及び第2PNP負荷トラン
ジスタのコレクタにそれぞれ接続される。第３及
び第4NPNトランジスタは、各々、それぞれのエ
ミツタを第１及び第２ビツト・ラインにそれぞれ
接続させ、ベースを第１及び第2NPNトランジス
タのベースにそれぞれ接続させ、コレクタを互い
に接続させ、また、第１及び第2PNP負荷トラン
ジスタのベースに接続させる。PNP負荷トラン
ジスタのエミツタは、上側ワード・ラインに接続
される。このセルに存在する問題は、第３まはた
第4NPNトランジスタのいづれかのエミツタに加
えられる書込み電流が、第１または第2NPNトラ
ンジスタのベース電流にそれぞれ加えられること
である。このベース電流はPNPトランジスタに
よりβ倍され、ターンオフしようとする第３また
は第4NPNトランジスタに、それぞれ電流を供給
する。これはSCR状態を発生し、そのセルは書
込めない。
以上の既知のメモリセルは、すべてある特性を
持ち、これが他のものに対し長所を与える。しか
しながら、既知のメモリセルは全部、大書込み／
読出し電流が、抵抗負荷（resistor loaded）セ
ルのクランピング・ダイオード及びPNP負荷セ
ルのインジエクタに流れることにより発生する基
本的な電荷蓄積問題を持つている。この電荷蓄積
がセルにたいし長い書込みパルス幅及び長い書込
み回復時間となる。
持ち、これが他のものに対し長所を与える。しか
しながら、既知のメモリセルは全部、大書込み／
読出し電流が、抵抗負荷（resistor loaded）セ
ルのクランピング・ダイオード及びPNP負荷セ
ルのインジエクタに流れることにより発生する基
本的な電荷蓄積問題を持つている。この電荷蓄積
がセルにたいし長い書込みパルス幅及び長い書込
み回復時間となる。
それ故に、大ビツト・ライン電流が交さ結合対
及び負荷デバイスを流れない小さい読出し及び書
込み時間と大電流ダイナミツク・レンジを有する
メモリセルが要求される。
及び負荷デバイスを流れない小さい読出し及び書
込み時間と大電流ダイナミツク・レンジを有する
メモリセルが要求される。
発明の要約
したがつて本発明の目的は、改良されたバイポ
ーラRAMセルを提供することである。
ーラRAMセルを提供することである。
本発明の他の目的は、速い書込みタイム（時
間）を持つ改良されたバイポーラRAMセルを提
供することである。
間）を持つ改良されたバイポーラRAMセルを提
供することである。
本発明のさらに他の目的は、速い読出しタイム
を持つ改良されたバイポーラRAMセルを提供す
ることである。
を持つ改良されたバイポーラRAMセルを提供す
ることである。
本発明の目的さらに他の目的は、大きいダイナ
ミツク・レンジを持つ改良されたバイポーラ
RAMセルを提供することである。
ミツク・レンジを持つ改良されたバイポーラ
RAMセルを提供することである。
以上の目的及び他の本発明の目的を１形式にて
実行する場合、逆モードで動作される交さ結合
NPNトランジスタ対を含み、そのエミツタが下
側ワード・ラインに接続され、コレクタが第１及
び第２負荷により上側ワード・ラインにそれぞれ
接続される改良されたメモリ回路が提供される。
第１及び第2NPNトランジスタは各々、ベースを
交さ結合トランジスタの一つのベースに接続さ
せ、エミツタを第１及び第２ビツト・ラインにそ
れぞれ接続させ、コレクタを電源電圧を受けるよ
うに接続させる。
実行する場合、逆モードで動作される交さ結合
NPNトランジスタ対を含み、そのエミツタが下
側ワード・ラインに接続され、コレクタが第１及
び第２負荷により上側ワード・ラインにそれぞれ
接続される改良されたメモリ回路が提供される。
第１及び第2NPNトランジスタは各々、ベースを
交さ結合トランジスタの一つのベースに接続さ
せ、エミツタを第１及び第２ビツト・ラインにそ
れぞれ接続させ、コレクタを電源電圧を受けるよ
うに接続させる。
発明の構成
本発明の構成は下記に示す通りである。即ち、
本発明は、ビツト・ライン１０と第２ビツト・ラ
イン１１と第１ワード・ライン８と第２ワード・
ライン３とを有するバイポーラRAMセルであつ
て、 第１負荷４と、 第２負荷５と、 前記第２ワード・ライン３に結合されたエミツ
タと、前記第１負荷４及び第２負荷５それぞれに
よつて前記第１ワード・ライン８に結合されたコ
レクタと、互いのコレクタに結合されたベースと
を有し、逆モードで動作するラツチ可能交さ結合
トランジスタ対１，２と、 第１電圧及び前記第１ビツト・ライン１０の間
に接続され、かつ前記ラツチ可能交さ結合トラン
ジスタ対１、２の内の一方のトランジスタ１の前
記ベースに結合され、前記ラツチ可能交さ結合ト
ランジスタ対１、２の内の前記一方のトランジス
タ１の前記ベースから電流を引き込む第１手段６
と、 前記第１電圧及び前記第２ビツト・ライン１１
との間に結合され、かつ前記ラツチ可能交さ結合
トランジスタ対１，２の内の他方のトランジスタ
２の前記ベースに結合され、前記ラツチ可能交さ
結合トランジスタ対１、２の内の前記他方のトラ
ンジスタ２の前記ベースから電流を引き込む第２
手段７とを具えることを特徴とするバイポーラ
RAMセル（第１図）としての構成を有するもの
であり、或いはまた、 前記第１手段６及び第２手段７はそれぞれ、１
個のトランジスタを具え、各トランジスタ６，７
はコレクタを前記第１電圧を受けるように結合さ
せ、エミツタを前記第１ビツト・ライン１０及び
第２ビツト・ライン１１にそれぞれ結合させ、前
記第１手段６の前記トランジスタ６のベースは前
記ラツチ可能交さ結合トランジスタ対１、２の内
の前記一方のトランジスタ１のベースに結合さ
れ、前記第２手段７の前記トランジスタ７のベー
スは前記ラツチ可能交さ結合トランジスタ対１，
２の内の前記他方のトランジスタ２のベースに結
合されることを特徴とするバイポーラRAMセル
（第１図）としての構成を有し、更に、 前記第１負荷４及び第２負荷５はそれぞれ第３
トランジスタ４と第４トランジスタ５を具え、第
３トランジスタ４と第４トランジスタ５ののそれ
ぞれは、エミツタを前記第１ワード・ライン８に
結合させ、ベースを前記第２ワード・ライン３に
結合させ、 前記第４トランジスタ５のコレクタは前記ラツ
チ可能交さ結合トランジスタ対１、２の内の前記
一方のトランジスタ１のベースに結合され、前記
第３トランジスタ４のコレクタは前記ラツチ可能
交さ結合トランジスタ対１，２の内の前記他方の
トランジスタ２のベースに結合されることを特徴
とするバイポーラRAMセル（第１図）としての
構成を有するものである。
本発明は、ビツト・ライン１０と第２ビツト・ラ
イン１１と第１ワード・ライン８と第２ワード・
ライン３とを有するバイポーラRAMセルであつ
て、 第１負荷４と、 第２負荷５と、 前記第２ワード・ライン３に結合されたエミツ
タと、前記第１負荷４及び第２負荷５それぞれに
よつて前記第１ワード・ライン８に結合されたコ
レクタと、互いのコレクタに結合されたベースと
を有し、逆モードで動作するラツチ可能交さ結合
トランジスタ対１，２と、 第１電圧及び前記第１ビツト・ライン１０の間
に接続され、かつ前記ラツチ可能交さ結合トラン
ジスタ対１、２の内の一方のトランジスタ１の前
記ベースに結合され、前記ラツチ可能交さ結合ト
ランジスタ対１、２の内の前記一方のトランジス
タ１の前記ベースから電流を引き込む第１手段６
と、 前記第１電圧及び前記第２ビツト・ライン１１
との間に結合され、かつ前記ラツチ可能交さ結合
トランジスタ対１，２の内の他方のトランジスタ
２の前記ベースに結合され、前記ラツチ可能交さ
結合トランジスタ対１、２の内の前記他方のトラ
ンジスタ２の前記ベースから電流を引き込む第２
手段７とを具えることを特徴とするバイポーラ
RAMセル（第１図）としての構成を有するもの
であり、或いはまた、 前記第１手段６及び第２手段７はそれぞれ、１
個のトランジスタを具え、各トランジスタ６，７
はコレクタを前記第１電圧を受けるように結合さ
せ、エミツタを前記第１ビツト・ライン１０及び
第２ビツト・ライン１１にそれぞれ結合させ、前
記第１手段６の前記トランジスタ６のベースは前
記ラツチ可能交さ結合トランジスタ対１、２の内
の前記一方のトランジスタ１のベースに結合さ
れ、前記第２手段７の前記トランジスタ７のベー
スは前記ラツチ可能交さ結合トランジスタ対１，
２の内の前記他方のトランジスタ２のベースに結
合されることを特徴とするバイポーラRAMセル
（第１図）としての構成を有し、更に、 前記第１負荷４及び第２負荷５はそれぞれ第３
トランジスタ４と第４トランジスタ５を具え、第
３トランジスタ４と第４トランジスタ５ののそれ
ぞれは、エミツタを前記第１ワード・ライン８に
結合させ、ベースを前記第２ワード・ライン３に
結合させ、 前記第４トランジスタ５のコレクタは前記ラツ
チ可能交さ結合トランジスタ対１、２の内の前記
一方のトランジスタ１のベースに結合され、前記
第３トランジスタ４のコレクタは前記ラツチ可能
交さ結合トランジスタ対１，２の内の前記他方の
トランジスタ２のベースに結合されることを特徴
とするバイポーラRAMセル（第１図）としての
構成を有するものである。
本発明の以上及び他の目的、特徴、及び、長所
は、添付図面に関連して行われる以下の詳細説明
により、よりよく理解されるであろう。
は、添付図面に関連して行われる以下の詳細説明
により、よりよく理解されるであろう。
発明の概要
減少した読出し及び書込みタイム（時間）を持
ち、またスタンバイ・モードと読出しモードの間
に大電流を持つバイポーラRAMセルが提供され
る。交さ結合NPNトランジスタ対は、それらの
エミツタを下側ワード・ラインに接続させ、コレ
クタを上側ワード・ラインにそれぞれ第１及び第
２負荷を介し接続させる。第１及び第2NPNセン
ス・トランジスタは、各々、ベースを交さ結合ト
ランジスタの一方のベースに接続させ、エミツタ
を第１及び第２ビツト・ラインにそれぞれ接続さ
せ、またコレクタを電源電圧を受けるように接続
させる。
ち、またスタンバイ・モードと読出しモードの間
に大電流を持つバイポーラRAMセルが提供され
る。交さ結合NPNトランジスタ対は、それらの
エミツタを下側ワード・ラインに接続させ、コレ
クタを上側ワード・ラインにそれぞれ第１及び第
２負荷を介し接続させる。第１及び第2NPNセン
ス・トランジスタは、各々、ベースを交さ結合ト
ランジスタの一方のベースに接続させ、エミツタ
を第１及び第２ビツト・ラインにそれぞれ接続さ
せ、またコレクタを電源電圧を受けるように接続
させる。
発明の詳細説明
第１図を参照にするに、本発明によるバイポー
ラRAMセルが図示され、これはモノリシツク集
積回路で製造されるのに適すると同時に、個別部
品（素子）としても製造可能である。事実、多く
のバイポーラRAMセルは、点線で表わされる以
下に説明される方法で接続される。NPNトラン
ジスタ１及び２は、逆モードに動作し、そのエミ
ツタを下側ワード・ライン３及び電流源PNPト
ランジスタ４及び５のベースに接続させる。
ラRAMセルが図示され、これはモノリシツク集
積回路で製造されるのに適すると同時に、個別部
品（素子）としても製造可能である。事実、多く
のバイポーラRAMセルは、点線で表わされる以
下に説明される方法で接続される。NPNトラン
ジスタ１及び２は、逆モードに動作し、そのエミ
ツタを下側ワード・ライン３及び電流源PNPト
ランジスタ４及び５のベースに接続させる。
NPNトランジスタ１及び２は逆モードに接続
されるように図面に説明されているが、即ち、そ
のコレクタがワード・ライン３に接続されている
が、実際上は、そのエミツタがワード・ライン３
に接続される。NPNトランジスタ１及び２のコ
レクタは、相互のベースと、センスNPNトラン
ジスタ６及び７のベースにそれぞれ接続され、ま
た、電流源PNPトランジスタ４及び５のコレク
タにそれぞれ接続される。
されるように図面に説明されているが、即ち、そ
のコレクタがワード・ライン３に接続されている
が、実際上は、そのエミツタがワード・ライン３
に接続される。NPNトランジスタ１及び２のコ
レクタは、相互のベースと、センスNPNトラン
ジスタ６及び７のベースにそれぞれ接続され、ま
た、電流源PNPトランジスタ４及び５のコレク
タにそれぞれ接続される。
電流源PNPトランジスタ４及び５は、各々、
エミツタを上側ワード・ライン８に接続させる。
エミツタを上側ワード・ライン８に接続させる。
センスNPNトランジスタ６及び７は、各々、
コレクタを電源電圧端子９に接続させ、エミツタ
をビツト・ライン１０及び１１にそれぞれ接続さ
せる。電流源１２は、下側ワード・ライン３と電
源電圧端子１３の間にスタンバイ電流Ｉを設定す
るように、当業技術者に既知の方法で接続され
る。追加のバイポーラRAMのメモリセルは、ビ
ツト・ライン１０及び１１の間に接続されること
が可能で、バイポーラRAMのメモリセルの列を
形成し、下側ワード・ライン３及び上側ワード・
ライン８の間にはメモリセルの行が形成される。
ビツト・ライン・クランプ・トランジスタ１４及
び１５は、それらのコレクタを電源電圧端子２２
に接続させ、ベースをセンス電圧VSを受けるよ
うに接続させ，エミツタをビツト・ライン１０及
び１１にそれぞれ接続させる。電源電圧端子２２
は電源電圧端子９と同電圧を持つであろう。
NPNトランジスタ１６は、コレクタをビツト・
ライン１０に接続させ、さらに電流源１７を介し
て電源電圧端子１３に接続させ、エミツタを電流
源１８を介し電源電圧端子１３に接続させ、ベー
スを書込み信号WLを受けるように接続させる。
NPNトランジスタ１９は、コレクタをビツト・
ライン１１に接続させ、さらに電流源２０を介し
電源電圧端子１３に接続させ、エミツタを電流源
２１を介し電源電圧端子１３に接続させ、ベース
を書込み信号WRを受けるように接続させる。
NPNトランジスタ２３は、エミツタをNPNトラ
ンジスタ１６のエミツタに接続させ、コレクタを
電源電圧端子９に接続させ、ベースをバイアス電
圧VBBを受けるように接続させる。NPNトラン
ジスタ２４は、エミツタをNPNトランジスタ１
９のエミツタに接続させ、コレクタを電源電圧端
子９に接続させ、ベースをバイアス電圧VBBを受
けるように接続させる。
コレクタを電源電圧端子９に接続させ、エミツタ
をビツト・ライン１０及び１１にそれぞれ接続さ
せる。電流源１２は、下側ワード・ライン３と電
源電圧端子１３の間にスタンバイ電流Ｉを設定す
るように、当業技術者に既知の方法で接続され
る。追加のバイポーラRAMのメモリセルは、ビ
ツト・ライン１０及び１１の間に接続されること
が可能で、バイポーラRAMのメモリセルの列を
形成し、下側ワード・ライン３及び上側ワード・
ライン８の間にはメモリセルの行が形成される。
ビツト・ライン・クランプ・トランジスタ１４及
び１５は、それらのコレクタを電源電圧端子２２
に接続させ、ベースをセンス電圧VSを受けるよ
うに接続させ，エミツタをビツト・ライン１０及
び１１にそれぞれ接続させる。電源電圧端子２２
は電源電圧端子９と同電圧を持つであろう。
NPNトランジスタ１６は、コレクタをビツト・
ライン１０に接続させ、さらに電流源１７を介し
て電源電圧端子１３に接続させ、エミツタを電流
源１８を介し電源電圧端子１３に接続させ、ベー
スを書込み信号WLを受けるように接続させる。
NPNトランジスタ１９は、コレクタをビツト・
ライン１１に接続させ、さらに電流源２０を介し
電源電圧端子１３に接続させ、エミツタを電流源
２１を介し電源電圧端子１３に接続させ、ベース
を書込み信号WRを受けるように接続させる。
NPNトランジスタ２３は、エミツタをNPNトラ
ンジスタ１６のエミツタに接続させ、コレクタを
電源電圧端子９に接続させ、ベースをバイアス電
圧VBBを受けるように接続させる。NPNトラン
ジスタ２４は、エミツタをNPNトランジスタ１
９のエミツタに接続させ、コレクタを電源電圧端
子９に接続させ、ベースをバイアス電圧VBBを受
けるように接続させる。
ここで説明されるバイポーラRAMセルは、当
業技術者に理解されている典型的ラツチング構成
で動作する。しかし、一般的なメモリセルでは、
スタンバイ・モードでビツト・ライン・センス・
トランジスタが飽和すれば、ビツト・ラインに接
続されるエミツタは電流源として動作し、ビツ
ト・ラインに制御不能な電流を供給する。ビツ
ト・ライン１０及び１１を介しセンスNPNトラ
ンジスタ６または７に流れる大部分の電流は、電
源電圧端子９に進むであろう。これが、電流がセ
ルに入り、余分の電荷蓄積をすることもなく、寄
生ビツト・ライン・キヤパシタンスの放電のため
大電流の使用を可能にさせるのである。
業技術者に理解されている典型的ラツチング構成
で動作する。しかし、一般的なメモリセルでは、
スタンバイ・モードでビツト・ライン・センス・
トランジスタが飽和すれば、ビツト・ラインに接
続されるエミツタは電流源として動作し、ビツ
ト・ラインに制御不能な電流を供給する。ビツ
ト・ライン１０及び１１を介しセンスNPNトラ
ンジスタ６または７に流れる大部分の電流は、電
源電圧端子９に進むであろう。これが、電流がセ
ルに入り、余分の電荷蓄積をすることもなく、寄
生ビツト・ライン・キヤパシタンスの放電のため
大電流の使用を可能にさせるのである。
ここに説明されるバイポーラRAMセルは、上
側ワード・ライン８の電圧を増加することにより
選択される。ビツト・ライン・クランプ・トラン
ジスタ１４及び１５のベースはスタンバイ、読出
し、または、書込みモードで、センス電圧VSと
同電位に維持される。読出しモードではセルの左
側が書込まれていると仮定すれば、ビツト・ライ
ン１０からの電流はセンスNPNトランジスタ６
を介し電源電圧端子９に流れ、ビツト・ライン１
１からの電流はビツト・ライン・クランプ・トラ
ンジスタ１５を介し電源電圧端子２２に流れるで
あろう。NPNトランジスタ２のベースの電圧は、
そこで、NPNトランジスタ１のベース電圧より
極めて低い故に、NPNトランジスタ１はオンと
なり、NPNトランジスタ１のβの値は強制的に
１となつて飽和状態となるであろう。電流は、電
流源PNPトランジスタ４，５及びNPNトランジ
スタ１を介し、下側ワード・ライン３に流れるで
あろう。NPNトランジスタ２及びセンスNPNト
ランジスタ７を介する電流は流れないであろう。
側ワード・ライン８の電圧を増加することにより
選択される。ビツト・ライン・クランプ・トラン
ジスタ１４及び１５のベースはスタンバイ、読出
し、または、書込みモードで、センス電圧VSと
同電位に維持される。読出しモードではセルの左
側が書込まれていると仮定すれば、ビツト・ライ
ン１０からの電流はセンスNPNトランジスタ６
を介し電源電圧端子９に流れ、ビツト・ライン１
１からの電流はビツト・ライン・クランプ・トラ
ンジスタ１５を介し電源電圧端子２２に流れるで
あろう。NPNトランジスタ２のベースの電圧は、
そこで、NPNトランジスタ１のベース電圧より
極めて低い故に、NPNトランジスタ１はオンと
なり、NPNトランジスタ１のβの値は強制的に
１となつて飽和状態となるであろう。電流は、電
流源PNPトランジスタ４，５及びNPNトランジ
スタ１を介し、下側ワード・ライン３に流れるで
あろう。NPNトランジスタ２及びセンスNPNト
ランジスタ７を介する電流は流れないであろう。
セルの右側に書込むには、書込み信号WLが高
となり、NPNトランジスタ１６を介しビツト・
ライン１０に追加電流が供給されるであろう。こ
の追加電流はセンスNPNトランジスタ６に流れ、
そのベース電流を電流源PNPトランジスタ５の
コレクタ電流より大きくする。そこでNPNトラ
ンジスタ１のベース電圧は下がり、NPNトラン
ジスタ１はターンオフする。NPNトランジスタ
１のコレクタ電圧は上昇し、それによりNPNト
ランジスタ２及びセンスNPNトランジスタ７は
ターンオフする。
となり、NPNトランジスタ１６を介しビツト・
ライン１０に追加電流が供給されるであろう。こ
の追加電流はセンスNPNトランジスタ６に流れ、
そのベース電流を電流源PNPトランジスタ５の
コレクタ電流より大きくする。そこでNPNトラ
ンジスタ１のベース電圧は下がり、NPNトラン
ジスタ１はターンオフする。NPNトランジスタ
１のコレクタ電圧は上昇し、それによりNPNト
ランジスタ２及びセンスNPNトランジスタ７は
ターンオフする。
センスNPNトランジスタ６及び７は順モード
で動作されるので、ビツト・ライン電流がそこを
通り流れる時にも、重要な蓄積電荷はなにも発生
されない。技術的に既知である書込み存在中のラ
ツチアツプの可能性もまた除去される。
で動作されるので、ビツト・ライン電流がそこを
通り流れる時にも、重要な蓄積電荷はなにも発生
されない。技術的に既知である書込み存在中のラ
ツチアツプの可能性もまた除去される。
減少した書込み及び読出しタイム及び、大電流
ダイナミツク・レンジを持つバイポーラRAMセ
ルが提供されたことは、今や理解されるべきであ
る。
ダイナミツク・レンジを持つバイポーラRAMセ
ルが提供されたことは、今や理解されるべきであ
る。
第１図は本発明の好ましい実施例の概略図であ
る。 １，２，１６，１９，２３，２４……NPNト
ランジスタ、３……下側ワード・ライン、４，５
……電流源PNPトランジスタ、６，７……セン
スNPNトランジスタ、８……上側ワード・ライ
ン、９，１３，２２……電源電圧端子、１０，１
１……ビツト・ライン、１２，１７，１８，２
０，２１……電流源、１４，１５……ビツト・ラ
イン・クランプ・トランジスタ、VS……センス
電圧、VBB……バイアス電圧、WL，WR……書込
み信号、Ｉ……スタンバイ電流
る。 １，２，１６，１９，２３，２４……NPNト
ランジスタ、３……下側ワード・ライン、４，５
……電流源PNPトランジスタ、６，７……セン
スNPNトランジスタ、８……上側ワード・ライ
ン、９，１３，２２……電源電圧端子、１０，１
１……ビツト・ライン、１２，１７，１８，２
０，２１……電流源、１４，１５……ビツト・ラ
イン・クランプ・トランジスタ、VS……センス
電圧、VBB……バイアス電圧、WL，WR……書込
み信号、Ｉ……スタンバイ電流
Claims (1)
- 【特許請求の範囲】 １ 第１ビツト・ラインと第２ビツト・ラインと
第１ワード・ラインと第２ワード・ラインとを有
するバイポーラRAMセルであつて、 第１負荷と、 第２負荷と、 前記第２ワード・ラインに結合されたエミツタ
と、前記第１負荷及び第２負荷それぞれによつて
前記第１ワード・ラインに結合されたコレクタ
と、互いのコレクタに結合されたベースとを有
し、逆モードで動作するラツチ可能交さ結合トラ
ンジスタ対と、 第１電圧及び前記第１ビツト・ラインの間に接
続され、かつ前記ラツチ可能交さ結合トランジス
タ対の内の一方のトランジスタの前記ベースに結
合され、前記ラツチ可能交さ結合トランジスタ対
の内の前記一方のトランジスタの前記ベースから
電流を引き込む第１手段と、 前記第１電圧及び前記第２ビツト・ラインの間
に結合され、かつ前記ラツチ可能交さ結合トラン
ジスタ対の内の他方のトランジスタの前記ベース
に結合され、前記ラツチ可能交さ結合トランジス
タ対の内の前記他方のトランジスタの前記ベース
から電流を引き込む第２手段とを具えることを特
徴とするバイポーラRAMセル。 ２ 前記第１手段及び第２手段はそれぞれ、１個
のトランジスタを具え、各トランジスタはコレク
タを前記第１電圧を受けるように結合させ、エミ
ツタを前記第１ビツト・ライン及び第２ビツト・
ラインにそれぞれ結合させ、前記第１手段の前記
トランジスタのベースは前記ラツチ可能交さ結合
トランジスタ対の内の前記一方のトランジスタの
ベースに結合され、前記第２手段の前記トランジ
スタのベースは前記ラツチ可能交さ結合トランジ
スタ対の内の前記他方のトランジスタのベースに
結合されることを特徴とする前記特許請求の範囲
第１項記載のバイポーラRAMセル。 ３ 前記第１負荷及び第２負荷はそれぞれ第３ト
ランジスタと第４トランジスタを具え、第３トラ
ンジスタと第４トランジスタのそれぞれは、エミ
ツタを前記第１ワード・ラインに結合させ、ベー
スを前記第２ワード・ラインに結合させ、 前記第４トランジスタのコレクタは前記ラツチ
可能交さ結合トランジスタ対の内の前記一方のト
ランジスタのベースに結合され、前記第３トラン
ジスタのコレクタは前記ラツチ可能交さ結合トラ
ンジスタ対の内の前記他方のトランジスタのベー
スに結合されることを特徴とする前記特許請求の
範囲第２項記載のバイポーラRAMセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/809,551 US4697251A (en) | 1985-12-16 | 1985-12-16 | Bipolar RAM cell |
| US809551 | 1985-12-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141696A JPS62141696A (ja) | 1987-06-25 |
| JPH0421279B2 true JPH0421279B2 (ja) | 1992-04-09 |
Family
ID=25201599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61299771A Granted JPS62141696A (ja) | 1985-12-16 | 1986-12-16 | バイポーラｒａｍセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4697251A (ja) |
| JP (1) | JPS62141696A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4964081A (en) * | 1989-08-11 | 1990-10-16 | Cray Research, Inc. | Read-while-write ram cell |
| US5117391A (en) * | 1990-06-04 | 1992-05-26 | Motorola, Inc. | Bipolar memory cell array biasing technique with forward active PNP load cell |
| US10361802B1 (en) | 1999-02-01 | 2019-07-23 | Blanding Hovenweep, Llc | Adaptive pattern recognition based control system and method |
| US8352400B2 (en) | 1991-12-23 | 2013-01-08 | Hoffberg Steven M | Adaptive pattern recognition based controller apparatus and method and human-factored interface therefore |
| US7966078B2 (en) | 1999-02-01 | 2011-06-21 | Steven Hoffberg | Network media appliance system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798189A (en) * | 1980-11-26 | 1982-06-18 | Ibm | Multiplex address specifiable memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4125877A (en) * | 1976-11-26 | 1978-11-14 | Motorola, Inc. | Dual port random access memory storage cell |
| JPS5665395A (en) * | 1979-10-30 | 1981-06-03 | Fujitsu Ltd | Bit-line voltage level setting circuit |
-
1985
- 1985-12-16 US US06/809,551 patent/US4697251A/en not_active Expired - Fee Related
-
1986
- 1986-12-16 JP JP61299771A patent/JPS62141696A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798189A (en) * | 1980-11-26 | 1982-06-18 | Ibm | Multiplex address specifiable memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141696A (ja) | 1987-06-25 |
| US4697251A (en) | 1987-09-29 |
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