JP2003007878A - トランジスタ及びフラッシュメモリの製造方法 - Google Patents

トランジスタ及びフラッシュメモリの製造方法

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JP2003007878A JP2002137275A JP2002137275A JP2003007878A JP 2003007878 A JP2003007878 A JP 2003007878A JP 2002137275 A JP2002137275 A JP 2002137275A JP 2002137275 A JP2002137275 A JP 2002137275A JP 2003007878 A JP2003007878 A JP 2003007878A
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Hsingya Arthur Wang
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Abstract

(57)【要約】 【課題】 接合部におけるドーパントの濃度勾配が、ソ
ース領域では緩やかでドレイン領域では急峻なトランジ
スタ及びフラッシュメモリの製造方法を提供すること。 【解決手段】 基板上にゲート14を形成するステップ
と、ソース形成領域に第1のドーパントを注入するステ
ップと、ゲート14の側壁部に誘電体スペーサ40を形成す
るステップと、ドレイン形成領域に第1のドーパントよ
り拡散性が低い第２のドーパントを注入するステップ
と、熱拡散処理によりソース領域20-2及びドレイン領域
22-2を形成するステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタ及び
フラッシュメモリの製造方法に関し、特に、ゲートの小
型化を図ることができるトランジスタ及びフラッシュメ
モリの製造方法に関する。
【０００２】
【従来の技術】本出願人は、ソース領域におけるドーパ
ントの濃度勾配が緩やかな接合部により、ソース領域に
おける接合部の降伏電圧を上昇させ、トランジスタのソ
ースにより高い電圧を印加することができるようにした
トランジスタの製造方法の発明を、米国特許商標局に出
願した（出願番号：第09/777,007号）。この出願に係る
発明および本願発明が、現在米国特許商標局に係属中で
ある。
【０００３】上記の米国特許出願第09/777,007号に記載
されているトランジスタの製造方法の要旨は、次のとお
りである。
【０００４】ソース形成領域へのイオン注入に先立ち基
板をマスキングするステップ、ソース形成領域に一種ま
たは複数種のドーパントのイオン注入を行うステップ、
ソース領域形成用のマスクを除去するステップ及びサー
モサイクルにより、ソース形成領域に注入されたドーパ
ントを活性化しドライブインするステップを含んでい
る。これらの一連の処理によって、ソース領域における
接合部が半導体基板内に形成される。
【０００５】さらに、上記のステップに引き続き、ドレ
イン形成領域にイオン注入を行うためのマスキングを行
うステップ、ドーパントをドレイン形成領域にイオン注
入するステップ、ドレイン形成用のマスクを除去するス
テップ及びドレイン形成領域のドーパントを活性化しド
ライブインするステップにより、ドレイン領域における
接合部を形成する。
【０００６】サーモサイクルの間に、ドーパントが拡散
し、ソース領域及びドレイン領域の接合部が、トランジ
スタのゲート領域の下に水平（横方向）に広がる。最適
なチャネルを形成するためには、ある程度の水平方向
（横方向）の拡散を必要とする。一方、ゲート外形サイ
ズ（面積）またはゲート長を短くすることができる限界
は、上記のソース領域及びドレイン領域の接合部の水平
方向の広がりの程度により定まる。さらに、リーケッジ
及びパンチスルーなど、トランジスタの動作中にソース
とドレインの空乏領域でショートが生じることを避けな
ければならないという問題もある。したがって、ゲート
面積またはゲート長を短くできなければ、より小さいサ
イズのトランジスタ及びより大きい集積度のトランジス
タを製造することができないことになる。
【０００７】
【発明が解決しようとする課題】本発明は、上記のよう
な先に出願した本出願人の発明をさらに改良するもの
で、接合部におけるドーパントの濃度勾配が緩やかなソ
ース領域と接合部におけるドーパントの濃度勾配が急峻
なドレイン領域とを形成することができるトランジスタ
及びフラッシュメモリの製造方法を提供することを目的
としている。
【０００８】
【課題を解決するための手段】本発明に係るトランジス
タの製造方法は、基板上にゲートを形成するステップ
と、前記基板のソース形成領域に第1のドーパントをイ
オン注入するステップと、前記ゲートの側壁部に誘電体
によりスペーサを形成するステップと、前記基板のドレ
イン形成領域に、前記第1のドーパントより拡散性が低
い第２のドーパントをイオン注入するステップと、熱拡
散処理により、前記ソース形成領域及び前記ドレイン形
成領域に注入されたドーパントをドライブインし、ソー
ス領域及びドレイン領域を形成するステップとを含むこ
とを特徴としている。
【０００９】なお、上記のトランジスタの製造方法にお
いて、ゲートは通常の方法によって形成することができ
る。また、前記第1のドーパントを注入するステップで
は、第1のドーパントを注入した後、例えば、砒素のよ
うな拡散性の低いドーパントイオン注入することができ
る。誘電体スペーサには、例えば、SiO2のような誘電体
を用いる。第２のドーパントには、例えば、砒素のよう
に、第１のドーパントより拡散性が低いものを用いる。
【００１０】本発明に係るフラッシュメモリは、基板上
に制御ゲート及び浮遊ゲートを含むスタックトゲートを
形成するステップと、ドレイン形成領域をマスキングす
るステップと、前記基板のソース形成領域に第1のドー
パントをイオン注入するステップと、前記スタックトゲ
ートの側壁部に誘電体スペーサを形成するステップと、
前記ドレイン形成領域のマスクを除去するステップと、
前記基板の前記ドレイン形成領域に第2のドーパントを
イオン注入するステップと、熱拡散処理により、前記基
板の前記ソース形成領域及びドレイン形成領域に注入さ
れたドーパントをドライブインし、ソース領域及びドレ
イン領域を形成するステップとを含むことを特徴として
いる。
【００１１】なお、上記のフラッシュメモリの製造方法
において、ソース形成領域に注入する第１のドーパント
には、例えば、燐のようなドーパントを用いる。このス
テップでは、例えば、砒素のような拡散性が低いドーパ
ントをさらにイオン注入することができる。スタックト
ゲートに誘電体スペーサを形成するステップでは、誘電
体層を形成した後に、エッチバックすることにより、不
要な誘電体を除去するのがよい。また、第２のドーパン
トには、第１のドーパントより拡散性が低い、例えば、
砒素のようなドーパントを用いる。ソース形成領域は、
この段階ではマスキングされていてもよく、マスキング
されていなくてもよい。
【００１２】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態を、図面を参照し詳細に説明する。なお、以下の
説明では、代表的な例として、フラッシュメモリを中心
に説明する。
【００１３】図1Aないし図1Fは、本発明の一実施の形態
に係るトランジスタの製造方法を説明するための各ステ
ップにおける要部拡大断面図である。ここで、図１Ａは
半導体基板上にスタックトゲートを形成した状態を示す
図、図1Bはドレイン形成領域をマスキングした状態を示
す図、図1Cはソース形成領域にドーパントを注入してい
る状態を示す図、図１Dはスタックトゲートの側壁部に
誘電体スぺーサを形成した状態を示す図、図1Eはソース
形成領域をマスキングし、第２のドーパントをドレイン
形成領域に注入した状態を示す図、図１Ｆはソース形成
領域及びドレイン形成領域に接合部を形成し、ソース領
域及びドレイン領域を形成した状態を示す図である。
【００１４】図１に示されているように、はじめに、半
導体基板（ｐ型）12の上にスタックトゲート14を形成す
る。スタックトゲート14の構成は、通常のフラッシュメ
モリのスタックトゲートに採用されているものと同様で
よい。その場合、スタックトゲート14は、例えば、半導
体基板12側から順に、絶縁層19-1、浮遊ゲート16、絶縁
層19-2および制御ゲート18とを含んで積層された構造と
なっている。ここで、絶縁層19-1は基板12と浮遊ゲート
16とを電気的に分離し、絶縁層19-2は浮遊ゲート16と制
御ゲート18とを電気的に分離する働きをする。
【００１５】なお、スタックトゲート14の構造は、他の
タイプのメモリ素子に採用されている積層構造とするこ
とができる。さらに、フラッシュメモリではない別のタ
イプのトランジスタの場合には、単一層のゲートとして
もよい。ここで、図1Aに示されている符号20-1、22-1
は、それぞれソース形成領域、ドレイン形成領域を表し
ている。
【００１６】図1Aに示したスタックトゲートを形成した
後、図1Bに示したように、ドレイン形成領域22-1をマス
ク24によってマスキングし、図1Cに示したように、ソー
ス形成領域20-1に、例えば、燐（Ｐ）のようなn型ドー
パント（第１のドーパント）をイオン注入する。その結
果、第１のドーパントの注入領域30が形成される。燐イ
オンを注入する場合には、例えば、イオン注入量は約1
×101〜5×101cm-2、イオン注入エネルギーは約30〜60K
eVとするのがよい。
【００１７】また、このステップにおいて、上記の第１
のドーパントより拡散性が低い砒素のようなn型ドーパ
ント（第３のドーパント）を、より高濃度にドーピング
するイオン注入処理を含めてもよい。この第３のドーパ
ントのドーピングにより、ソース形成領域20-1に、高濃
度の第３のドーパントを含むｎ+領域31を形成すること
ができる。この第３のドーパントのイオン注入条件は、
例えば、イオン注入量は約2×1015〜4×1015cm-2、イオ
ン注入エネルギーは約30〜60KeVとするのがよい。
【００１８】次のステップに進み、図1Dに示したよう
に、図1Cに示されているマスク24を除去した後、スタッ
クトゲート14の側壁部に誘電体スペーサ40を形成する。
誘電体スペーサ40は、通常用いられている技術により形
成することができる。例えば、化学気相成長法による誘
電体層の形成と、それに続く誘電体スペーサ40を残して
誘電体層を除去するエッチング処理(例えば、リアクテ
ィブイオンエッチング)によって形成することができ
る。
【００１９】誘電体スペーサ40は、オキサイドで形成
し、その厚さは約200〜800Åの範囲とするのが好まし
い。しかし、誘電体スペーサ40の厚さは、上記の範囲に
限られるものではなく、最適な接合及び他の領域におけ
る素子の要件に応じて、この範囲を超える厚さを含めて
選択することができる。
【００２０】誘電体スペーサ40を形成した後、図1Eに示
したように、ドレイン形成領域22-1に砒素のような第２
のドーパント50をイオン注入することにより、高濃度の
第２のドーパントの注入領域（ｎ+ドレイン領域）51を
形成する。この場合、イオン注入量は2×1015〜4×1015
cm-2、イオン注入エネルギーは約30〜60KeVとするのが
好ましい。
【００２１】なお、このステップにおいては、ソース形
成領域20-1を、ソース部マスク55でマスキングしてもよ
く、またはマスキングしなくてもよい。マスキングしな
い場合には、ソース形成領域20-1にも、第２のドーパン
トがイオン注入されることになる図1Eには、ソース形成
領域20-1をソース部マスク55によりマスキングした例を
示した。
【００２２】スタックトゲート14の側壁部に誘電体スペ
ーサ40を形成した状態で、ドレイン形成領域22-1にドー
パント50を注入した後、図1Fに示した熱拡散ステップに
進む。この熱拡散ステップにおける処理により、それぞ
れのドーパントをドライブインにより、ソース領域20-
2、ドレイン領域22-2に、ソース接合部60及びドレイン
接合部62を形成する。
【００２３】この熱拡散ステップにおける処理条件は、
例えば、温度：約850〜900℃、加熱時間：20〜30分とす
るのが好ましい。この条件での処理の間に、BPSG(borop
hosphosilicate glass)が生成するので、引き続きBPSG
のフロー処理を行うことによって、ドライブインを完了
させることができる。これらの処理によって、最終的に
ソース領域20-2、ドレイン領域22-2が形成される。
【００２４】上記の好ましい実施の形態で説明したよう
に、ソース領域20-2におけるドーパント(例えば、燐)の
方が、ドレイン領域22-2におけるドーパントよりより高
い熱拡散性を持っている。したがって、熱拡散処理の際
に、ソース領域20-2におけるドーパントの方が、ドレイ
ン領域22-2におけるドーパントより広範囲に拡散する。
この熱拡散性の差により、ソース領域20-2の接合部にお
けるドーパントの濃度勾配が緩やかになり、ドレイン領
域22-2の接合部におけるドーパントの濃度勾配が相対的
に急峻になる。
【００２５】ソース領域20-2とドレイン領域22-2のドー
パントの熱拡散を同時に起こさせる熱拡散ステップの
後、仕上げ工程として、標準的なバックエンド工程、例
えば、コンタクトの形成、金属化処理及びパッシべーシ
ョンなどを行なうことができる。
【００２６】上記の実施の形態では、誘電体スペーサ40
を第２のドーパントの注入前に形成した。誘電体スペー
サ40を設けることにより、ソース領域20-2及びドレイン
領域22-2とスタックトゲート14とのオーバーラップ部の
幅を狭くすることができる。スタックトゲート14に対し
て、より完全なチャネルを形成するために、ある程度の
オーバーラップが必要である。
【００２７】しかし、オーバーラップ部の幅が狭い方
が、同じ有効チャネル長さに対するゲートのドゥロウン
(drawn)サイズを小さくすることができる。結果的に、
トランジスタの有効チャネル長さが短くなり、パンチス
ルーの危険性を抑えて、より短い距離であっても電気的
に離隔させることができる。
【００２８】したがって、本実施の形態に係る製造方法
によれば、スタックトゲート14の外形サイズ（面積）及
び全体のサイズをより小さくすることができる。このよ
うな本実施の形態に係る製造方法によって製造された、
より小さなスタックトゲートを有するフラッシュメモリ
セルのシミュレーションにおいて、セルはプログラミン
グ及び消去に関して、優れた特性を有するとともに、多
くのプログラミング/消去サイクルを通じて、その特性
を保持できることが確認された。
【００２９】上記の好ましい実施の形態において、ドレ
イン形成領域22-1へのイオン注入ステップ及び熱拡散ス
テップは、パワー(すなわち、高電圧)トランジスタ、制
御トランジスタ及びセンス増幅器トランジスタのよう
な、非セル型トランジスタの製造に適用可能である。言
い換えれば、ドレイン形成領域に対するマスキングは、
全てのn-チャネル型トランジスタの接合部の形成に対す
るｎ型ドーパントの注入に用いられるより大きいマスク
が好ましい。これらのステップを結合することによっ
て、チップ全体の製造工程を簡素化することができる。
【００３０】
【発明の効果】本発明に係るトランジスタの製造方法に
よれば、次のような利点が得られる。第１に、例えば、
燐のようなより高い拡散性を持つドーパントをソース領
域に注入するので、ソース領域におけるドーパントの拡
散が速い。そのために、ソース領域にドーパントの濃度
勾配が緩やかな接合部が形成される。一方、ドレイン領
域におけるドーパントの拡散は遅いので、ドレイン領域
では、ドーパントの濃度勾配が相対的に急峻な接合部が
形成される。第２に、ソース領域及びドレイン領域にお
けるドーパントの熱拡散を同時に行なうことができるの
で、製造工程のうち一つのステップを省略することがで
きる。
【００３１】さらに、誘電体スペーサの利用により、ド
レイン領域とゲートとのオーバーラップ部の幅を狭くす
ることができるという点である。この点は、セルがドー
パントの濃度勾配が緩やかなソース領域と急峻なドレイ
ン領域を有するトランジスタの製造であるか否かに関係
なく発揮される利点である。ドレイン領域とゲートとの
オーバーラップ部の幅をより狭くすることによって、同
じ有効チャネル長さであっても、ゲート（セル）面積
(またはドゥロウンチャネル長さ)をより小さくすること
ができる。それにより、セルの集積度をより高くするこ
とが可能となる。
【００３２】本発明は、上記の実施の形態に限られるも
のではない。本発明の技術的思想から逸脱しない範囲内
で多様に変更を行うことが可能である。例えば、上記の
製造方法は、NANDセルのような他のフラッシュメモリの
製造に適用することができる。また、フラッシュメモリ
と関連のないトランジスタ、さらに別のタイプのメモリ
にも適用することができる。
【００３３】また、素子の構造及び製造方法を、n-チャ
ネル型トランジスタと関連付けて説明したが、本発明に
係る製造方法は、p-チャネル型トランジスタの製造にも
適用可能である。さらに、例示的にドーパントのイオン
注入濃度、誘電体スペーサの厚さなどを示したが、これ
らの数値は設計上の必要性及びアプリケーションに応じ
て変更することができる。
【００３４】このように、本発明に係る技術的範囲は、
上記の説明を参照して決定されるのではなく、請求項に
記載されている事項を基に決定されるべきである。
【図面の簡単な説明】
【図1A】 本発明の一実施の形態に係るトランジスタの
製造方法を説明するための要部拡大断面図であり、半導
体基板上にスタックトゲートを形成した状態を示す図で
ある。
【図1B】本発明の一実施の形態に係るトランジスタの製
造方法を説明するための要部拡大断面図であり、ドレイ
ン形成領域領域をマスキングした状態を示す図である。
【図1C】本発明の一実施の形態に係るトランジスタの製
造方法を説明するための要部拡大断面図であり、ソース
形成領域にイオン注入している状態を示す図である。
【図1D】本発明の一実施の形態に係るトランジスタの製
造方法を説明するための要部拡大断面図であり、スタッ
クトゲートの側壁部に誘電体スぺーサを形成した状態を
示す図である。
【図1E】本発明の一実施の形態に係るトランジスタの製
造方法を説明するための要部拡大断面図であり、ソース
形成領域をマスキングし、第２のドーパントをドレイン
形成領域に注入した状態を示す図である。
【図1F】本発明の一実施の形態に係るトランジスタの製
造方法を説明するための要部拡大断面図であり、ソース
形成領域及びドレイン形成領域に接合部を形成すること
により、ソース領域及びドレイン領域を形成した状態を
示す図である。
【符号の説明】
10 トランジスタ 12 半導体基板 14 スタックトゲート 16 浮遊ゲート 18 制御ゲート 19-1、19-2 絶縁層 20-1 ソース形成領域 20-2 ソース領域 22-1 ドレイン形成領域 22-2 ドレイン領域 24 ドレイン部マスク 31 第３のドーパントを含むｎ+領域 40 誘電体スペーサ 50 第２のドーパント 51 第２のドーパントの注入領域 55 ソース部マスク 60 ソース接合部 62 ドレイン接合部
フロントページの続き (72)発明者 シンヤ アーサー ワーン アメリカ合衆国 95119 カリフォルニア サンノゼ クレスタ ビスタ ウェイ 295 (72)発明者 フランク キアン アメリカ合衆国 95008 カリフォルニア キャンブル ノース セントラル アベ ニュー 360 Ｆターム(参考） 5F083 EP02 EP23 EP62 EP67 EP76 ER22 GA09 PR33 PR36 PR45 PR55 5F101 BA03 BB05 BD09 BD24 BD27 BD34 BE07 BH09 BH16 BH21

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】基板上にゲートを形成するステップと、 前記基板のソース形成領域に第1のドーパントをイオン
    注入するステップと、 前記ゲートの側壁部に誘電体によりスペーサを形成する
    ステップと、 前記基板のドレイン形成領域に、前記第1のドーパント
    より拡散性が低い第２のドーパントをイオン注入するス
    テップと、 熱拡散処理により、前記ソース形成領域及び前記ドレイ
    ン形成領域に注入されたドーパントをドライブインし、
    ソース領域及びドレイン領域を形成するステップとを含
    むことを特徴とするトランジスタの製造方法。
  2. 【請求項2】前記第1のドーパントをイオン注入するステ
    ップの後に、前記ソース形成領域に、前記第1のドーパ
    ントより拡散性が大きい第３のドーパントをイオン注入
    するステップを、さらに含むことを特徴とする請求項1
    に記載のトランジスタの製造方法。
  3. 【請求項3】前記第２のドーパントをイオン注入するス
    テップの前に、前記ソース形成領域をマスキングするス
    テップをさらに含むことを特徴とする請求項2に記載の
    トランジスタの製造方法。
  4. 【請求項4】前記ゲートは、制御ゲート及び浮遊ゲート
    を含むスタックトゲート構造を有することを特徴とする
    請求項1に記載のトランジスタの製造方法。
  5. 【請求項5】前記ソース領域の接合部におけるドーパン
    トの濃度勾配が緩やかで、前記ドレイン領域の接合部に
    おけるドーパントの濃度勾配が急峻であることを特徴と
    する請求項1に記載のトランジスタの製造方法。
  6. 【請求項6】前記第1のドーパントをイオン注入するステ
    ップの後に、前記ソース形成領域をマスキングするステ
    ップをさらに含むことを特徴とする請求項1に記載のト
    ランジスタの製造方法。
  7. 【請求項7】前記第２のドーパントをイオン注入するス
    テップが、第３のドーパントをイオン注入する処理を含
    むことを特徴とする請求項1に記載のトランジスタの製
    造方法。
  8. 【請求項8】前記誘電体がオキサイドであることを特徴
    とする請求項1に記載のトランジスタの製造方法。
  9. 【請求項9】基板上に制御ゲート及び浮遊ゲートを含む
    スタックトゲートを形成するステップと、 ドレイン形成領域をマスキングするステップと、 前記基板のソース形成領域に第1のドーパントをイオン
    注入するステップと、 前記スタックトゲートの側壁部に誘電体スペーサを形成
    するステップと、 前記ドレイン形成領域のマスクを除去する ステップ
    と、 前記基板の前記ドレイン形成領域に第2のドーパントを
    イオン注入するステップと、 熱拡散処理により、前記ソース形成領域及びドレイン形
    成領域に注入されたドーパントをドライブインし、ソー
    ス領域及びドレイン領域を形成するステップとを含むこ
    とを特徴とするフラッシュメモリの製造方法。
  10. 【請求項10】前記第2のドーパントをイオン注入するス
    テップの前に、前記ソース形成領域を露出させるステッ
    プをさらに含むことを特徴とする請求項9に記載のフラ
    ッシュメモリの製造方法。
  11. 【請求項11】前記ドレイン形成領域に前記第2のドーパ
    ントをイオン注入するステップが、前記基板に形成され
    る全ての他の非セル型トランジスタのソース形成領域及
    びドレイン形成領域に対するイオン注入処理を含むこと
    を特徴とする請求項9に記載のフラッシュメモリの製造
    方法。
  12. 【請求項12】前記ソース形成領域に第1のドーパントを
    イオン注入するステップが、前記ソース形成領域に、前
    記第1のドーパントより拡散性が低い第３のドーパント
    をイオン注入する処理を含むことを特徴とする請求項9
    に記載のフラッシュメモリの製造方法。
  13. 【請求項13】前記第2のドーパントをイオン注入するス
    テップの前に、前記ソース領域を露出させるステップを
    さらに含むことを特徴とする請求項9に記載のフラッシ
    ュメモリの製造方法。
  14. 【請求項14】前記第1のドーパントは、前記第2のドーパ
    ントの拡散性より拡散性が高いことを特徴とする請求項
    9に記載のフラッシュメモリの製造方法。
  15. 【請求項15】前記ソース領域の接合部におけるドーパン
    トの濃度勾配が緩やかで、前記ドレイン領域の接合部に
    おけるドーパントの濃度勾配が相対的に急峻であること
    を特徴とする請求項9に記載のフラッシュメモリの製造
    方法。
  16. 【請求項16】前記誘電体がオキサイドであることを特徴
    とする請求項9に記載のフラッシュメモリの製造方法。
  17. 【請求項17】複数のメモリセルを有するトランジスタの
    製造方法において、 前記複数のメモリセルにおけるトランジスタに要求され
    る有効チャネル長さを決定するステップと、 ドレイン形成領域にドーパントをイオン注入する前に、
    スタックトゲートの側壁部に形成する誘電体スペーサの
    厚さを決定するステップと、 前記要求される有効チャネル長さ及び前記誘電体スペー
    サの厚さの関数によって、前記スタックトゲートの最小
    の外形サイズを決定するステップと、 前記決定された最小の外形サイズを利用して、前記複数
    のメモリセルを形成するステップとを含むことを特徴と
    するトランジスタの製造方法。
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