JPH03209762A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03209762A JPH03209762A JP2004743A JP474390A JPH03209762A JP H03209762 A JPH03209762 A JP H03209762A JP 2004743 A JP2004743 A JP 2004743A JP 474390 A JP474390 A JP 474390A JP H03209762 A JPH03209762 A JP H03209762A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体装置に関し、特に同一基板上に形成
されたpMOSトランジスタとnMOSトランジスタの
いわゆるLDD構造の改善およびその改善されたLDD
構造の製造方法に関するものである。
されたpMOSトランジスタとnMOSトランジスタの
いわゆるLDD構造の改善およびその改善されたLDD
構造の製造方法に関するものである。
[従来の技術]
同一半導体基板上にpチャネルMOS電界効果トランジ
スタ(以下、pMOSトランジスタと称す)とnチャネ
ルMO5型電界効果トランジスタ(以下、nMOSトラ
ンジスタと称す)とが形成された半導体装置として、た
とえばCMOS半導体装置がある。第6図は、従来のC
MOS半導体装置の断面構造図である。シリコン基板6
の表面には互いにその境界を接するpウェル領域8aと
nウェル領域8bとが形成されている。シリコン基板6
の主表面には所定の位置に膜厚の厚いフィールド酸化膜
7が形成されている。フィールド酸化膜7に囲まれたp
ウェル領域88表面がn M OSトランジスタ形成領
域を構成し、さらにフィールド酸化膜7に囲まれたnウ
ェル領域8b表面が9MOS)ランジスタ形成領域を構
成する。
スタ(以下、pMOSトランジスタと称す)とnチャネ
ルMO5型電界効果トランジスタ(以下、nMOSトラ
ンジスタと称す)とが形成された半導体装置として、た
とえばCMOS半導体装置がある。第6図は、従来のC
MOS半導体装置の断面構造図である。シリコン基板6
の表面には互いにその境界を接するpウェル領域8aと
nウェル領域8bとが形成されている。シリコン基板6
の主表面には所定の位置に膜厚の厚いフィールド酸化膜
7が形成されている。フィールド酸化膜7に囲まれたp
ウェル領域88表面がn M OSトランジスタ形成領
域を構成し、さらにフィールド酸化膜7に囲まれたnウ
ェル領域8b表面が9MOS)ランジスタ形成領域を構
成する。
nMOS)ランジスタ20はpウェル領域8aの表面上
に膜厚の小さいゲート絶縁膜9を介してゲート電極1a
を有している。ゲート電極1aの側壁には絶縁膜からな
るサイドウオールスペーサ38% 3aが形成されてい
る。また、pウェル領域88表面には相対的に低濃度の
n−不純物領域2as2aと相対的に高濃度のn+不純
物領域5a、5gとからなる1対のソース・ドレイン領
域が形成されている。ソース・ドレイン領域のこのよう
な構造をいわゆるLDD構造と称す。ソース・ドレイン
領域のn中不純物領域5a、5aの表面には各々ソース
・ドレイン配線層11.11.が接続されている。
に膜厚の小さいゲート絶縁膜9を介してゲート電極1a
を有している。ゲート電極1aの側壁には絶縁膜からな
るサイドウオールスペーサ38% 3aが形成されてい
る。また、pウェル領域88表面には相対的に低濃度の
n−不純物領域2as2aと相対的に高濃度のn+不純
物領域5a、5gとからなる1対のソース・ドレイン領
域が形成されている。ソース・ドレイン領域のこのよう
な構造をいわゆるLDD構造と称す。ソース・ドレイン
領域のn中不純物領域5a、5aの表面には各々ソース
・ドレイン配線層11.11.が接続されている。
また、pMOSトランジスタ30はnウェル領域8bの
表面上に薄いゲート絶縁膜9を介してゲート電極1bが
形成されている。ゲート電極1bの側壁には絶縁膜から
なるサイドウオールスペーサ3b、3bが形成されてい
る。さらに、nウェル領域8bの表面には相対的に低濃
度のp−不純物領域2b、2bと、相対的に高濃度のp
+不純物領域5b、5bとからなるソース拳ドレイン領
域が形成されている。このソース・ドレイン領域はいわ
ゆるLDD構造を構成している。さらに、ソース・ドレ
イン領域のp+不純物領域5b15bには各々ソースφ
ドレイン配線層11.11が接続されている。また、ト
ランジスタが形成されたシリコン基板6表面上は厚い層
間絶縁層10で覆われている。
表面上に薄いゲート絶縁膜9を介してゲート電極1bが
形成されている。ゲート電極1bの側壁には絶縁膜から
なるサイドウオールスペーサ3b、3bが形成されてい
る。さらに、nウェル領域8bの表面には相対的に低濃
度のp−不純物領域2b、2bと、相対的に高濃度のp
+不純物領域5b、5bとからなるソース拳ドレイン領
域が形成されている。このソース・ドレイン領域はいわ
ゆるLDD構造を構成している。さらに、ソース・ドレ
イン領域のp+不純物領域5b15bには各々ソースφ
ドレイン配線層11.11が接続されている。また、ト
ランジスタが形成されたシリコン基板6表面上は厚い層
間絶縁層10で覆われている。
次に、上記のCMOS半導体装置の製造方法について第
7八図ないし第7H図を用いて説明する。
7八図ないし第7H図を用いて説明する。
まず、第7A図を参照して、シリコン基板6表面にpウ
ェル領域8aおよびnウェル領域8bを形成し、さらに
シリコン基板6表面の所定領域に膜厚の厚いフィールド
酸化膜7を形成する。さらに、pウェル領域8aおよび
nウェル領域8bの表面上にゲート絶縁膜9を形成する
。ゲート絶縁膜9の表面上に多結晶シリコン層42を堆
積する。
ェル領域8aおよびnウェル領域8bを形成し、さらに
シリコン基板6表面の所定領域に膜厚の厚いフィールド
酸化膜7を形成する。さらに、pウェル領域8aおよび
nウェル領域8bの表面上にゲート絶縁膜9を形成する
。ゲート絶縁膜9の表面上に多結晶シリコン層42を堆
積する。
次に、第7B図を参照して、フォトリソグラフィ法およ
びエツチング法を用いて多結晶シリコン層12を所定の
形状にバターニングし、n M OSトランジスタのゲ
ート電極1aとpMOSI’ランジスタのゲート電極1
bとを形成する。
びエツチング法を用いて多結晶シリコン層12を所定の
形状にバターニングし、n M OSトランジスタのゲ
ート電極1aとpMOSI’ランジスタのゲート電極1
bとを形成する。
さらに、第7C図を参照して、pウェル領域8aの表面
上をレジストパターン4aで覆った後、ゲート電極1b
をマスクとしてnウェル領域8bにボロン(B)などの
p型不純物イオン15をイオン注入する。このイオン注
入によりnウェル領域8b表面に低濃度のp−不純物領
域2b、2bが形成される。
上をレジストパターン4aで覆った後、ゲート電極1b
をマスクとしてnウェル領域8bにボロン(B)などの
p型不純物イオン15をイオン注入する。このイオン注
入によりnウェル領域8b表面に低濃度のp−不純物領
域2b、2bが形成される。
さらに、第7D図に示すように、pウェル領域8a表面
上のレジストパターン4aを除去した後、今度はnウェ
ル領域8bの表面上を覆うようにレジストパターン4b
を形成する。そして、ゲート電極1aをマスクとしてp
ウェル領域8a表面にリン(P)や砒素(As)などの
n型不純物イオン16をイオン注入し、低濃度のn−不
純物領域2 a s 2 aを形成する。
上のレジストパターン4aを除去した後、今度はnウェ
ル領域8bの表面上を覆うようにレジストパターン4b
を形成する。そして、ゲート電極1aをマスクとしてp
ウェル領域8a表面にリン(P)や砒素(As)などの
n型不純物イオン16をイオン注入し、低濃度のn−不
純物領域2 a s 2 aを形成する。
さらに、第7E図に示すように、レジストパターン4b
を除去した後、シリコン基板6上の全面に減圧CVD法
を用いて酸化膜13を堆積させる。
を除去した後、シリコン基板6上の全面に減圧CVD法
を用いて酸化膜13を堆積させる。
さらに、第7F図を参照して、酸化膜13を異方性エツ
チングし、ゲート電極1aおよび1bの側壁に同じ膜厚
を有するサイドウオールスペーサ3as3bを形成する
。
チングし、ゲート電極1aおよび1bの側壁に同じ膜厚
を有するサイドウオールスペーサ3as3bを形成する
。
さらに、第7G図を参照して、再度nウェル領域8bの
表面上を覆うレジストパターン4cを形成した後、ゲー
ト電極1aおよびサイドウオールスペーサ3aをマスク
として砒素等のn型不純物イオン17をイオン注入する
。その後、注入イオンの活性化のために熱処理を施す。
表面上を覆うレジストパターン4cを形成した後、ゲー
ト電極1aおよびサイドウオールスペーサ3aをマスク
として砒素等のn型不純物イオン17をイオン注入する
。その後、注入イオンの活性化のために熱処理を施す。
これによりpウェル領域8a表面に高濃度のn+不純物
領域5a s 5 aが形成される。そして、nMOS
)ランジスタのソース・ドレイン領域のLDI)構造が
完成する。
領域5a s 5 aが形成される。そして、nMOS
)ランジスタのソース・ドレイン領域のLDI)構造が
完成する。
さらに、第7H図を参照して、レジストパターン4Cを
除去した後、pウェル領域8aの表面を覆う新たなレジ
ストパターン4dを形成する。ゲート電極1bおよびサ
イドウオールスペーサ3bをマスクとしてp型不純物イ
オン18をnウェル領域8b表面にイオン注入する。さ
らに、熱処理を施してnウェル領域8bに注入されたイ
オンを活性化する。これによりn+不純物領域5b15
bが形成される。そして、以上の工程によりpMOSト
ランジスタのソース・ドレイン領域のLDD構造が完成
する。
除去した後、pウェル領域8aの表面を覆う新たなレジ
ストパターン4dを形成する。ゲート電極1bおよびサ
イドウオールスペーサ3bをマスクとしてp型不純物イ
オン18をnウェル領域8b表面にイオン注入する。さ
らに、熱処理を施してnウェル領域8bに注入されたイ
オンを活性化する。これによりn+不純物領域5b15
bが形成される。そして、以上の工程によりpMOSト
ランジスタのソース・ドレイン領域のLDD構造が完成
する。
この後、レジストパターン4dを除去した後、シリコン
基板6表面上に層間絶縁膜10を形成し、所定の位置に
コンタクトホールを開口する。そして、コンタクトホー
ルを介して配線層11が所定の位置に形成され、CMO
S半導体装置の製造工程が完了する(図示せず)。
基板6表面上に層間絶縁膜10を形成し、所定の位置に
コンタクトホールを開口する。そして、コンタクトホー
ルを介して配線層11が所定の位置に形成され、CMO
S半導体装置の製造工程が完了する(図示せず)。
[発明が解決しようとする課題]
上記のようなLDD構造を有するcoos半導体装置の
技術的背景として、素子構造の微細加工技術の進展があ
る。素子構造の微細化傾向はMOSトランジスタにおい
て、比例縮小則に沿ったゲート長の短小化、浅い接合領
域の形成などの面に現われてきている。そして、MOS
)ランジスタのゲート長の短小化、すなわち短チヤネル
化を意味し、この短チヤネル化によって生じる種々の弊
害がいわゆる短チヤネル効果として顕在化するに至った
。すなわち、短チャネルのMOS)ランジスタではドレ
イン近傍で生じる高電界によりホットキャリアが発生し
、その一部がゲート絶縁膜中のトラップなどに捕獲され
、新たな準位を形成したりする。その結果、MOSトラ
ンジスタのしきい値電圧のシフトや相互コンダクタンス
の低下といった特性劣化を引き起こした。また、ドレイ
ン近傍での高電界の発生はアバランシェブレイクダウン
によるドレイン耐圧の劣化も引き起こした。
技術的背景として、素子構造の微細加工技術の進展があ
る。素子構造の微細化傾向はMOSトランジスタにおい
て、比例縮小則に沿ったゲート長の短小化、浅い接合領
域の形成などの面に現われてきている。そして、MOS
)ランジスタのゲート長の短小化、すなわち短チヤネル
化を意味し、この短チヤネル化によって生じる種々の弊
害がいわゆる短チヤネル効果として顕在化するに至った
。すなわち、短チャネルのMOS)ランジスタではドレ
イン近傍で生じる高電界によりホットキャリアが発生し
、その一部がゲート絶縁膜中のトラップなどに捕獲され
、新たな準位を形成したりする。その結果、MOSトラ
ンジスタのしきい値電圧のシフトや相互コンダクタンス
の低下といった特性劣化を引き起こした。また、ドレイ
ン近傍での高電界の発生はアバランシェブレイクダウン
によるドレイン耐圧の劣化も引き起こした。
MOS)ランジスタのLDD構造はこのような弊害を解
消するために考案されたもので、特にドレイン近傍での
不純物領域の濃度分布を緩やかに形成することにより高
電界の発生を緩和し、高アバランシェ耐圧化と高ホット
キャリア信頼性化とを行なわせるものである。
消するために考案されたもので、特にドレイン近傍での
不純物領域の濃度分布を緩やかに形成することにより高
電界の発生を緩和し、高アバランシェ耐圧化と高ホット
キャリア信頼性化とを行なわせるものである。
再び第6図を参照して、しかしながら上記のような製造
工程を経て製造されるCMOS半導体装置においては、
pMOSトランジスタ30とnMOSトランジスタ20
は、LDD構造の低濃度不純物領域2 a s 2 b
が異なった形状で形成される。
工程を経て製造されるCMOS半導体装置においては、
pMOSトランジスタ30とnMOSトランジスタ20
は、LDD構造の低濃度不純物領域2 a s 2 b
が異なった形状で形成される。
すなわち、pMOs)ランジスタ30ではnMOSトラ
ンジスタ20に比べて低濃度のp−不純物領域2bの拡
散幅が非常に小さい。そして、高濃度のp十不純物領域
5b、5b間のチャネル長LPがnMOS)ランジスタ
20のチャネル長LHに比べて短くなっている。これは
、pMOSトランジスタ30のソース・ドレイン領域を
構成する不純物のボロン(B)がnMOSトランジスタ
20のソース・ドレイン領域を構成するリンや砒素に比
べて拡散係数が大きいことに起因している。
ンジスタ20に比べて低濃度のp−不純物領域2bの拡
散幅が非常に小さい。そして、高濃度のp十不純物領域
5b、5b間のチャネル長LPがnMOS)ランジスタ
20のチャネル長LHに比べて短くなっている。これは
、pMOSトランジスタ30のソース・ドレイン領域を
構成する不純物のボロン(B)がnMOSトランジスタ
20のソース・ドレイン領域を構成するリンや砒素に比
べて拡散係数が大きいことに起因している。
このことは上記の第7G図および第7H図に示された工
程を比較することにより判明する。すなわち、nMOs
)ランジスタ20ではサイドウオールスペーサ3aに自
己整合的に形成された高濃度のn+不純物領域5 a
s 5 aは、活性化のための熱処理によりサイドウオ
ールスペーサ3aの下部にわずかに拡散する。これに対
し、pMOSトランジスタではサイドウオールスペーサ
3bに自己整合的に形成された高濃度のp+不純物領域
5b。
程を比較することにより判明する。すなわち、nMOs
)ランジスタ20ではサイドウオールスペーサ3aに自
己整合的に形成された高濃度のn+不純物領域5 a
s 5 aは、活性化のための熱処理によりサイドウオ
ールスペーサ3aの下部にわずかに拡散する。これに対
し、pMOSトランジスタではサイドウオールスペーサ
3bに自己整合的に形成された高濃度のp+不純物領域
5b。
5bは活性化のための熱処理によりサイドウオールスペ
ーサ3bの下部に大幅に拡散する。これによって、低濃
度のp−不純物領域2b、2bの領域を、拡散した高濃
度のp+不純物領域5b15bが覆い、低濃度のp−不
純物領域2bの拡散幅が減少するためである。そして、
拡散係数の大きい不純物の拡散によって狭められた一対
の高濃度のp十不純物領域5b、5bでは、微細化によ
るゲート長の短小化と相俟ってバンチスルー現象が生じ
やすくなる。
ーサ3bの下部に大幅に拡散する。これによって、低濃
度のp−不純物領域2b、2bの領域を、拡散した高濃
度のp+不純物領域5b15bが覆い、低濃度のp−不
純物領域2bの拡散幅が減少するためである。そして、
拡散係数の大きい不純物の拡散によって狭められた一対
の高濃度のp十不純物領域5b、5bでは、微細化によ
るゲート長の短小化と相俟ってバンチスルー現象が生じ
やすくなる。
このように、拡散係数の異なる不純物から構成されるp
MOs)ランジスタとnMOS)ランジスタのLDD構
造は同じ膜厚を有する廿イドウオールスペーサ3 a
s 3 bを用いて製造されている。
MOs)ランジスタとnMOS)ランジスタのLDD構
造は同じ膜厚を有する廿イドウオールスペーサ3 a
s 3 bを用いて製造されている。
したがって、サイドウオールスペーサ3 a s 3
bの膜厚を、たとえばnMOS)ランジスタのLDD構
造に適するように選定すれば、pMOSトランジスタに
おいては高濃度p+不純物領域5b。
bの膜厚を、たとえばnMOS)ランジスタのLDD構
造に適するように選定すれば、pMOSトランジスタに
おいては高濃度p+不純物領域5b。
5b間のパンチスルー耐性が劣化しやすい。また、サイ
ドウオールスペーサの膜厚を9MOS)ランジスタのL
DD構造に適するように厚く形成すれば、nMOSトラ
ンジスタ20においてはソース・ドレイン間のドレイン
電流の低下を招く。これは、サイドウオールスペーサ3
aの膜厚が厚くなるにつれ低濃度のn”不純物領域2
a s 2 aの拡散幅が広くなる。そして、この低濃
度のn−不純物拡散層2aがソース・ドレイン間の寄生
抵抗として作用することによりドレイン電流の低下を招
くからである。このように、従来のCMOS半導体装置
においては、LDD構造の低濃度不純物領域を規定する
サイドウオールスペーサ3a、3bがpMOSトランジ
スタとnMOS)ランジスタにおいて同一の膜厚形状で
形成されていたのでpMOSトランジスタ30とnMO
5)ランジスタ20との両者の要求を満足し得るLDD
構造を構成することはできなかった。なお、従来ではn
MOSトランジスタ20の駆動電流の低下を多少犠牲に
してpMOS)ランジスタ30のバンチスルー現象を防
止し動作の信頼性を重点としてサイドウオールスペーサ
3a、3bの膜厚が設定されていた。
ドウオールスペーサの膜厚を9MOS)ランジスタのL
DD構造に適するように厚く形成すれば、nMOSトラ
ンジスタ20においてはソース・ドレイン間のドレイン
電流の低下を招く。これは、サイドウオールスペーサ3
aの膜厚が厚くなるにつれ低濃度のn”不純物領域2
a s 2 aの拡散幅が広くなる。そして、この低濃
度のn−不純物拡散層2aがソース・ドレイン間の寄生
抵抗として作用することによりドレイン電流の低下を招
くからである。このように、従来のCMOS半導体装置
においては、LDD構造の低濃度不純物領域を規定する
サイドウオールスペーサ3a、3bがpMOSトランジ
スタとnMOS)ランジスタにおいて同一の膜厚形状で
形成されていたのでpMOSトランジスタ30とnMO
5)ランジスタ20との両者の要求を満足し得るLDD
構造を構成することはできなかった。なお、従来ではn
MOSトランジスタ20の駆動電流の低下を多少犠牲に
してpMOS)ランジスタ30のバンチスルー現象を防
止し動作の信頼性を重点としてサイドウオールスペーサ
3a、3bの膜厚が設定されていた。
したがって、この発明は上記のような問題点を解消する
ためになされたもので、同一半導体基板上に形成された
nMOsトランジスタにおけるホットエレクトロン効果
の抑制およびドレイン耐圧の向上とpMOSトランジス
タにおけるバンチスルー耐性の向上とを同時に実現し得
る最適なLDD構造を有する半導体装置およびその製造
方法を提供することを目的とする。
ためになされたもので、同一半導体基板上に形成された
nMOsトランジスタにおけるホットエレクトロン効果
の抑制およびドレイン耐圧の向上とpMOSトランジス
タにおけるバンチスルー耐性の向上とを同時に実現し得
る最適なLDD構造を有する半導体装置およびその製造
方法を提供することを目的とする。
[課題を解決するための手段]
この発明は、同一半導体基板の主表面に形成されたnチ
ャネルMOS型電界効果トランジスタとnチャネルMO
S型電界効果トランジスタとを有する半導体装置であっ
て、nチャネルMOS型電界効果トランジスタは、半導
体基板の主表面上に絶縁膜を介して形成されたゲート電
極と、ゲート電極の側壁に形成されたサイドウオールス
ペーサと、半導体基板の主表面中に形成されたゲート電
極に自己整合的に形成された相対的に低濃度の領域とサ
イドウオールスペーサに自己整合的に形成された相対的
に高濃度の領域とからなる1対のn型不純物領域とを備
えている。また、nチャネルMOS型電界効果トランジ
スタは、半導体基板の主表面上に絶縁膜を介して形成さ
れたゲート電極と、ゲート電極の側壁に形成されたサイ
ドウオールスペーサと、半導体基板の主表面中に形成さ
れたゲート電極に自己整合的に形成された相対的に低濃
度の領域とサイドウオールスペーサに自己整合的に形成
された相対的に高濃度の領域とからなる1対のn型不純
物領域とを備えている。そして、nチャネルMOS型電
界効果トランジスタのサイドウオールスペーサと、nチ
ャネルMOS型電界効果トランジスタのサイドウオール
スペーサとは、各々のゲート電極の側壁上において異な
る膜厚を有していることを特徴としている。
ャネルMOS型電界効果トランジスタとnチャネルMO
S型電界効果トランジスタとを有する半導体装置であっ
て、nチャネルMOS型電界効果トランジスタは、半導
体基板の主表面上に絶縁膜を介して形成されたゲート電
極と、ゲート電極の側壁に形成されたサイドウオールス
ペーサと、半導体基板の主表面中に形成されたゲート電
極に自己整合的に形成された相対的に低濃度の領域とサ
イドウオールスペーサに自己整合的に形成された相対的
に高濃度の領域とからなる1対のn型不純物領域とを備
えている。また、nチャネルMOS型電界効果トランジ
スタは、半導体基板の主表面上に絶縁膜を介して形成さ
れたゲート電極と、ゲート電極の側壁に形成されたサイ
ドウオールスペーサと、半導体基板の主表面中に形成さ
れたゲート電極に自己整合的に形成された相対的に低濃
度の領域とサイドウオールスペーサに自己整合的に形成
された相対的に高濃度の領域とからなる1対のn型不純
物領域とを備えている。そして、nチャネルMOS型電
界効果トランジスタのサイドウオールスペーサと、nチ
ャネルMOS型電界効果トランジスタのサイドウオール
スペーサとは、各々のゲート電極の側壁上において異な
る膜厚を有していることを特徴としている。
また、この発明によるnチャネルMOS型電界効果トラ
ンジスタとnチャネルMOS型電界効果トランジスタと
を同一半導体基板上に形成した半導体装置の製造方法は
以下の工程を備える。
ンジスタとnチャネルMOS型電界効果トランジスタと
を同一半導体基板上に形成した半導体装置の製造方法は
以下の工程を備える。
半導体基板の主表面にp型のトランジスタ形成領域とn
型のトランジスタ形成領域とを形成する。
型のトランジスタ形成領域とを形成する。
p型のトランジスタ形成領域およびn型のトランジスタ
形成領域の表面上に絶縁層を形成し、さらにこの絶縁層
上の全面に多結晶シリコン層を形成した後、多結晶シリ
コン層を所定の形状にバターニングする。p型のトラン
ジスタ形成領域の表面上をレジストで覆った後、バター
ニングされた多結晶シリコン層をマスクとしてn型のト
ランジスタ形成領域にp型不純物をイオン注入し相対的
に低濃度のn型不純物領域を形成する。n型のトランジ
スタ形成領域の表面上をレジストで覆った後、バターニ
ングされた多結晶シリコン層をマスクとしてp型のトラ
ンジスタ形成領域にn型不純物をイオン注入し、相対的
に低濃度のn型不純物領域を形成する。バターニングさ
れた多結晶シリコン層が形成された半導体基板の全表面
上に絶縁層を形成し、エツチングすることによりn型お
よびp型のトランジスタ形成領域上に位置する多結晶シ
リコン層の側壁に絶縁層のサイドウオールスペーサを形
成する。n型のトランジスタ形成領域の表面上をレジス
トで覆った後、p型トランジスタ形成領域の多結晶シリ
コン層の側壁に形成されたサイドウオールスペーサをエ
ツチングし、サイドウオールスペーサの多結晶シリコン
層側壁上の膜厚を減少させる。n型のトランジスタ形成
領域の表面上をレジストで覆い、露出したp型トランジ
スタ形成領域上の多結晶シリコン層およびその側壁に形
成されたサイドウオールスペーサをマスクとしてp型の
トランジスタ形成領域にn型不純物をイオン注入し、相
対的に高濃度のn型不純物領域を形成する。p型トラン
ジスタ形成領域の表面上をレジストで覆い、露出したn
型のトランジスタ形成領域上の多結晶シリコン層および
その側壁に形成されたサイドウオールスペーサをマスク
としてn型のトランジスタ形成領域にn型不純物をイオ
ン注入し、相対的に高濃度のn型不純物領域を形成する
。
形成領域の表面上に絶縁層を形成し、さらにこの絶縁層
上の全面に多結晶シリコン層を形成した後、多結晶シリ
コン層を所定の形状にバターニングする。p型のトラン
ジスタ形成領域の表面上をレジストで覆った後、バター
ニングされた多結晶シリコン層をマスクとしてn型のト
ランジスタ形成領域にp型不純物をイオン注入し相対的
に低濃度のn型不純物領域を形成する。n型のトランジ
スタ形成領域の表面上をレジストで覆った後、バターニ
ングされた多結晶シリコン層をマスクとしてp型のトラ
ンジスタ形成領域にn型不純物をイオン注入し、相対的
に低濃度のn型不純物領域を形成する。バターニングさ
れた多結晶シリコン層が形成された半導体基板の全表面
上に絶縁層を形成し、エツチングすることによりn型お
よびp型のトランジスタ形成領域上に位置する多結晶シ
リコン層の側壁に絶縁層のサイドウオールスペーサを形
成する。n型のトランジスタ形成領域の表面上をレジス
トで覆った後、p型トランジスタ形成領域の多結晶シリ
コン層の側壁に形成されたサイドウオールスペーサをエ
ツチングし、サイドウオールスペーサの多結晶シリコン
層側壁上の膜厚を減少させる。n型のトランジスタ形成
領域の表面上をレジストで覆い、露出したp型トランジ
スタ形成領域上の多結晶シリコン層およびその側壁に形
成されたサイドウオールスペーサをマスクとしてp型の
トランジスタ形成領域にn型不純物をイオン注入し、相
対的に高濃度のn型不純物領域を形成する。p型トラン
ジスタ形成領域の表面上をレジストで覆い、露出したn
型のトランジスタ形成領域上の多結晶シリコン層および
その側壁に形成されたサイドウオールスペーサをマスク
としてn型のトランジスタ形成領域にn型不純物をイオ
ン注入し、相対的に高濃度のn型不純物領域を形成する
。
[作用]
この発明における半導体装置は、nチャネルMOS型電
界効果トランジスタとnチャネルMOS型電界効果トラ
ンジスタのゲート電極の側壁に同一エツチング処理によ
りサイドウオールスペーサを形成した後、一方のMOS
型電界効果トランジスタ形成領域を被覆した後、露出し
た他方のMOS型電界効果トランジスタのサイドウオー
ルスペーサをエツチングし、その膜厚を減少させている
。
界効果トランジスタとnチャネルMOS型電界効果トラ
ンジスタのゲート電極の側壁に同一エツチング処理によ
りサイドウオールスペーサを形成した後、一方のMOS
型電界効果トランジスタ形成領域を被覆した後、露出し
た他方のMOS型電界効果トランジスタのサイドウオー
ルスペーサをエツチングし、その膜厚を減少させている
。
そしてnチャネルMOS型電界効果トランジスタとnチ
ャネルMOS型電界効果トランジスタのLDD構造はこ
の互いに異なる膜厚を有するサイドウオールスペーサを
利用して自己整合的に形成される。したがって、各々の
トランジスタに要求される条件に応じてLDD構造の低
濃度不純物領域の拡散幅を最適な値に制御することが可
能となる。
ャネルMOS型電界効果トランジスタのLDD構造はこ
の互いに異なる膜厚を有するサイドウオールスペーサを
利用して自己整合的に形成される。したがって、各々の
トランジスタに要求される条件に応じてLDD構造の低
濃度不純物領域の拡散幅を最適な値に制御することが可
能となる。
好ましい例では、nチャネルMOS型電界効果トランジ
スタのサイドウオールスペーサはnチャネルMOS型電
界効果トランジスタのサイドウオールスペーサよりその
膜厚が大きく形成される。
スタのサイドウオールスペーサはnチャネルMOS型電
界効果トランジスタのサイドウオールスペーサよりその
膜厚が大きく形成される。
[実施例コ
以下、この発明の実施例について図を用いて詳細に説明
する。
する。
第1図は、この発明の第1の実施例によるCMOS半導
体装置の断面構造図である。シリコン基板6の主表面に
は互いに隣接するpウェル領域8aとnウェル領域8b
が形成されている。シリコン基板6の主表面上の所定領
域には膜厚の厚いフィールド酸化膜7が形成されている
。pウェル領域8aの表面には0MOS)ランジスタ2
0が形成されており、またnウェル領域8bの表面には
pMO5)ランジスタ30が形成されている。
体装置の断面構造図である。シリコン基板6の主表面に
は互いに隣接するpウェル領域8aとnウェル領域8b
が形成されている。シリコン基板6の主表面上の所定領
域には膜厚の厚いフィールド酸化膜7が形成されている
。pウェル領域8aの表面には0MOS)ランジスタ2
0が形成されており、またnウェル領域8bの表面には
pMO5)ランジスタ30が形成されている。
nMOS)ランジスタ20はpウェル領域8aの表面上
にゲート絶縁膜9を介して形成されたゲート電極1aを
備えている。ゲート電極1aの断面形状は台形状に形成
されている。この台形状のゲート電極1aの側壁上には
絶縁層からなるサイドウオールスペーサ38% 3aが
形成されている。
にゲート絶縁膜9を介して形成されたゲート電極1aを
備えている。ゲート電極1aの断面形状は台形状に形成
されている。この台形状のゲート電極1aの側壁上には
絶縁層からなるサイドウオールスペーサ38% 3aが
形成されている。
pウェル領域8a主表面中には相対的に高濃度のn+不
純物領域5aと相対的に低濃度のn−不純物領域2aと
からなる1対のソース会ドレイン領域が形成されている
。このソース・ドレイン領域はいわゆるLDD構造を構
成している。低濃度のn−不純物領域2aはゲート電極
1aをマスクとして自己整合的に形成されており、また
高濃度のn+不純物領域5aはサイドウオールスペーサ
3aをマスクとして自己整合的に形成されている。
純物領域5aと相対的に低濃度のn−不純物領域2aと
からなる1対のソース会ドレイン領域が形成されている
。このソース・ドレイン領域はいわゆるLDD構造を構
成している。低濃度のn−不純物領域2aはゲート電極
1aをマスクとして自己整合的に形成されており、また
高濃度のn+不純物領域5aはサイドウオールスペーサ
3aをマスクとして自己整合的に形成されている。
したがって、低濃度のn−不純物領域2aの拡散幅はサ
イドウオールスペーサ3aの膜厚t。と活性化のための
熱処理条件によって規定される。
イドウオールスペーサ3aの膜厚t。と活性化のための
熱処理条件によって規定される。
pMOS)ランジスタ30はnウェル領域8bの表面上
にゲート絶縁膜9を介して形成されたゲート電極1bを
備える。ゲート電極1bは台形状の断面形状を有してい
る。ゲート電極1bの側壁には絶縁層からなるサイドウ
オールスペーサ3b。
にゲート絶縁膜9を介して形成されたゲート電極1bを
備える。ゲート電極1bは台形状の断面形状を有してい
る。ゲート電極1bの側壁には絶縁層からなるサイドウ
オールスペーサ3b。
3bが形成されている。nウェル領域8bの主表面中に
は相対的に高濃度のp+不純物領域5bと相対的に低濃
度のp〜不純物領域2bとからなる1対のソース・ドレ
イン領域が形成されている。
は相対的に高濃度のp+不純物領域5bと相対的に低濃
度のp〜不純物領域2bとからなる1対のソース・ドレ
イン領域が形成されている。
このソース・ドレイン領域はいわゆるLDD構造を構成
している。低濃度のp−不純物領域2bはゲート電極1
bをマスクとして自己整合的に形成されている。高濃度
のp+不純物領域5bはサイドウオールスペーサ3bを
マスクとして自己整合的に形成されている。したがって
、低濃度のp−不純物領域2bの拡散幅はサイドウオー
ルスペーサ3bの膜厚trと、活性化のための熱処理条
件によって規定される。
している。低濃度のp−不純物領域2bはゲート電極1
bをマスクとして自己整合的に形成されている。高濃度
のp+不純物領域5bはサイドウオールスペーサ3bを
マスクとして自己整合的に形成されている。したがって
、低濃度のp−不純物領域2bの拡散幅はサイドウオー
ルスペーサ3bの膜厚trと、活性化のための熱処理条
件によって規定される。
9MOS)ランジスタ30のソースQドレイン領域を構
成するp型不純物のボロン(B)はnMOSトランジス
タ20のソース・ドレイン領域を構成するn型の不純物
、たとえば砒素(As)あるいはリン(P)に比べて加
熱に対する拡散速度が大きい。したがって、pMOSト
ランジスタ30のサイドウオールスペーサ3bの膜厚t
Pを0MOS)ランジスタ20のサイドウオールスベ−
サの膜厚1nより大きく設定する。これにより、その後
の不純物領域の活性化のための熱処理によってpMOs
)ランジスタ30の高濃度のp十不純物領域5bが熱拡
散によって低濃度のp−不純物領域2bの拡散幅を狭め
、あるいは高濃度のp1不純物領域5b、5b間の距離
が必要以上に狭められ、バンチスルー現象が生じやすく
なるのを防止することができる。また、nMOS)ラン
ジスタ20のサイドウオールスペーサ3aの膜厚t。は
ホットキャリア効果の抑制と低濃度のn−不純物領域2
aの寄生抵抗の増加によるトランジスタの駆動能力の低
下との兼ね合いによってその値が定められる。好ましく
はpMOs)ランジスタ30のサイドウオールスペーサ
の膜厚tpは0゜25 u rn 〜0 、 3 a
mであり、nMOS)ランジスタ20のサイドウオール
スペーサの膜厚t。は0.1μm〜0.15μmである
。
成するp型不純物のボロン(B)はnMOSトランジス
タ20のソース・ドレイン領域を構成するn型の不純物
、たとえば砒素(As)あるいはリン(P)に比べて加
熱に対する拡散速度が大きい。したがって、pMOSト
ランジスタ30のサイドウオールスペーサ3bの膜厚t
Pを0MOS)ランジスタ20のサイドウオールスベ−
サの膜厚1nより大きく設定する。これにより、その後
の不純物領域の活性化のための熱処理によってpMOs
)ランジスタ30の高濃度のp十不純物領域5bが熱拡
散によって低濃度のp−不純物領域2bの拡散幅を狭め
、あるいは高濃度のp1不純物領域5b、5b間の距離
が必要以上に狭められ、バンチスルー現象が生じやすく
なるのを防止することができる。また、nMOS)ラン
ジスタ20のサイドウオールスペーサ3aの膜厚t。は
ホットキャリア効果の抑制と低濃度のn−不純物領域2
aの寄生抵抗の増加によるトランジスタの駆動能力の低
下との兼ね合いによってその値が定められる。好ましく
はpMOs)ランジスタ30のサイドウオールスペーサ
の膜厚tpは0゜25 u rn 〜0 、 3 a
mであり、nMOS)ランジスタ20のサイドウオール
スペーサの膜厚t。は0.1μm〜0.15μmである
。
次に、第1図に示すCMOS半導体装置の製造工程につ
いて第2八図ないし第21図を用いて説明する。
いて第2八図ないし第21図を用いて説明する。
まず、第2A図を参照して、シリコン基板6の主表面に
互いに隣接するpウェル領域8aとnウェル領域8bと
を形成する。さらに、シリコン基板6の主表面上の所定
領域にLOCOS法などによる膜厚の厚いフィールド酸
化膜7を形成する。
互いに隣接するpウェル領域8aとnウェル領域8bと
を形成する。さらに、シリコン基板6の主表面上の所定
領域にLOCOS法などによる膜厚の厚いフィールド酸
化膜7を形成する。
次に熱酸化法などを用いてpウェル領域8aおよびnウ
ェル領域8bの表面に薄いゲート絶縁膜9を形成する。
ェル領域8bの表面に薄いゲート絶縁膜9を形成する。
シリコン基板6全面にCVD法を用いて多結晶シリコン
層12を形成する。
層12を形成する。
第2B図を参照して、フすトリソグラフィ法およびエツ
チング法を用いて多結晶シリコン層12を所定の形状に
パターニングしてnMOS)ランジスタのゲート電極1
aとpMOs)ランジスタのゲート電極1bを形成する
。ゲート電極1a。
チング法を用いて多結晶シリコン層12を所定の形状に
パターニングしてnMOS)ランジスタのゲート電極1
aとpMOs)ランジスタのゲート電極1bを形成する
。ゲート電極1a。
1bはパターニング工程において、プラズマエツチング
のエツチングガス種や試料電位などの諸条件を調整する
ことにより台形状の断面形状に形成される。
のエツチングガス種や試料電位などの諸条件を調整する
ことにより台形状の断面形状に形成される。
第2C図を参照して、pウェル領域8aの表面上をレジ
ストパターン4aで被覆する。その後ゲート電極1bを
マスクとしてnウェル領域8b表面にボロンなどのn型
不純物イオン15をドーズ量lXl013/cm2程度
イオン注入する。この工程により低濃度のp−不純物領
域2b、2bが形成される。
ストパターン4aで被覆する。その後ゲート電極1bを
マスクとしてnウェル領域8b表面にボロンなどのn型
不純物イオン15をドーズ量lXl013/cm2程度
イオン注入する。この工程により低濃度のp−不純物領
域2b、2bが形成される。
第2D図を参照して、レジストパターン4aを除去した
後、今度はnウェル領域8bの表面上をレジストパター
ン4bで被覆する。その後、ゲート電極1aをマスクと
してリンあるいは砒素などのn型不純物イオン16をド
ーズ量lXl0’ ”/Cm2程度でイオン注入する。
後、今度はnウェル領域8bの表面上をレジストパター
ン4bで被覆する。その後、ゲート電極1aをマスクと
してリンあるいは砒素などのn型不純物イオン16をド
ーズ量lXl0’ ”/Cm2程度でイオン注入する。
このイオン注入によりpウェル領域8a表面に低濃度の
n−不純物領域2as2aが形成される。なお、このイ
オン注入はシリコン基板6の主表面に対して斜め方向か
らn型不純物イオン16をイオン注入しても構わない。
n−不純物領域2as2aが形成される。なお、このイ
オン注入はシリコン基板6の主表面に対して斜め方向か
らn型不純物イオン16をイオン注入しても構わない。
斜めイオン注入を行なった場合には低濃度のn−不純物
領域2aの一部はゲート電極1aの直下に潜り込ませる
ことができる。
領域2aの一部はゲート電極1aの直下に潜り込ませる
ことができる。
第2E図を参照して、シリコン基板6の全表面に減圧C
VD法を用いてシリコン酸化1111”)を堆積する。
VD法を用いてシリコン酸化1111”)を堆積する。
シリコン酸化H13の膜厚はほぼ0. 25μm程度で
あり、これは後工程で形成されるpMOSトランジスタ
のサイドウオールスペーサ3bの膜厚に等しくなるよう
に選ばれている。
あり、これは後工程で形成されるpMOSトランジスタ
のサイドウオールスペーサ3bの膜厚に等しくなるよう
に選ばれている。
第2F図を参照して、反応性イオンエツチングを用いて
シリコン酸化膜13を選択的にエツチング除去する。こ
のエツチングによりゲート電極1a、lbの側壁にシリ
コン酸化膜からなるサイドウオールスペーサ3a、3b
が形成される。この段階ではnMOS)ランジスタ20
とpMOsトランジスタ30のサイドウオールスペーサ
3 a %3bの膜厚は等しい。
シリコン酸化膜13を選択的にエツチング除去する。こ
のエツチングによりゲート電極1a、lbの側壁にシリ
コン酸化膜からなるサイドウオールスペーサ3a、3b
が形成される。この段階ではnMOS)ランジスタ20
とpMOsトランジスタ30のサイドウオールスペーサ
3 a %3bの膜厚は等しい。
第2G図を参照し、nウェル領域8bの表面上をレジス
トパターン4Cを被覆した後、プラズマエツチングを用
いてnMOS)ランジスタのサイドウオールスペーサ3
aを部分的にエツチング除去する。そして、サイドウオ
ールスペーサ3aの膜厚を所定の大きさに設定する。な
お、このエツチング工程においてはフィールド酸化膜7
表面およびpウェル領域8aの表面がわずかにオーバエ
ツチングされる。
トパターン4Cを被覆した後、プラズマエツチングを用
いてnMOS)ランジスタのサイドウオールスペーサ3
aを部分的にエツチング除去する。そして、サイドウオ
ールスペーサ3aの膜厚を所定の大きさに設定する。な
お、このエツチング工程においてはフィールド酸化膜7
表面およびpウェル領域8aの表面がわずかにオーバエ
ツチングされる。
第2H図を参照して、ゲート電極1 a %サイドウオ
ールスペーサ3 a s 3 aをマスクとして砒素イ
オン17をドーズ量lXl0”/cm2程度イオン注入
する。これにより高濃度のn+不純物領域5as5aが
形成される。この後注入されたイオンの活性化のための
熱処理が行なわれる。
ールスペーサ3 a s 3 aをマスクとして砒素イ
オン17をドーズ量lXl0”/cm2程度イオン注入
する。これにより高濃度のn+不純物領域5as5aが
形成される。この後注入されたイオンの活性化のための
熱処理が行なわれる。
第21図を参照して、レジストパターン4Cを除去した
後、pウェル領域8aの表面上をレジストパターン4d
で覆う。nウェル領域8bの表面にシリコンあるいはゲ
ルマニウムなどのイオンをイオン注入し、nウェル領域
8bの表面をアモルファス化する。
後、pウェル領域8aの表面上をレジストパターン4d
で覆う。nウェル領域8bの表面にシリコンあるいはゲ
ルマニウムなどのイオンをイオン注入し、nウェル領域
8bの表面をアモルファス化する。
第2J図を参照して、ゲート電極1b、サイドウオール
スペーサ3b、3bをマスクとしてボロン(B)、(B
F2)などのp型不純物イオン18をドーズ量lX15
”/cm2程度でイオン注入する。これにより高濃度の
p+不純物領域5b、5bが形成される。さらに、注入
された不純物イオンの活性化のために熱処理が温度90
0℃程度でほぼ30分間にわたって行なわれる。この熱
処理により高濃度のp+不純物領域5b、5bがゲート
電極1bの直下領域方向にあるいはシリコン基板6の深
さ方向に拡散する。なお、p型不純物イオン18のイオ
ン注入においては、予め前工程でnウェル領域8b表面
がアモルファス化されていることにより、p型不純物イ
オン18のチャネリングが防止される。したがって、高
濃度のp十不純物領域5bの必要以上の拡散が抑制され
る。
スペーサ3b、3bをマスクとしてボロン(B)、(B
F2)などのp型不純物イオン18をドーズ量lX15
”/cm2程度でイオン注入する。これにより高濃度の
p+不純物領域5b、5bが形成される。さらに、注入
された不純物イオンの活性化のために熱処理が温度90
0℃程度でほぼ30分間にわたって行なわれる。この熱
処理により高濃度のp+不純物領域5b、5bがゲート
電極1bの直下領域方向にあるいはシリコン基板6の深
さ方向に拡散する。なお、p型不純物イオン18のイオ
ン注入においては、予め前工程でnウェル領域8b表面
がアモルファス化されていることにより、p型不純物イ
オン18のチャネリングが防止される。したがって、高
濃度のp十不純物領域5bの必要以上の拡散が抑制され
る。
その後、レジストパターン4dを除去し、全面に層間絶
縁層10を堆積させ、コンタクトホールを開口した後、
配線層11を形成して第1図に示すCMOS半導体装置
が完成する。
縁層10を堆積させ、コンタクトホールを開口した後、
配線層11を形成して第1図に示すCMOS半導体装置
が完成する。
次に、この発明の第2の実施例によるCMOS半導体装
置の断面構造を第3図に示す。第2の実施例は、第1の
実施例に対してゲート電極1as1bの断面形状が矩形
断面に形成されている。なお、ゲート電極1 a s
1 bの側壁に形成されるサイドウオールスペーサ3
a s 3 bはpMOSトランジスタのサイドウオー
ルスペーサ3bの膜厚が大きく、nMOS)ランジスタ
のサイドウオールスペーサ3aの膜厚が小さく形成され
ている点で共通する。そして、このサイドウオールスペ
ーサ3a% 3bの膜厚および熱処理によって規定され
るLDD構造の低濃度不純物領域2a、2bの拡散幅は
、第1の実施例と同様に最適な値に制御される。
置の断面構造を第3図に示す。第2の実施例は、第1の
実施例に対してゲート電極1as1bの断面形状が矩形
断面に形成されている。なお、ゲート電極1 a s
1 bの側壁に形成されるサイドウオールスペーサ3
a s 3 bはpMOSトランジスタのサイドウオー
ルスペーサ3bの膜厚が大きく、nMOS)ランジスタ
のサイドウオールスペーサ3aの膜厚が小さく形成され
ている点で共通する。そして、このサイドウオールスペ
ーサ3a% 3bの膜厚および熱処理によって規定され
るLDD構造の低濃度不純物領域2a、2bの拡散幅は
、第1の実施例と同様に最適な値に制御される。
第4A図ないし第4J図は、第1の実施例の第2A図な
いし第2J図に対応したCMOS半導体装置の製造工程
図である。以下では第4八図ないし第4J図を参照して
第3図に示すCMOS半導体装置の製造工程について説
明する。なお、第1の実施例における製造工程と同じ工
程は、その説明の重複を避けるために省略する。
いし第2J図に対応したCMOS半導体装置の製造工程
図である。以下では第4八図ないし第4J図を参照して
第3図に示すCMOS半導体装置の製造工程について説
明する。なお、第1の実施例における製造工程と同じ工
程は、その説明の重複を避けるために省略する。
第4B図を参照して、ゲート絶縁膜9表面上に形成され
た多結晶シリコン層12はプラズマエツチングなどの異
方性エツチングを用いて矩形断面形状にバターニングさ
れる。これにより、はぼ垂直な側壁を有するゲート電極
1a、lbが形成される。
た多結晶シリコン層12はプラズマエツチングなどの異
方性エツチングを用いて矩形断面形状にバターニングさ
れる。これにより、はぼ垂直な側壁を有するゲート電極
1a、lbが形成される。
次に、第4F図を参照して、シリコン基板6表面上に堆
積されたシリコン酸化膜13は反応性イオンエツチング
などの異方性エツチングを用いて選択的に除去される。
積されたシリコン酸化膜13は反応性イオンエツチング
などの異方性エツチングを用いて選択的に除去される。
これにより、矩形断面形状のゲート電極1a、lbの側
壁に同一膜厚のサイドウオールスペーサ3as3bが形
成される。
壁に同一膜厚のサイドウオールスペーサ3as3bが形
成される。
さらに、第4G図を参照して、nウェル領域8bの表面
上をレジストパターン4bで被覆する。
上をレジストパターン4bで被覆する。
そして、たとえばプラズマエツチングを用い、そのエツ
チング条件を設定することによりn M OSトランジ
スタのゲート電極1aの側壁に形成されたサイドウオー
ルスペーサ3aを等方向にエツチング除去し、その膜厚
を所定の大きさにまで減じる。
チング条件を設定することによりn M OSトランジ
スタのゲート電極1aの側壁に形成されたサイドウオー
ルスペーサ3aを等方向にエツチング除去し、その膜厚
を所定の大きさにまで減じる。
なお、上記に説明した以外の工程は第1の実施例とほぼ
同様であるので省略する。
同様であるので省略する。
このように、第2の実施例では、第4G図に示すサイド
ウオールスペーサ3aの2度目のエツチングに等方性エ
ツチングを使用することにより、ほぼ垂直側壁を有する
ゲート電極1aの側面に形成されたサイドウオールスペ
ーサ3aのゲート電極1a側壁上の膜厚を減少すること
が可能となる。
ウオールスペーサ3aの2度目のエツチングに等方性エ
ツチングを使用することにより、ほぼ垂直側壁を有する
ゲート電極1aの側面に形成されたサイドウオールスペ
ーサ3aのゲート電極1a側壁上の膜厚を減少すること
が可能となる。
このように、本発明によるCMOS半導体装置では、p
MOSトランジスタにおいて膜厚の厚いサイドウオール
スペーサ3bを形成し、このサイドウオールスペーサ3
bを用いてLDD構造の不純物領域の拡散幅を規定して
いる。したがって、ボロンなどの不純物の過度な熱拡散
によりpMOSトランジスタのソース・ドレイン間にバ
ンチスルー現象か生じたりするのを防止することができ
る。また、nMOs)ランジスタにおいてはpMOSト
ランジスタのサイドウオールスペーサ3bと異なる所定
の膜厚のサイドウオールスペーサ3aを形成し、このサ
イドウオールスペーサ3aを用いてLDD構造の低濃度
不純物領域2aの拡散幅を規定している。したがって、
nMOSトランジスタでの微細化構造に伴って生じるホ
ットエレクトロン効果を抑制し、トランジスタの寿命を
増大させ、あるいはドレイン耐圧を向上することができ
る。第5図は、nMOSトランジスタのサイドウオール
スペーサ3aの膜厚とドレイン電流と寿命との関係を示
した相関図である。図中して示される値はゲート長を示
す。第5図から判明するように、サイドウオールスペー
サの膜厚が0. 15μmの場合が0.25μmの場合
に比べてドレイン電流も大きく、また寿命も長いことが
わかる。
MOSトランジスタにおいて膜厚の厚いサイドウオール
スペーサ3bを形成し、このサイドウオールスペーサ3
bを用いてLDD構造の不純物領域の拡散幅を規定して
いる。したがって、ボロンなどの不純物の過度な熱拡散
によりpMOSトランジスタのソース・ドレイン間にバ
ンチスルー現象か生じたりするのを防止することができ
る。また、nMOs)ランジスタにおいてはpMOSト
ランジスタのサイドウオールスペーサ3bと異なる所定
の膜厚のサイドウオールスペーサ3aを形成し、このサ
イドウオールスペーサ3aを用いてLDD構造の低濃度
不純物領域2aの拡散幅を規定している。したがって、
nMOSトランジスタでの微細化構造に伴って生じるホ
ットエレクトロン効果を抑制し、トランジスタの寿命を
増大させ、あるいはドレイン耐圧を向上することができ
る。第5図は、nMOSトランジスタのサイドウオール
スペーサ3aの膜厚とドレイン電流と寿命との関係を示
した相関図である。図中して示される値はゲート長を示
す。第5図から判明するように、サイドウオールスペー
サの膜厚が0. 15μmの場合が0.25μmの場合
に比べてドレイン電流も大きく、また寿命も長いことが
わかる。
なお、上記の実施例においてはCMOS半導体装置につ
いて説明したが、これに限定されるものではなく、同一
半導体基板上にpMOs)ランジスタとnMOs)ラン
ジスタとが形成される構造を有する半導体装置において
同様に適用することが可能である。
いて説明したが、これに限定されるものではなく、同一
半導体基板上にpMOs)ランジスタとnMOs)ラン
ジスタとが形成される構造を有する半導体装置において
同様に適用することが可能である。
[発明の効果]
以上のように、この発明による半導体装置は、同一半導
体基板上に形成される9MOS)ランジスタとnMOS
トランジスタのLDD構造を互いに異なる最適な膜厚の
サイドウオールスペーサを用いて形成したことにより、
pMOSトランジスタに要求される高バンチスルー耐性
とnMOSトランジスタに要求される高ホットエレクト
ロン耐性および高ドレイン耐圧をともに兼ね備えた半導
体装置を実現することができる。
体基板上に形成される9MOS)ランジスタとnMOS
トランジスタのLDD構造を互いに異なる最適な膜厚の
サイドウオールスペーサを用いて形成したことにより、
pMOSトランジスタに要求される高バンチスルー耐性
とnMOSトランジスタに要求される高ホットエレクト
ロン耐性および高ドレイン耐圧をともに兼ね備えた半導
体装置を実現することができる。
第1図は、この発明の第1の実施例によるCMOS半導
体装置の断面構造図である。第2A図、第2B図、第2
C図、第2D図、第2E図、IJ2F図、第2G図、第
2H図、第2■図、および第23図は、第1図に示すC
MOS半導体装置の製造工程断面図である。第3図は、
この発明の第2の実施例によるCMOS半導体装置の断
面構造図である。第4A図、第4B図、第4C図、第4
D図、第4E図、第4F図、第4G図、第4H図、第4
1図および第4J図は、第3図に示すCMOS半導体装
置の製造工程断面図である。第5図は、この発明により
製造されたCMOS半導体装置のnMOs)ランジスタ
のドレイン電流と寿命との相関関係図である。 第6図は、従来のCMOS半導体装置の断面構造図であ
る。第7A図、第7B図、第7C図、第7D図、第7E
図、第7F図、第7G図および第7H図は、第6図に示
すCMOS半導体装置の製造工程断面図である。 1 as 1 bはゲート電極、2aはnMOs)ラン
ジスタのn−不純物領域、2bは9MOS)ランジスタ
のp−不純物領域、3a、3bはサイドウオールスペー
サ、4 a % 4 b s 4 c s 4 dはレ
ジストパターン、5aはnMOs)ランジスタのn+不
純物領域、5bは9MOS)ランジスタのp+不純物領
域、6はシリコン基板、8aはpウェル領域、8bはn
ウェル領域、9はゲート絶縁膜、20はnMOSトラン
ジスタ、30はpM。 Sトランジスタを示す。 なお、図中同一符号は同一または相当部分を示す。
体装置の断面構造図である。第2A図、第2B図、第2
C図、第2D図、第2E図、IJ2F図、第2G図、第
2H図、第2■図、および第23図は、第1図に示すC
MOS半導体装置の製造工程断面図である。第3図は、
この発明の第2の実施例によるCMOS半導体装置の断
面構造図である。第4A図、第4B図、第4C図、第4
D図、第4E図、第4F図、第4G図、第4H図、第4
1図および第4J図は、第3図に示すCMOS半導体装
置の製造工程断面図である。第5図は、この発明により
製造されたCMOS半導体装置のnMOs)ランジスタ
のドレイン電流と寿命との相関関係図である。 第6図は、従来のCMOS半導体装置の断面構造図であ
る。第7A図、第7B図、第7C図、第7D図、第7E
図、第7F図、第7G図および第7H図は、第6図に示
すCMOS半導体装置の製造工程断面図である。 1 as 1 bはゲート電極、2aはnMOs)ラン
ジスタのn−不純物領域、2bは9MOS)ランジスタ
のp−不純物領域、3a、3bはサイドウオールスペー
サ、4 a % 4 b s 4 c s 4 dはレ
ジストパターン、5aはnMOs)ランジスタのn+不
純物領域、5bは9MOS)ランジスタのp+不純物領
域、6はシリコン基板、8aはpウェル領域、8bはn
ウェル領域、9はゲート絶縁膜、20はnMOSトラン
ジスタ、30はpM。 Sトランジスタを示す。 なお、図中同一符号は同一または相当部分を示す。
Claims (2)
- (1)同一半導体基板の主表面に形成されたnチャネル
MOS型電界効果トランジスタとpチャネルMOS型電
界効果トランジスタとを有する半導体装置であって、 前記nチャネルMOS型電界効果トランジスタは、 前記半導体基板の主表面上に絶縁膜を介して形成された
ゲート電極と、 前記ゲート電極の側壁に形成されたサイドウォールスペ
ーサと、 前記半導体基板の主表面中に形成された前記ゲート電極
に自己整合的に形成された相対的に低濃度の領域と前記
サイドウォールスペーサに自己整合的に形成された相対
的に高濃度の領域とからなる1対のn型不純物領域とを
備え、 前記pチャネルMOS型電界効果トランジスタは、 前記半導体基板の主表面上に絶縁膜を介して形成された
ゲート電極と、 前記ゲート電極の側壁に形成されたサイドウォールスペ
ーサと、 前記半導体基板の主表面中に形成された前記ゲート電極
に自己接合的に形成された相対的に低濃度の領域と前記
サイドウォールスペーサに自己整合的に形成された相対
的に高濃度の領域とからなる1対のp型不純物領域とを
備え、 前記nチャネルMOS型電界効果トランジスタの前記サ
イドウォールスペーサと前記pチャネルMOS型電界効
果トランジスタの前記サイドウォールスペーサとは、各
々の前記ゲート電極の側壁上において異なる膜厚を有し
ている、半導体装置。 - (2)pチャネルMOS型電界効果トランジスタとnチ
ャネルMOS型電界効果トランジスタとを同一半導体基
板上に形成した半導体装置の製造方法であって、 半導体基板の主表面にp型のトランジスタ形成領域とn
型のトランジスタ形成領域とを形成する工程と、 前記p型のトランジスタ形成領域および前記n型のトラ
ンジスタ形成領域の表面上に絶縁層を形成し、さらにこ
の絶縁層上の全面に多結晶シリコン層を形成した後、前
記多結晶シリコン層を所定の形状にパターニングする工
程と、 前記p型のトランジスタ形成領域の表面上をレジストで
覆った後、前記パターニングされた多結晶シリコン層を
マスクとして前記n型のトランジスタ形成領域にp型不
純物をイオン注入し相対的に低濃度のp型不純物領域を
形成する工程と、前記n型のトランジスタ形成領域の表
面上をレジストで覆った後、前記パターニングされた多
結晶シリコン層をマスクとして前記p型のトランジスタ
形成領域にn型不純物をイオン注入し相対的に低濃度n
型不純物領域を形成する工程と、前記パターニングされ
た多結晶シリコン層が形成された前記半導体基板の全表
面上に絶縁層を形成し、エッチングすることにより前記
n型およびp型のトランジスタ形成領域上に位置する前
記多結晶シリコン層の側壁に絶縁層のサイドウォールス
ペーサを形成する工程と、 前記n型のトランジスタ形成領域の表面上をレジストで
覆った後、前記p型のトランジスタ形成領域の前記多結
晶シリコン層の側壁に形成された前記サイドウォールス
ペーサをエッチングし、前記サイドウォールスペーサの
前記多結晶シリコン層の側壁上での膜厚を減少させる工
程と、 前記n型のトランジスタ形成領域の表面上をレジストで
覆い、露出した前記p型のトランジスタ形成領域上の前
記多結晶シリコン層およびその側壁に形成されたサイド
ウォールスペーサをマスクとして前記p型のトランジス
タ形成領域にn型不純物をイオン注入し、相対的に高濃
度のn型不純物領域を形成する工程と、 前記p型のトランジスタ形成領域の表面上をレジストで
覆い、露出した前記n型のトランジスタ形成領域上の前
記多結晶シリコン層およびその側壁に形成された前記サ
イドウォールスペーサをマスクとして前記n型のトラン
ジスタ形成領域にn型不純物をイオン注入し、相対的に
高濃度のn型不純物領域を形成する工程とを備えた、半
導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004743A JPH03209762A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置およびその製造方法 |
US07/973,250 US5296401A (en) | 1990-01-11 | 1992-11-09 | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004743A JPH03209762A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03209762A true JPH03209762A (ja) | 1991-09-12 |
Family
ID=11592396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004743A Pending JPH03209762A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03209762A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874330A (en) * | 1996-06-10 | 1999-02-23 | Lg Semicon Co., Ltd | Method for fabricating semiconductor device |
KR100487503B1 (ko) * | 1997-12-06 | 2005-08-23 | 삼성전자주식회사 | 반도체장치및그의제조방법 |
JP2011066391A (ja) * | 2009-08-19 | 2011-03-31 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63226055A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
-
1990
- 1990-01-11 JP JP2004743A patent/JPH03209762A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63226055A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5874330A (en) * | 1996-06-10 | 1999-02-23 | Lg Semicon Co., Ltd | Method for fabricating semiconductor device |
KR100487503B1 (ko) * | 1997-12-06 | 2005-08-23 | 삼성전자주식회사 | 반도체장치및그의제조방법 |
JP2011066391A (ja) * | 2009-08-19 | 2011-03-31 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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