JPH03209762A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に同一基板上に形成
されたｐＭＯＳトランジスタとｎＭＯＳトランジスタの
いわゆるＬＤＤ構造の改善およびその改善されたＬＤＤ
構造の製造方法に関するものである。

［従来の技術］ 同一半導体基板上にｐチャネルＭＯＳ電界効果トランジ
スタ（以下、ｐＭＯＳトランジスタと称す）とｎチャネ
ルＭＯ５型電界効果トランジスタ（以下、ｎＭＯＳトラ
ンジスタと称す）とが形成された半導体装置として、た
とえばＣＭＯＳ半導体装置がある。第６図は、従来のＣ
ＭＯＳ半導体装置の断面構造図である。シリコン基板６
の表面には互いにその境界を接するｐウェル領域８ａと
ｎウェル領域８ｂとが形成されている。シリコン基板６
の主表面には所定の位置に膜厚の厚いフィールド酸化膜
７が形成されている。フィールド酸化膜７に囲まれたｐ
ウェル領域８８表面がｎ　Ｍ　ＯＳトランジスタ形成領
域を構成し、さらにフィールド酸化膜７に囲まれたｎウ
ェル領域８ｂ表面が９ＭＯＳ）ランジスタ形成領域を構
成する。

ｎＭＯＳ）ランジスタ２０はｐウェル領域８ａの表面上
に膜厚の小さいゲート絶縁膜９を介してゲート電極１ａ
を有している。ゲート電極１ａの側壁には絶縁膜からな
るサイドウオールスペーサ３８％　３ａが形成されてい
る。また、ｐウェル領域８８表面には相対的に低濃度の
ｎ−不純物領域２ａｓ２ａと相対的に高濃度のｎ＋不純
物領域５ａ、５ｇとからなる１対のソース・ドレイン領
域が形成されている。ソース・ドレイン領域のこのよう
な構造をいわゆるＬＤＤ構造と称す。ソース・ドレイン
領域のｎ中不純物領域５ａ、５ａの表面には各々ソース
・ドレイン配線層１１．１１．が接続されている。

また、ｐＭＯＳトランジスタ３０はｎウェル領域８ｂの
表面上に薄いゲート絶縁膜９を介してゲート電極１ｂが
形成されている。ゲート電極１ｂの側壁には絶縁膜から
なるサイドウオールスペーサ３ｂ、３ｂが形成されてい
る。さらに、ｎウェル領域８ｂの表面には相対的に低濃
度のｐ−不純物領域２ｂ、２ｂと、相対的に高濃度のｐ
＋不純物領域５ｂ、５ｂとからなるソース拳ドレイン領
域が形成されている。このソース・ドレイン領域はいわ
ゆるＬＤＤ構造を構成している。さらに、ソース・ドレ
イン領域のｐ＋不純物領域５ｂ１５ｂには各々ソースφ
ドレイン配線層１１．１１が接続されている。また、ト
ランジスタが形成されたシリコン基板６表面上は厚い層
間絶縁層１０で覆われている。

次に、上記のＣＭＯＳ半導体装置の製造方法について第
７八図ないし第７Ｈ図を用いて説明する。

まず、第７Ａ図を参照して、シリコン基板６表面にｐウ
ェル領域８ａおよびｎウェル領域８ｂを形成し、さらに
シリコン基板６表面の所定領域に膜厚の厚いフィールド
酸化膜７を形成する。さらに、ｐウェル領域８ａおよび
ｎウェル領域８ｂの表面上にゲート絶縁膜９を形成する
。ゲート絶縁膜９の表面上に多結晶シリコン層４２を堆
積する。

次に、第７Ｂ図を参照して、フォトリソグラフィ法およ
びエツチング法を用いて多結晶シリコン層１２を所定の
形状にバターニングし、ｎ　Ｍ　ＯＳトランジスタのゲ
ート電極１ａとｐＭＯＳＩ’ランジスタのゲート電極１
ｂとを形成する。

さらに、第７Ｃ図を参照して、ｐウェル領域８ａの表面
上をレジストパターン４ａで覆った後、ゲート電極１ｂ
をマスクとしてｎウェル領域８ｂにボロン（Ｂ）などの
ｐ型不純物イオン１５をイオン注入する。このイオン注
入によりｎウェル領域８ｂ表面に低濃度のｐ−不純物領
域２ｂ、２ｂが形成される。

さらに、第７Ｄ図に示すように、ｐウェル領域８ａ表面
上のレジストパターン４ａを除去した後、今度はｎウェ
ル領域８ｂの表面上を覆うようにレジストパターン４ｂ
を形成する。そして、ゲート電極１ａをマスクとしてｐ
ウェル領域８ａ表面にリン（Ｐ）や砒素（Ａｓ）などの
ｎ型不純物イオン１６をイオン注入し、低濃度のｎ−不
純物領域２　ａ　ｓ　２　ａを形成する。

さらに、第７Ｅ図に示すように、レジストパターン４ｂ
を除去した後、シリコン基板６上の全面に減圧ＣＶＤ法
を用いて酸化膜１３を堆積させる。

さらに、第７Ｆ図を参照して、酸化膜１３を異方性エツ
チングし、ゲート電極１ａおよび１ｂの側壁に同じ膜厚
を有するサイドウオールスペーサ３ａｓ３ｂを形成する
。

さらに、第７Ｇ図を参照して、再度ｎウェル領域８ｂの
表面上を覆うレジストパターン４ｃを形成した後、ゲー
ト電極１ａおよびサイドウオールスペーサ３ａをマスク
として砒素等のｎ型不純物イオン１７をイオン注入する
。その後、注入イオンの活性化のために熱処理を施す。

これによりｐウェル領域８ａ表面に高濃度のｎ＋不純物
領域５ａ　ｓ　５　ａが形成される。そして、ｎＭＯＳ
）ランジスタのソース・ドレイン領域のＬＤＩ）構造が
完成する。

さらに、第７Ｈ図を参照して、レジストパターン４Ｃを
除去した後、ｐウェル領域８ａの表面を覆う新たなレジ
ストパターン４ｄを形成する。ゲート電極１ｂおよびサ
イドウオールスペーサ３ｂをマスクとしてｐ型不純物イ
オン１８をｎウェル領域８ｂ表面にイオン注入する。さ
らに、熱処理を施してｎウェル領域８ｂに注入されたイ
オンを活性化する。これによりｎ＋不純物領域５ｂ１５
ｂが形成される。そして、以上の工程によりｐＭＯＳト
ランジスタのソース・ドレイン領域のＬＤＤ構造が完成
する。

この後、レジストパターン４ｄを除去した後、シリコン
基板６表面上に層間絶縁膜１０を形成し、所定の位置に
コンタクトホールを開口する。そして、コンタクトホー
ルを介して配線層１１が所定の位置に形成され、ＣＭＯ
Ｓ半導体装置の製造工程が完了する（図示せず）。

［発明が解決しようとする課題］ 上記のようなＬＤＤ構造を有するｃｏｏｓ半導体装置の
技術的背景として、素子構造の微細加工技術の進展があ
る。素子構造の微細化傾向はＭＯＳトランジスタにおい
て、比例縮小則に沿ったゲート長の短小化、浅い接合領
域の形成などの面に現われてきている。そして、ＭＯＳ
）ランジスタのゲート長の短小化、すなわち短チヤネル
化を意味し、この短チヤネル化によって生じる種々の弊
害がいわゆる短チヤネル効果として顕在化するに至った
。すなわち、短チャネルのＭＯＳ）ランジスタではドレ
イン近傍で生じる高電界によりホットキャリアが発生し
、その一部がゲート絶縁膜中のトラップなどに捕獲され
、新たな準位を形成したりする。その結果、ＭＯＳトラ
ンジスタのしきい値電圧のシフトや相互コンダクタンス
の低下といった特性劣化を引き起こした。また、ドレイ
ン近傍での高電界の発生はアバランシェブレイクダウン
によるドレイン耐圧の劣化も引き起こした。

ＭＯＳ）ランジスタのＬＤＤ構造はこのような弊害を解
消するために考案されたもので、特にドレイン近傍での
不純物領域の濃度分布を緩やかに形成することにより高
電界の発生を緩和し、高アバランシェ耐圧化と高ホット
キャリア信頼性化とを行なわせるものである。

再び第６図を参照して、しかしながら上記のような製造
工程を経て製造されるＣＭＯＳ半導体装置においては、
ｐＭＯＳトランジスタ３０とｎＭＯＳトランジスタ２０
は、ＬＤＤ構造の低濃度不純物領域２　ａ　ｓ　２　ｂ
が異なった形状で形成される。

すなわち、ｐＭＯｓ）ランジスタ３０ではｎＭＯＳトラ
ンジスタ２０に比べて低濃度のｐ−不純物領域２ｂの拡
散幅が非常に小さい。そして、高濃度のｐ十不純物領域
５ｂ、５ｂ間のチャネル長ＬＰがｎＭＯＳ）ランジスタ
２０のチャネル長ＬＨに比べて短くなっている。これは
、ｐＭＯＳトランジスタ３０のソース・ドレイン領域を
構成する不純物のボロン（Ｂ）がｎＭＯＳトランジスタ
２０のソース・ドレイン領域を構成するリンや砒素に比
べて拡散係数が大きいことに起因している。

このことは上記の第７Ｇ図および第７Ｈ図に示された工
程を比較することにより判明する。すなわち、ｎＭＯｓ
）ランジスタ２０ではサイドウオールスペーサ３ａに自
己整合的に形成された高濃度のｎ＋不純物領域５　ａ　
ｓ　５　ａは、活性化のための熱処理によりサイドウオ
ールスペーサ３ａの下部にわずかに拡散する。これに対
し、ｐＭＯＳトランジスタではサイドウオールスペーサ
３ｂに自己整合的に形成された高濃度のｐ＋不純物領域
５ｂ。

５ｂは活性化のための熱処理によりサイドウオールスペ
ーサ３ｂの下部に大幅に拡散する。これによって、低濃
度のｐ−不純物領域２ｂ、２ｂの領域を、拡散した高濃
度のｐ＋不純物領域５ｂ１５ｂが覆い、低濃度のｐ−不
純物領域２ｂの拡散幅が減少するためである。そして、
拡散係数の大きい不純物の拡散によって狭められた一対
の高濃度のｐ十不純物領域５ｂ、５ｂでは、微細化によ
るゲート長の短小化と相俟ってバンチスルー現象が生じ
やすくなる。

このように、拡散係数の異なる不純物から構成されるｐ
ＭＯｓ）ランジスタとｎＭＯＳ）ランジスタのＬＤＤ構
造は同じ膜厚を有する廿イドウオールスペーサ３　ａ　
ｓ　３　ｂを用いて製造されている。

したがって、サイドウオールスペーサ３　ａ　ｓ　３　
ｂの膜厚を、たとえばｎＭＯＳ）ランジスタのＬＤＤ構
造に適するように選定すれば、ｐＭＯＳトランジスタに
おいては高濃度ｐ＋不純物領域５ｂ。

５ｂ間のパンチスルー耐性が劣化しやすい。また、サイ
ドウオールスペーサの膜厚を９ＭＯＳ）ランジスタのＬ
ＤＤ構造に適するように厚く形成すれば、ｎＭＯＳトラ
ンジスタ２０においてはソース・ドレイン間のドレイン
電流の低下を招く。これは、サイドウオールスペーサ３
ａの膜厚が厚くなるにつれ低濃度のｎ”不純物領域２　
ａ　ｓ　２　ａの拡散幅が広くなる。そして、この低濃
度のｎ−不純物拡散層２ａがソース・ドレイン間の寄生
抵抗として作用することによりドレイン電流の低下を招
くからである。このように、従来のＣＭＯＳ半導体装置
においては、ＬＤＤ構造の低濃度不純物領域を規定する
サイドウオールスペーサ３ａ、３ｂがｐＭＯＳトランジ
スタとｎＭＯＳ）ランジスタにおいて同一の膜厚形状で
形成されていたのでｐＭＯＳトランジスタ３０とｎＭＯ
５）ランジスタ２０との両者の要求を満足し得るＬＤＤ
構造を構成することはできなかった。なお、従来ではｎ
ＭＯＳトランジスタ２０の駆動電流の低下を多少犠牲に
してｐＭＯＳ）ランジスタ３０のバンチスルー現象を防
止し動作の信頼性を重点としてサイドウオールスペーサ
３ａ、３ｂの膜厚が設定されていた。

したがって、この発明は上記のような問題点を解消する
ためになされたもので、同一半導体基板上に形成された
ｎＭＯｓトランジスタにおけるホットエレクトロン効果
の抑制およびドレイン耐圧の向上とｐＭＯＳトランジス
タにおけるバンチスルー耐性の向上とを同時に実現し得
る最適なＬＤＤ構造を有する半導体装置およびその製造
方法を提供することを目的とする。

［課題を解決するための手段］ この発明は、同一半導体基板の主表面に形成されたｎチ
ャネルＭＯＳ型電界効果トランジスタとｎチャネルＭＯ
Ｓ型電界効果トランジスタとを有する半導体装置であっ
て、ｎチャネルＭＯＳ型電界効果トランジスタは、半導
体基板の主表面上に絶縁膜を介して形成されたゲート電
極と、ゲート電極の側壁に形成されたサイドウオールス
ペーサと、半導体基板の主表面中に形成されたゲート電
極に自己整合的に形成された相対的に低濃度の領域とサ
イドウオールスペーサに自己整合的に形成された相対的
に高濃度の領域とからなる１対のｎ型不純物領域とを備
えている。また、ｎチャネルＭＯＳ型電界効果トランジ
スタは、半導体基板の主表面上に絶縁膜を介して形成さ
れたゲート電極と、ゲート電極の側壁に形成されたサイ
ドウオールスペーサと、半導体基板の主表面中に形成さ
れたゲート電極に自己整合的に形成された相対的に低濃
度の領域とサイドウオールスペーサに自己整合的に形成
された相対的に高濃度の領域とからなる１対のｎ型不純
物領域とを備えている。そして、ｎチャネルＭＯＳ型電
界効果トランジスタのサイドウオールスペーサと、ｎチ
ャネルＭＯＳ型電界効果トランジスタのサイドウオール
スペーサとは、各々のゲート電極の側壁上において異な
る膜厚を有していることを特徴としている。

また、この発明によるｎチャネルＭＯＳ型電界効果トラ
ンジスタとｎチャネルＭＯＳ型電界効果トランジスタと
を同一半導体基板上に形成した半導体装置の製造方法は
以下の工程を備える。

半導体基板の主表面にｐ型のトランジスタ形成領域とｎ
型のトランジスタ形成領域とを形成する。

ｐ型のトランジスタ形成領域およびｎ型のトランジスタ
形成領域の表面上に絶縁層を形成し、さらにこの絶縁層
上の全面に多結晶シリコン層を形成した後、多結晶シリ
コン層を所定の形状にバターニングする。ｐ型のトラン
ジスタ形成領域の表面上をレジストで覆った後、バター
ニングされた多結晶シリコン層をマスクとしてｎ型のト
ランジスタ形成領域にｐ型不純物をイオン注入し相対的
に低濃度のｎ型不純物領域を形成する。ｎ型のトランジ
スタ形成領域の表面上をレジストで覆った後、バターニ
ングされた多結晶シリコン層をマスクとしてｐ型のトラ
ンジスタ形成領域にｎ型不純物をイオン注入し、相対的
に低濃度のｎ型不純物領域を形成する。バターニングさ
れた多結晶シリコン層が形成された半導体基板の全表面
上に絶縁層を形成し、エツチングすることによりｎ型お
よびｐ型のトランジスタ形成領域上に位置する多結晶シ
リコン層の側壁に絶縁層のサイドウオールスペーサを形
成する。ｎ型のトランジスタ形成領域の表面上をレジス
トで覆った後、ｐ型トランジスタ形成領域の多結晶シリ
コン層の側壁に形成されたサイドウオールスペーサをエ
ツチングし、サイドウオールスペーサの多結晶シリコン
層側壁上の膜厚を減少させる。ｎ型のトランジスタ形成
領域の表面上をレジストで覆い、露出したｐ型トランジ
スタ形成領域上の多結晶シリコン層およびその側壁に形
成されたサイドウオールスペーサをマスクとしてｐ型の
トランジスタ形成領域にｎ型不純物をイオン注入し、相
対的に高濃度のｎ型不純物領域を形成する。ｐ型トラン
ジスタ形成領域の表面上をレジストで覆い、露出したｎ
型のトランジスタ形成領域上の多結晶シリコン層および
その側壁に形成されたサイドウオールスペーサをマスク
としてｎ型のトランジスタ形成領域にｎ型不純物をイオ
ン注入し、相対的に高濃度のｎ型不純物領域を形成する
。

［作用］ この発明における半導体装置は、ｎチャネルＭＯＳ型電
界効果トランジスタとｎチャネルＭＯＳ型電界効果トラ
ンジスタのゲート電極の側壁に同一エツチング処理によ
りサイドウオールスペーサを形成した後、一方のＭＯＳ
型電界効果トランジスタ形成領域を被覆した後、露出し
た他方のＭＯＳ型電界効果トランジスタのサイドウオー
ルスペーサをエツチングし、その膜厚を減少させている
。

そしてｎチャネルＭＯＳ型電界効果トランジスタとｎチ
ャネルＭＯＳ型電界効果トランジスタのＬＤＤ構造はこ
の互いに異なる膜厚を有するサイドウオールスペーサを
利用して自己整合的に形成される。したがって、各々の
トランジスタに要求される条件に応じてＬＤＤ構造の低
濃度不純物領域の拡散幅を最適な値に制御することが可
能となる。

好ましい例では、ｎチャネルＭＯＳ型電界効果トランジ
スタのサイドウオールスペーサはｎチャネルＭＯＳ型電
界効果トランジスタのサイドウオールスペーサよりその
膜厚が大きく形成される。

［実施例コ 以下、この発明の実施例について図を用いて詳細に説明
する。

第１図は、この発明の第１の実施例によるＣＭＯＳ半導
体装置の断面構造図である。シリコン基板６の主表面に
は互いに隣接するｐウェル領域８ａとｎウェル領域８ｂ
が形成されている。シリコン基板６の主表面上の所定領
域には膜厚の厚いフィールド酸化膜７が形成されている
。ｐウェル領域８ａの表面には０ＭＯＳ）ランジスタ２
０が形成されており、またｎウェル領域８ｂの表面には
ｐＭＯ５）ランジスタ３０が形成されている。

ｎＭＯＳ）ランジスタ２０はｐウェル領域８ａの表面上
にゲート絶縁膜９を介して形成されたゲート電極１ａを
備えている。ゲート電極１ａの断面形状は台形状に形成
されている。この台形状のゲート電極１ａの側壁上には
絶縁層からなるサイドウオールスペーサ３８％　３ａが
形成されている。

ｐウェル領域８ａ主表面中には相対的に高濃度のｎ＋不
純物領域５ａと相対的に低濃度のｎ−不純物領域２ａと
からなる１対のソース会ドレイン領域が形成されている
。このソース・ドレイン領域はいわゆるＬＤＤ構造を構
成している。低濃度のｎ−不純物領域２ａはゲート電極
１ａをマスクとして自己整合的に形成されており、また
高濃度のｎ＋不純物領域５ａはサイドウオールスペーサ
３ａをマスクとして自己整合的に形成されている。

したがって、低濃度のｎ−不純物領域２ａの拡散幅はサ
イドウオールスペーサ３ａの膜厚ｔ。と活性化のための
熱処理条件によって規定される。

ｐＭＯＳ）ランジスタ３０はｎウェル領域８ｂの表面上
にゲート絶縁膜９を介して形成されたゲート電極１ｂを
備える。ゲート電極１ｂは台形状の断面形状を有してい
る。ゲート電極１ｂの側壁には絶縁層からなるサイドウ
オールスペーサ３ｂ。

３ｂが形成されている。ｎウェル領域８ｂの主表面中に
は相対的に高濃度のｐ＋不純物領域５ｂと相対的に低濃
度のｐ〜不純物領域２ｂとからなる１対のソース・ドレ
イン領域が形成されている。

このソース・ドレイン領域はいわゆるＬＤＤ構造を構成
している。低濃度のｐ−不純物領域２ｂはゲート電極１
ｂをマスクとして自己整合的に形成されている。高濃度
のｐ＋不純物領域５ｂはサイドウオールスペーサ３ｂを
マスクとして自己整合的に形成されている。したがって
、低濃度のｐ−不純物領域２ｂの拡散幅はサイドウオー
ルスペーサ３ｂの膜厚ｔｒと、活性化のための熱処理条
件によって規定される。

９ＭＯＳ）ランジスタ３０のソースＱドレイン領域を構
成するｐ型不純物のボロン（Ｂ）はｎＭＯＳトランジス
タ２０のソース・ドレイン領域を構成するｎ型の不純物
、たとえば砒素（Ａｓ）あるいはリン（Ｐ）に比べて加
熱に対する拡散速度が大きい。したがって、ｐＭＯＳト
ランジスタ３０のサイドウオールスペーサ３ｂの膜厚ｔ
Ｐを０ＭＯＳ）ランジスタ２０のサイドウオールスベ−
サの膜厚１ｎより大きく設定する。これにより、その後
の不純物領域の活性化のための熱処理によってｐＭＯｓ
）ランジスタ３０の高濃度のｐ十不純物領域５ｂが熱拡
散によって低濃度のｐ−不純物領域２ｂの拡散幅を狭め
、あるいは高濃度のｐ１不純物領域５ｂ、５ｂ間の距離
が必要以上に狭められ、バンチスルー現象が生じやすく
なるのを防止することができる。また、ｎＭＯＳ）ラン
ジスタ２０のサイドウオールスペーサ３ａの膜厚ｔ。は
ホットキャリア効果の抑制と低濃度のｎ−不純物領域２
ａの寄生抵抗の増加によるトランジスタの駆動能力の低
下との兼ね合いによってその値が定められる。好ましく
はｐＭＯｓ）ランジスタ３０のサイドウオールスペーサ
の膜厚ｔｐは０゜２５　ｕ　ｒｎ　〜０　、　３　ａ　
ｍであり、ｎＭＯＳ）ランジスタ２０のサイドウオール
スペーサの膜厚ｔ。は０．１μｍ〜０．１５μｍである
。

次に、第１図に示すＣＭＯＳ半導体装置の製造工程につ
いて第２八図ないし第２１図を用いて説明する。

まず、第２Ａ図を参照して、シリコン基板６の主表面に
互いに隣接するｐウェル領域８ａとｎウェル領域８ｂと
を形成する。さらに、シリコン基板６の主表面上の所定
領域にＬＯＣＯＳ法などによる膜厚の厚いフィールド酸
化膜７を形成する。

次に熱酸化法などを用いてｐウェル領域８ａおよびｎウ
ェル領域８ｂの表面に薄いゲート絶縁膜９を形成する。

シリコン基板６全面にＣＶＤ法を用いて多結晶シリコン
層１２を形成する。

第２Ｂ図を参照して、フすトリソグラフィ法およびエツ
チング法を用いて多結晶シリコン層１２を所定の形状に
パターニングしてｎＭＯＳ）ランジスタのゲート電極１
ａとｐＭＯｓ）ランジスタのゲート電極１ｂを形成する
。ゲート電極１ａ。

１ｂはパターニング工程において、プラズマエツチング
のエツチングガス種や試料電位などの諸条件を調整する
ことにより台形状の断面形状に形成される。

第２Ｃ図を参照して、ｐウェル領域８ａの表面上をレジ
ストパターン４ａで被覆する。その後ゲート電極１ｂを
マスクとしてｎウェル領域８ｂ表面にボロンなどのｎ型
不純物イオン１５をドーズ量ｌＸｌ０１３／ｃｍ２程度
イオン注入する。この工程により低濃度のｐ−不純物領
域２ｂ、２ｂが形成される。

第２Ｄ図を参照して、レジストパターン４ａを除去した
後、今度はｎウェル領域８ｂの表面上をレジストパター
ン４ｂで被覆する。その後、ゲート電極１ａをマスクと
してリンあるいは砒素などのｎ型不純物イオン１６をド
ーズ量ｌＸｌ０’　”／Ｃｍ２程度でイオン注入する。

このイオン注入によりｐウェル領域８ａ表面に低濃度の
ｎ−不純物領域２ａｓ２ａが形成される。なお、このイ
オン注入はシリコン基板６の主表面に対して斜め方向か
らｎ型不純物イオン１６をイオン注入しても構わない。

斜めイオン注入を行なった場合には低濃度のｎ−不純物
領域２ａの一部はゲート電極１ａの直下に潜り込ませる
ことができる。

第２Ｅ図を参照して、シリコン基板６の全表面に減圧Ｃ
ＶＤ法を用いてシリコン酸化１１１１”）を堆積する。

シリコン酸化Ｈ１３の膜厚はほぼ０．　２５μｍ程度で
あり、これは後工程で形成されるｐＭＯＳトランジスタ
のサイドウオールスペーサ３ｂの膜厚に等しくなるよう
に選ばれている。

第２Ｆ図を参照して、反応性イオンエツチングを用いて
シリコン酸化膜１３を選択的にエツチング除去する。こ
のエツチングによりゲート電極１ａ、ｌｂの側壁にシリ
コン酸化膜からなるサイドウオールスペーサ３ａ、３ｂ
が形成される。この段階ではｎＭＯＳ）ランジスタ２０
とｐＭＯｓトランジスタ３０のサイドウオールスペーサ
３　ａ　％３ｂの膜厚は等しい。

第２Ｇ図を参照し、ｎウェル領域８ｂの表面上をレジス
トパターン４Ｃを被覆した後、プラズマエツチングを用
いてｎＭＯＳ）ランジスタのサイドウオールスペーサ３
ａを部分的にエツチング除去する。そして、サイドウオ
ールスペーサ３ａの膜厚を所定の大きさに設定する。な
お、このエツチング工程においてはフィールド酸化膜７
表面およびｐウェル領域８ａの表面がわずかにオーバエ
ツチングされる。

第２Ｈ図を参照して、ゲート電極１　ａ　％サイドウオ
ールスペーサ３　ａ　ｓ　３　ａをマスクとして砒素イ
オン１７をドーズ量ｌＸｌ０”／ｃｍ２程度イオン注入
する。これにより高濃度のｎ＋不純物領域５ａｓ５ａが
形成される。この後注入されたイオンの活性化のための
熱処理が行なわれる。

第２１図を参照して、レジストパターン４Ｃを除去した
後、ｐウェル領域８ａの表面上をレジストパターン４ｄ
で覆う。ｎウェル領域８ｂの表面にシリコンあるいはゲ
ルマニウムなどのイオンをイオン注入し、ｎウェル領域
８ｂの表面をアモルファス化する。

第２Ｊ図を参照して、ゲート電極１ｂ、サイドウオール
スペーサ３ｂ、３ｂをマスクとしてボロン（Ｂ）、（Ｂ
Ｆ２）などのｐ型不純物イオン１８をドーズ量ｌＸ１５
”／ｃｍ２程度でイオン注入する。これにより高濃度の
ｐ＋不純物領域５ｂ、５ｂが形成される。さらに、注入
された不純物イオンの活性化のために熱処理が温度９０
０℃程度でほぼ３０分間にわたって行なわれる。この熱
処理により高濃度のｐ＋不純物領域５ｂ、５ｂがゲート
電極１ｂの直下領域方向にあるいはシリコン基板６の深
さ方向に拡散する。なお、ｐ型不純物イオン１８のイオ
ン注入においては、予め前工程でｎウェル領域８ｂ表面
がアモルファス化されていることにより、ｐ型不純物イ
オン１８のチャネリングが防止される。したがって、高
濃度のｐ十不純物領域５ｂの必要以上の拡散が抑制され
る。

その後、レジストパターン４ｄを除去し、全面に層間絶
縁層１０を堆積させ、コンタクトホールを開口した後、
配線層１１を形成して第１図に示すＣＭＯＳ半導体装置
が完成する。

次に、この発明の第２の実施例によるＣＭＯＳ半導体装
置の断面構造を第３図に示す。第２の実施例は、第１の
実施例に対してゲート電極１ａｓ１ｂの断面形状が矩形
断面に形成されている。なお、ゲート電極１　ａ　ｓ　
１　ｂの側壁に形成されるサイドウオールスペーサ３　
ａ　ｓ　３　ｂはｐＭＯＳトランジスタのサイドウオー
ルスペーサ３ｂの膜厚が大きく、ｎＭＯＳ）ランジスタ
のサイドウオールスペーサ３ａの膜厚が小さく形成され
ている点で共通する。そして、このサイドウオールスペ
ーサ３ａ％　３ｂの膜厚および熱処理によって規定され
るＬＤＤ構造の低濃度不純物領域２ａ、２ｂの拡散幅は
、第１の実施例と同様に最適な値に制御される。

第４Ａ図ないし第４Ｊ図は、第１の実施例の第２Ａ図な
いし第２Ｊ図に対応したＣＭＯＳ半導体装置の製造工程
図である。以下では第４八図ないし第４Ｊ図を参照して
第３図に示すＣＭＯＳ半導体装置の製造工程について説
明する。なお、第１の実施例における製造工程と同じ工
程は、その説明の重複を避けるために省略する。

第４Ｂ図を参照して、ゲート絶縁膜９表面上に形成され
た多結晶シリコン層１２はプラズマエツチングなどの異
方性エツチングを用いて矩形断面形状にバターニングさ
れる。これにより、はぼ垂直な側壁を有するゲート電極
１ａ、ｌｂが形成される。

次に、第４Ｆ図を参照して、シリコン基板６表面上に堆
積されたシリコン酸化膜１３は反応性イオンエツチング
などの異方性エツチングを用いて選択的に除去される。

これにより、矩形断面形状のゲート電極１ａ、ｌｂの側
壁に同一膜厚のサイドウオールスペーサ３ａｓ３ｂが形
成される。

さらに、第４Ｇ図を参照して、ｎウェル領域８ｂの表面
上をレジストパターン４ｂで被覆する。

そして、たとえばプラズマエツチングを用い、そのエツ
チング条件を設定することによりｎ　Ｍ　ＯＳトランジ
スタのゲート電極１ａの側壁に形成されたサイドウオー
ルスペーサ３ａを等方向にエツチング除去し、その膜厚
を所定の大きさにまで減じる。

なお、上記に説明した以外の工程は第１の実施例とほぼ
同様であるので省略する。

このように、第２の実施例では、第４Ｇ図に示すサイド
ウオールスペーサ３ａの２度目のエツチングに等方性エ
ツチングを使用することにより、ほぼ垂直側壁を有する
ゲート電極１ａの側面に形成されたサイドウオールスペ
ーサ３ａのゲート電極１ａ側壁上の膜厚を減少すること
が可能となる。

このように、本発明によるＣＭＯＳ半導体装置では、ｐ
ＭＯＳトランジスタにおいて膜厚の厚いサイドウオール
スペーサ３ｂを形成し、このサイドウオールスペーサ３
ｂを用いてＬＤＤ構造の不純物領域の拡散幅を規定して
いる。したがって、ボロンなどの不純物の過度な熱拡散
によりｐＭＯＳトランジスタのソース・ドレイン間にバ
ンチスルー現象か生じたりするのを防止することができ
る。また、ｎＭＯｓ）ランジスタにおいてはｐＭＯＳト
ランジスタのサイドウオールスペーサ３ｂと異なる所定
の膜厚のサイドウオールスペーサ３ａを形成し、このサ
イドウオールスペーサ３ａを用いてＬＤＤ構造の低濃度
不純物領域２ａの拡散幅を規定している。したがって、
ｎＭＯＳトランジスタでの微細化構造に伴って生じるホ
ットエレクトロン効果を抑制し、トランジスタの寿命を
増大させ、あるいはドレイン耐圧を向上することができ
る。第５図は、ｎＭＯＳトランジスタのサイドウオール
スペーサ３ａの膜厚とドレイン電流と寿命との関係を示
した相関図である。図中して示される値はゲート長を示
す。第５図から判明するように、サイドウオールスペー
サの膜厚が０．　１５μｍの場合が０．２５μｍの場合
に比べてドレイン電流も大きく、また寿命も長いことが
わかる。

なお、上記の実施例においてはＣＭＯＳ半導体装置につ
いて説明したが、これに限定されるものではなく、同一
半導体基板上にｐＭＯｓ）ランジスタとｎＭＯｓ）ラン
ジスタとが形成される構造を有する半導体装置において
同様に適用することが可能である。

［発明の効果］ 以上のように、この発明による半導体装置は、同一半導
体基板上に形成される９ＭＯＳ）ランジスタとｎＭＯＳ
トランジスタのＬＤＤ構造を互いに異なる最適な膜厚の
サイドウオールスペーサを用いて形成したことにより、
ｐＭＯＳトランジスタに要求される高バンチスルー耐性
とｎＭＯＳトランジスタに要求される高ホットエレクト
ロン耐性および高ドレイン耐圧をともに兼ね備えた半導
体装置を実現することができる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例によるＣＭＯＳ半導
体装置の断面構造図である。第２Ａ図、第２Ｂ図、第２
Ｃ図、第２Ｄ図、第２Ｅ図、ＩＪ２Ｆ図、第２Ｇ図、第
２Ｈ図、第２■図、および第２３図は、第１図に示すＣ
ＭＯＳ半導体装置の製造工程断面図である。第３図は、
この発明の第２の実施例によるＣＭＯＳ半導体装置の断
面構造図である。第４Ａ図、第４Ｂ図、第４Ｃ図、第４
Ｄ図、第４Ｅ図、第４Ｆ図、第４Ｇ図、第４Ｈ図、第４
１図および第４Ｊ図は、第３図に示すＣＭＯＳ半導体装
置の製造工程断面図である。第５図は、この発明により
製造されたＣＭＯＳ半導体装置のｎＭＯｓ）ランジスタ
のドレイン電流と寿命との相関関係図である。 第６図は、従来のＣＭＯＳ半導体装置の断面構造図であ
る。第７Ａ図、第７Ｂ図、第７Ｃ図、第７Ｄ図、第７Ｅ
図、第７Ｆ図、第７Ｇ図および第７Ｈ図は、第６図に示
すＣＭＯＳ半導体装置の製造工程断面図である。 １　ａｓ　１　ｂはゲート電極、２ａはｎＭＯｓ）ラン
ジスタのｎ−不純物領域、２ｂは９ＭＯＳ）ランジスタ
のｐ−不純物領域、３ａ、３ｂはサイドウオールスペー
サ、４　ａ　％　４　ｂ　ｓ　４　ｃ　ｓ　４　ｄはレ
ジストパターン、５ａはｎＭＯｓ）ランジスタのｎ＋不
純物領域、５ｂは９ＭＯＳ）ランジスタのｐ＋不純物領
域、６はシリコン基板、８ａはｐウェル領域、８ｂはｎ
ウェル領域、９はゲート絶縁膜、２０はｎＭＯＳトラン
ジスタ、３０はｐＭ。 Ｓトランジスタを示す。 なお、図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）同一半導体基板の主表面に形成されたｎチャネル
   ＭＯＳ型電界効果トランジスタとｐチャネルＭＯＳ型電
   界効果トランジスタとを有する半導体装置であって、 前記ｎチャネルＭＯＳ型電界効果トランジスタは、 前記半導体基板の主表面上に絶縁膜を介して形成された
   ゲート電極と、 前記ゲート電極の側壁に形成されたサイドウォールスペ
   ーサと、 前記半導体基板の主表面中に形成された前記ゲート電極
   に自己整合的に形成された相対的に低濃度の領域と前記
   サイドウォールスペーサに自己整合的に形成された相対
   的に高濃度の領域とからなる１対のｎ型不純物領域とを
   備え、 前記ｐチャネルＭＯＳ型電界効果トランジスタは、 前記半導体基板の主表面上に絶縁膜を介して形成された
   ゲート電極と、 前記ゲート電極の側壁に形成されたサイドウォールスペ
   ーサと、 前記半導体基板の主表面中に形成された前記ゲート電極
   に自己接合的に形成された相対的に低濃度の領域と前記
   サイドウォールスペーサに自己整合的に形成された相対
   的に高濃度の領域とからなる１対のｐ型不純物領域とを
   備え、 前記ｎチャネルＭＯＳ型電界効果トランジスタの前記サ
   イドウォールスペーサと前記ｐチャネルＭＯＳ型電界効
   果トランジスタの前記サイドウォールスペーサとは、各
   々の前記ゲート電極の側壁上において異なる膜厚を有し
   ている、半導体装置。
2. （２）ｐチャネルＭＯＳ型電界効果トランジスタとｎチ
   ャネルＭＯＳ型電界効果トランジスタとを同一半導体基
   板上に形成した半導体装置の製造方法であって、 半導体基板の主表面にｐ型のトランジスタ形成領域とｎ
   型のトランジスタ形成領域とを形成する工程と、 前記ｐ型のトランジスタ形成領域および前記ｎ型のトラ
   ンジスタ形成領域の表面上に絶縁層を形成し、さらにこ
   の絶縁層上の全面に多結晶シリコン層を形成した後、前
   記多結晶シリコン層を所定の形状にパターニングする工
   程と、 前記ｐ型のトランジスタ形成領域の表面上をレジストで
   覆った後、前記パターニングされた多結晶シリコン層を
   マスクとして前記ｎ型のトランジスタ形成領域にｐ型不
   純物をイオン注入し相対的に低濃度のｐ型不純物領域を
   形成する工程と、前記ｎ型のトランジスタ形成領域の表
   面上をレジストで覆った後、前記パターニングされた多
   結晶シリコン層をマスクとして前記ｐ型のトランジスタ
   形成領域にｎ型不純物をイオン注入し相対的に低濃度ｎ
   型不純物領域を形成する工程と、前記パターニングされ
   た多結晶シリコン層が形成された前記半導体基板の全表
   面上に絶縁層を形成し、エッチングすることにより前記
   ｎ型およびｐ型のトランジスタ形成領域上に位置する前
   記多結晶シリコン層の側壁に絶縁層のサイドウォールス
   ペーサを形成する工程と、 前記ｎ型のトランジスタ形成領域の表面上をレジストで
   覆った後、前記ｐ型のトランジスタ形成領域の前記多結
   晶シリコン層の側壁に形成された前記サイドウォールス
   ペーサをエッチングし、前記サイドウォールスペーサの
   前記多結晶シリコン層の側壁上での膜厚を減少させる工
   程と、 前記ｎ型のトランジスタ形成領域の表面上をレジストで
   覆い、露出した前記ｐ型のトランジスタ形成領域上の前
   記多結晶シリコン層およびその側壁に形成されたサイド
   ウォールスペーサをマスクとして前記ｐ型のトランジス
   タ形成領域にｎ型不純物をイオン注入し、相対的に高濃
   度のｎ型不純物領域を形成する工程と、 前記ｐ型のトランジスタ形成領域の表面上をレジストで
   覆い、露出した前記ｎ型のトランジスタ形成領域上の前
   記多結晶シリコン層およびその側壁に形成された前記サ
   イドウォールスペーサをマスクとして前記ｎ型のトラン
   ジスタ形成領域にｎ型不純物をイオン注入し、相対的に
   高濃度のｎ型不純物領域を形成する工程とを備えた、半
   導体装置の製造方法。