JPS62122256A - 半導体装置 - Google Patents

半導体装置

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JPS62122256A
JPS62122256A JP60261116A JP26111685A JPS62122256A JP S62122256 A JPS62122256 A JP S62122256A JP 60261116 A JP60261116 A JP 60261116A JP 26111685 A JP26111685 A JP 26111685A JP S62122256 A JPS62122256 A JP S62122256A
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JP
Japan
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wire
chips
mother
semiconductor device
substrate
Prior art date
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Application number
JP60261116A
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English (en)
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Takayuki Uda
宇田　隆之
Yoshihisa Takeo
竹尾　義久
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体装置、特にパッケージの一部としての
取付基板上へのマザーチップの高密度実装技術に適用し
て有効な技術に関する。
［背景技術］ コンピュータ等の電子機器の発達にともない、半導体装
置にあっても複数のペレットを搭載した集積度の高い半
導体装置が要求されるようになってきた。
半導体装置におけるペレットの高集積実装技術としては
、いわゆるシリコン・オン・シリコン方式が知られてい
る。このシリコン・オン・シリコン方式は、シリコンウ
ェハからなるマザーチップの表面に複数のペレットを面
付実装するものであるが、単一のシリコンウェハの大き
さには限界があるため、装着することのできるペレット
の数も限られてしまい、このことが、半導体装置を高集
積化する際のパッケージ面からの限界となっていること
が本発明者によって明らかにされた。
なお、半導体装置の高集積実装の技術として詳しく述べ
である例としては、日経マグロウヒル社１９８４年６月
１１日発行、日経エレクトロニクス別冊「マイクロデバ
イセズ１ｌｈ２ＪＰ１３０〜Ｐ１４７がある。
［発明の目的］ 本発明の目的は、半導体装置の集積度を高めることので
きる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
すなわち、所望の配線層が形成されてなる取付基板と、
複数の、ペレットを搭載した状態で前記取付基板上に配
置された複数のマザーチップとを有しており、前記マザ
ーチップ間の電気的導通の全であるいは一部が各マザー
チップのパッドに結合されたワイヤによって達成された
半導体装置構造とすることにより、複数のマザーチップ
を高密度で基板に実装することができるため、半導体装
置の集積度を高めることができる。
また、基板の表面をパンケージで封止することにより、
ベレット空間を外気から遮断することができるため、半
導体装置の信頼性を高めることができる。
［実施例］ 第１図は、本発明の一実施例である半導体装置を示す断
面図である。
本実施例の半導体装置１は、その上に複数のベレット３
が取付けられたマザーチップ４と、かがるマザーチップ
４が装着された配線基板１とからなるものである。
配線基板２には各マザーチップ４間の導通あるいはマザ
ーチップ４と外部との導通を図るための所定の配線層５
が形成されている。この配線層５は例えば多層構造のも
のであってもよい。なお、この配線層５の一部は配線基
板２の側部に設けられたリードピン１１と電気的に接続
されており、リードビン１１に図示しないソケット等を
取付けることによって、外部との電気的接続を達成する
構造となっている。
また、各マザーチップ４は前記配線基板２の表面上に各
々所定間隔毎に配設されており、マザーチップ４上には
アルミニウム（ＡＩ）の蒸着等の手段により所定の配線
層１２が形成されている。
この配線層１２は、例えば真空中でシリコンウェハの全
面にアルミニウム膜を蒸着等の手段で形成した後に、フ
ォトレジスト法により所定形状にエツチングすることに
よって形成することができるものである。
さらに、前記マザーチップ４の上面には複数の半導体ペ
レット３が回路形成面をマザーチップ４の上面に対向さ
せた状態で銅（Ｃｕ）からなるバンプ電極７を介して取
付けられている。
本実施例において、隣設される各マザーチップ４間の電
気的導通はマザーチップ４間に張設される金（Ａｕ）等
からなるワイヤ８によって達成されており、このワイヤ
８の張設は例えば以下のようにして行われるものである
。
まず、図示しないキャピラリ等のボンディングツールを
用いて、ワイヤ８の一端を加熱溶融してポールを形成す
る。この溶融ボール部分をマザーチップ４のボンディン
グバンド６に押圧してワイヤ８とボンディングバンド６
との接合を行う。このとき、ワイヤ８には超音波振動を
印加してもよい。
次に、ループ形状を描くようにワイヤ８を張設して、ワ
イヤ８の他端側を一方のマザーチップ４のポンディング
パッド６上に移送する。そして、該ワイヤ８の腹部に押
圧力を加えることによってワイヤ８をポンディングパッ
ド６に接合する。最後に前記ワイヤ８の余線部分を切断
してボンディング工程を完了するものである。
このように、隣設された各マザーチップ４間の電気的導
通が直接ボンディングパソド６間に張設されるワイヤ８
により達成される場合、マザーチップ４間でのノイズの
発生を低減することができる。
また、配線基板２上の互いに離れた位置にあるマザーチ
ップ４間の電気的導通あるいはマザーチップ４と外部と
の電気的導通は、マザーチップ４の、ボンディングバン
ド６と配線基板２上の配線層５との間に張設されたワイ
ヤ８ａによって達成されており、このワイヤ８ａの張設
は前記に説明したものと同様の方法によって行われるも
のである。
配線基板２の表面は低融点ガラス９等を介して断面コ字
状のキャップ１０によって覆われており、内部すなわち
マザーチップ４およびペレット３等の気密封止が達成さ
れている。
このように、本実施例によれば単一のパンケージで複数
のマザーチップ４を装着した構造であるため、モジュー
ル毎すなわちマザーチップ４毎の単位面積を小さくする
ことが可能となり、半導体装置の高集積化を図ることが
できる。
［効果］ （１）、所定の配線層が形成されてなる取付基板と、複
数のペレットを搭載した状態で前記取付基板上に配置さ
れた複数のマザーチップとを有しており、前記マザーチ
ップ間の電気的導通の全であるいは一部が各マザーチッ
プのパッド間を直接結線するワイヤによって達成された
半導体装置構造とすることにより、複数のマザーチップ
を高密度で基板に実装することができるため、半導体装
置の集積度を高めることができる。
（２）、基板の表面をパッケージで封止することにより
、ペレット空間を外気から遮断することができるため、
半導体装置の信転性を高めることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、リードピンについてはパッケージの側面から
突設された構造のものについて説明したが、これに限ら
ず配線基板の裏面側に突設されたものであってもよい。
【図面の簡単な説明】
第１図は、本発明の一実施例である半導体装置を示す断
面図である。 １・・・半導体装置、２・・・配線基板、３・・・ペレ
ット、４・・・マザーチップ、５・・・配線層、６・・
・ポンディングパッド、７・・・バンプ電極、８，８ａ
・・・ワイヤ、９・・・低融点ガラス、１０・・・キャ
ップ、１１・・・リードピン、１２・・・配線層。 第　　１　　図 β妃

Claims (1)

  1. 【特許請求の範囲】 １、所望の配線層が形成されてなる取付基板と、複数の
    ペレットを搭載した状態で前記取付基板上に配置された
    複数のマザーチップとを有しており、前記マザーチップ
    間の電気的導通が各マザーチップのパッドに結合された
    ワイヤによって達成されてなることを特徴とする半導体
    装置。 ２、前記取付基板の表面を覆うキャップによって、取付
    基板の表面に配置されたマザーチップが封止されてなる
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置。 ３、取付基板がプリント配線基板であることを特徴とす
    る特許請求の範囲第１項記載の半導体装置。
JP60261116A 1985-11-22 1985-11-22 半導体装置 Pending JPS62122256A (ja)

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JP60261116A JPS62122256A (ja) 1985-11-22 1985-11-22 半導体装置

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JP60261116A JPS62122256A (ja) 1985-11-22 1985-11-22 半導体装置

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JPS62122256A true JPS62122256A (ja) 1987-06-03

Family

ID=17357310

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Application Number Title Priority Date Filing Date
JP60261116A Pending JPS62122256A (ja) 1985-11-22 1985-11-22 半導体装置

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JP (1) JPS62122256A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635969B1 (en) * 1999-02-23 2003-10-21 Rohm Co., Ltd. Semiconductor device having chip-on-chip structure, and semiconductor chip used therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635969B1 (en) * 1999-02-23 2003-10-21 Rohm Co., Ltd. Semiconductor device having chip-on-chip structure, and semiconductor chip used therefor

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