JP2001110981A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001110981A JP2001110981A JP29191899A JP29191899A JP2001110981A JP 2001110981 A JP2001110981 A JP 2001110981A JP 29191899 A JP29191899 A JP 29191899A JP 29191899 A JP29191899 A JP 29191899A JP 2001110981 A JP2001110981 A JP 2001110981A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- lead frame
- semiconductor
- semiconductor device
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92147—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
極配置を考慮する必要のない積層マルチチップタイプの
半導体装置を得ると共に、この半導体装置に適した製造
方法を提供する。 【解決手段】 リードフレームのダイパッド部2に、第
1半導体チップ1aの表面(接合電極を有する面)側を
接着剤4により接合し、第1半導体チップ1aの裏面上
に第2半導体チップ1bの裏面を接着剤5により接合す
ると共に、第1半導体チップ1aの表面電極とリードフ
レームのインナーリード部3をボンディングワイヤ6a
により電気的に接合し、第2半導体チップ1bの表面電
極とリードフレームのインナーリード部3をボンディン
グワイヤにより電気的に接合する。
Description
ップを1つのパッケージに収納するマルチチップ型の半
導体装置の構造、並びにその製造方法に関するものであ
る。
号公報に示された従来の積層マルチチップタイプの半導
体装置を示す断面図であり、図において、101aは上
側の半導体チップ、101bは下側の半導体チップ、1
02はタブ、103はAgペースト等のペレット付用接
着剤、104はペレット付用非導電性接着剤、105
a、105bはボンディングワイヤ、106はリードフ
レーム、107はレジン等のモールド封止用樹脂であ
る。
報に示された従来の積層マルチチップタイプの半導体装
置を示す斜視図である。図において、111a、111
bは第1及び第2の半導体チップ、112は接続電極、
113はリードである。
に説明する。図11において、下側の半導体チップ10
1bがタブ102上に、Agペースト等のペレット付用
接着剤103によりペレット付けされている。そして、
下側の半導体チップ101bの上に、上側の半導体チッ
プ101aが、ペレット付用非導電性接着剤104によ
りペレット付けされている。更に、上側及び下側の半導
体チップ101a及び101bは、それぞれボンディン
グワイヤ105a、105bにより、リードフレーム1
06に接続され、これら全体がレジン等のモールド封止
用樹脂107により封止されている。
び111bはそれぞれ対向する2辺に接続電極112を
有しており、この半導体チップ111a、111bを互
いに直交する(すなわち、半導体チップ111a、11
1bの接続電極112は互いに同じ辺には存在しない)
ように配置されている。そしてこの半導体チップ111
a、111bは互いに接着剤等により重ねて固定されて
いる。そして、接続電極112にリード113を接続し
て電気的接続を行う。
プタイプの半導体装置は以上のように構成されているの
で、図11においては、上側の半導体チップは下側の半
導体チップより十分小さいものでなくてはならず、同サ
イズレベルの半導体チップを組み合わせることは不可能
である。また、図12においては、第1及び第2半導体
チップの接続電極はそれぞれ2辺のみに存在し、かつ互
いに同じ辺には存在しないように配置する制約があっ
た。更に、上下又は第1,第2の半導体チップの組み合
わせを十分に考慮する必要があった。
るためになされたもので、積層する半導体チップのサイ
ズや半導体チップ内の電極配置を考慮する必要のない積
層マルチチップタイプの半導体装置を得ることを目的と
しており、さらにこの装置に適した製造方法を提供する
ことを目的とする。
発明は、リードフレームのダイパッド部にその表面(接
合電極を有する面)の一部が接合された第1半導体チッ
プと、第1半導体チップの裏面にその裏面が接合された
第2半導体チップとを備え、第1半導体チップ表面の電
極とリードフレームのインナーリード部がワイヤによっ
て電気的に接合され、第2半導体チップ表面の電極とリ
ードフレームのインナーリード部がワイヤによって電気
的に接合されていることを特徴とする。
ドフレームのダイパッド部が分割され若しくは空孔を有
するものであり、この分割部若しくは空孔の内部を通し
て第1半導体チップ表面の電極からリードフレームのイ
ンナーリード部にワイヤが電気的に接合されていること
を特徴とする。
ドフレームのダイパッド部に、複数個の第1半導体チッ
プが接合されていることを特徴とする。
体チップに、複数個の第2半導体チップが接合されてい
ることを特徴とする。
は、リードフレームのダイパッド部に第1半導体チップ
の表面(接合電極を有する面)側を接合する第1ダイボ
ンド工程と、第1半導体チップ表面の電極とリードフレ
ームのインナーリード部をワイヤにより電気的に接続す
る第1ワイヤボンド工程と、第1半導体チップと第2半
導体チップの裏面同士を接合する第2ダイボンド工程
と、第2半導体チップ表面の電極とリードフレームのイ
ンナーリード部をワイヤにより電気的に接続する第2ワ
イヤボンド工程からなる。
は、リードフレームのダイパッド部に第1半導体チップ
の表面(接合電極を有する面)側を接合する第1ダイボ
ンド工程と、第1半導体チップと第2半導体チップの裏
面同士を接合する第2ダイボンド工程と、第1半導体チ
ップ表面の電極とリードフレームのインナーリード部を
ワイヤにより電気的に接続する第1ワイヤボンド工程
と、第2半導体チップ表面の電極とリードフレームのイ
ンナーリード部をワイヤにより電気的に接続する第2ワ
イヤボンド工程からなる。
は、リードフレームのダイパッド部に第1半導体チップ
の表面(接合電極を有する面)側を接合する第1ダイボ
ンド工程と、第1半導体チップと第2半導体チップの裏
面同士を接合する第2ダイボンド工程と、第2半導体チ
ップ表面の電極とリードフレームのインナーリード部を
ワイヤにより電気的に接続する第2ワイヤボンド工程
と、第1半導体チップ表面の電極とリードフレームのイ
ンナーリード部をワイヤにより電気的に接続する第1ワ
イヤボンド工程からなる。
の実施の形態1による半導体装置を示す断面図であり、
まず実施の形態1の半導体装置の構造について説明す
る。
半導体チップであり、内部には半導体集積回路が形成さ
れている。第1半導体チップ1aは、リードフレームの
ダイパッド部2に接着剤4を介して、その表面(接合電
極を有する面)を下向き、すなわち接着剤4側に向けて
リードフレームのダイパッド部2に接合されている。ま
た、第2半導体チップ1bは、その裏面(接合電極を有
しない面)が第1半導体チップ1aの裏面に接着剤5を
介して接合されている。
ディングワイヤ6aを介してリードフレームのインナー
リード部3に接続されており、第2半導体チップ1b表
面の電極は、ボンディングワイヤ6bを介してリードフ
レームのインナーリード部3に接続されている。そし
て、これら全体は封止剤(モールド樹脂)7により封止
されている。
造方法を、図2〜図4に基づいて説明する。図2は実施
の形態1の半導体装置の製造方法を示すフローチャート
図であり、図3(A)〜図4(B)は各々の製造段階を
示す縦断面図である。
部2に接着剤4を塗布又は貼付する。この接着剤4は、
非導電性であり、ペーストやフィルムタイプ等のもので
ある。そして、この接着剤4の上に第1半導体チップ1
aを表面(接合電極を有する面)を下向き、すなわち接
着剤4側に向けてリードフレームのダイパッド部2と接
合する。この接合方法としては、半導体チップの表面電
極と基板電極を対向させて位置合せし加圧及び加熱によ
り接合する際に使用される、いわゆるフリップチップ接
合技術が適用される。
呼ぶことにする。また、この第1ダイボンド工程におい
て、リードフレームのダイパッド部2及び接着剤4の面
積は、第1半導体チップ1a表面の電極にオーバーラッ
プしないようにすることが必要であり、かつ第1半導体
チップ1aとの接合強度を保つために必要以上に狭くし
ないようにする。
反転、すなわちリードフレームのダイパッド部2に接合
した第1半導体チップ1aの表面を上向きにして、半導
体チップ1a表面の電極とリードフレームのインナーリ
ード部3とをボンディングワイヤ6aにより電気的に接
続する。このとき、ボンディングワイヤ6aを形成する
ためのボンディングツール先端(図示せず)が、第1半
導体チップ1a上の電極とリードフレームのインナーリ
ード部3とをボンディングできるように、リードフレー
ムのインナーリード部3とダイパッド部2との間を所定
距離だけ開けることが必要である。上記の工程を第1ワ
イヤボンディング工程と呼ぶことにする。
上下反転、すなわちリードフレームのダイパッド部2に
接合した第1半導体チップ1aの裏面を上向きにする。
そして、第1半導体チップ1aの裏面(接合電極を有し
ない面)に接着剤5を塗布または貼付する。この接着剤
5は、導電性又は非導電性のどちらでも良く、ペースト
やフィルムタイプ等のものである。
プ1bを表面(電極を有する面)を上向きにし、第2半
導体チップ1bの裏面と第1半導体チップ1aの裏面と
を接合する。これらを第2ダイボンディング工程と呼ぶ
ことにする。
表面の電極とリードフレーム部3とをボンディングワイ
ヤ6bにより電気的に接続する。これらを第2ワイヤボ
ンディング工程と呼ぶことにする。
チップ1a及び1b、リードフレームのダイパッド部
2、インナーリード部3、ボンディングワイヤ6a及び
6bなどを、封止剤(モールド樹脂)7により封止す
る。
1,第2半導体チップ1a,1bは、互いにその大きさ
や電極の位置を制限することなく自在に組み合わせるこ
とが可能となる。
装置(パッケージ)内に組込むように構成したので、半
導体装置を小型化することができ、また、実装面積を小
さくすることができる。
することなく、複数の半導体チップを1つの半導体装置
に封止することができ、高集積化及び高機能化が図れ
る。
態1による半導体装置の一連の製造工程において、第1
ワイヤボンド工程と第2ダイボンド工程とを入れ替える
ようにしたものである。
造方法を、図5及び図6に基づいて説明する。図5は実
施の形態2の半導体装置の製造方法を示すフローチャー
ト図であり、図6(A)〜(C)は製造段階を示す縦断
面図である。
パッド部2に接着剤4を塗布又は貼付して、この接着剤
4の上に第1半導体チップ1aを表面(接合電極を有す
る面)を下向き、すなわち接着剤4側に向けて、リード
フレームのダイパッド部2と接合する。この製造工程は
実施の形態1で説明したものと同様である。
パッド部2に接合した第1半導体チップ1aの裏面を上
向きにしたまま、第1半導体チップ1aの裏面(接合電
極を有しない面)に接着剤5を塗布または貼付する。こ
の接着剤5は、導電性又は非導電性のどちらでも良く、
ペーストやフィルムタイプ等のものである。そして、接
着剤5の上から第2半導体チップ1bを表面(電極を有
する面)を上向きにし、第2半導体チップ1bの裏面と
第1半導体チップ1aの裏面とを接合する。
ームのダイパッド部2に接合した第1半導体チップ1a
の表面を上向きにして、半導体チップ1a表面の電極と
リードフレームのインナーリード部3とをボンディング
ワイヤ6aにより電気的に接続する。
上下反転、すなわち第2半導体チップ1bの表面を上向
きにして、第2半導体チップ1b表面の電極とリードフ
レーム部3とをボンディングワイヤ6bにより電気的に
接続する。
ドフレームのダイパッド部2、インナーリード部3、ボ
ンディングワイヤ6a及び6bなどを、封止剤(モール
ド樹脂)7により封止する。
に示すように、第1ワイヤボンド工程と第2ワイヤボン
ド工程とを入れ替えることも可能である。
S302の第2ダイボンド工程の次工程として、第2半
導体チップ1bの表面を上向きにして、第2半導体チッ
プ1b表面の電極とリードフレーム部3とをボンディン
グワイヤ6bにより電気的に接続する。その後、図7の
S304に示すように、リードフレームを上下反転、す
なわちリードフレームのダイパッド部2に接合した第1
半導体チップ1aの表面を上向きにして、半導体チップ
1a表面の電極とリードフレームのインナーリード部3
とをボンディングワイヤ6aにより電気的に接続する。
発明の半導体装置を製造する過程において、第1ワイヤ
ボンド工程と第2ダイボンド工程とを入れ替えることに
より、半導体装置及びその製造設備に合致した最適な方
法を選択することができる。
装置は、リードフレームのダイパッド部が分割され若し
くは空孔を有するものを用い、この分割部若しくは空孔
の内部を通して第1半導体チップの電極からリードフレ
ームのインナーリード部にワイヤが電気的に接合される
ようにする。
す断面図であり、リードフレームのダイパッド部2がそ
の中央付近で分割され若しくは空孔を有している。そし
て、この分割され若しくは空孔を有するダイパッド部2
上に接着剤4を塗布又は貼付して、この接着剤4の上に
第1半導体チップ1aを表面(接合電極を有する面)を
下向きにして、リードフレームのダイパッド部2と接合
する。その他の構成は実施の形態1と同様である。
は、その中央付近に接合電極を備えており、これらの電
極とリードフレームのインナーリード部は、ダイパッド
部2の分割若しくは空孔の内部を通して、ボンディング
ワイヤ6aにより電気的に接合される。
イパッド部2がその中央付近で分割され若しくは空孔が
あるものを示したが、半導体チップ1a表面の電極位置
に応じてリードフレームのダイパッド部の分割若しくは
空孔の配置を変えても良い。
ドフレームのダイパッド部が分割され若しくは空孔を有
するものを用い、この分割部若しくは空孔の内部を通し
て第1半導体チップのボンディングワイヤを接続するよ
うにしたので、半導体チップ1a表面に形成された色々
なタイプの電極位置に適用することができる。
装置は、リードフレームのダイパッド部に、複数個の第
1半導体チップを接合するようにする。
す断面図である。図において、リードフレームのダイパ
ッド部2上に接着剤4を塗布又は貼付して、この接着剤
4の上に複数個の第1半導体チップ1c,1dをその表
面(接合電極を有する面)を下向きにして、リードフレ
ームのダイパッド部2と接合する。その他の構成は実施
の形態1と同様である。
ドフレームのダイパッド部に複数個の第1半導体チップ
を接合したので、より多数個の半導体チップを搭載した
マルチチップパッケージを実現することができる。
装置は、第1半導体チップの裏面に、複数個の第2半導
体チップを接合するようにする。
示す断面図である。図において、リードフレームのダイ
パッド部2上に接着剤4を塗布又は貼付して、第1半導
体チップ1aの表面(接合電極を有する面)を下向きに
して、リードフレームのダイパッド部2と接合する。そ
して、第1半導体チップ1の裏面に複数個の第2半導体
チップ1e、1fをその裏面を下向きにして接合する。
半導体チップの裏面に複数個の第2半導体チップを接合
したので、より多数個の半導体チップを搭載したマルチ
チップパッケージを実現することができる。
数の半導体チップを同一の半導体装置(パッケージ)内
に組込むように構成したので、半導体装置を小型化する
ことができ、また、実装面積を小さくすることができ
る。
することなく、複数の半導体チップを1つの半導体装置
に封止することができ、高集積化及び高機能化が図れ
る。
配置に制約されることなく、マルチチップパッケージを
実現することができる。
レームのダイパッド部が分割され若しくは空孔を有する
ものを使用し、この分割部若しくは空孔の内部を通して
第1半導体チップのボンディングワイヤを接続するよう
にしたので、半導体チップ1a表面に形成された色々な
タイプの電極位置に適用することができる。
レームのダイパッド部に複数個の第1半導体チップを接
合したので、より多数個の半導体チップを搭載したマル
チチップパッケージを実現することができる。
体チップの裏面に複数個の第2半導体チップを接合した
ので、より多数個の半導体チップを搭載したマルチチッ
プパッケージを実現することができる。
項1〜請求項4に係る半導体装置を製造する過程におい
て、第1ワイヤボンド工程と第2ダイボンド工程とを入
れ替える等、半導体装置及びその製造設備に合致した最
適な方法を選択することができる。
示す断面図である。
製造方法を示すフローチャート図である。
製造段階を示す縦断面図である。
製造段階を示す縦断面図である。
製造方法を示すフローチャート図である。
製造段階を示す縦断面図である。
製造方法を示すフローチャート図である。
示す断面図である。
示す断面図である。
を示す断面図である。
f 第2半導体チップ、2 リードフレームのダイパッ
ド部、3 リードフレームのインナーリード部、4 接
着剤、5 接着剤、6a,6b ボンディングワイヤ、
7 封止剤(モールド樹脂)。
Claims (7)
- 【請求項1】 リードフレームのダイパッド部にその表
面(接合電極を有する面)側が接合された第1半導体チ
ップと、第1半導体チップの裏面にその裏面が接合され
た第2半導体チップとを備え、 第1半導体チップ表面の電極とリードフレームのインナ
ーリード部がワイヤによって電気的に接合され、第2半
導体チップ表面の電極とリードフレームのインナーリー
ド部がワイヤによって電気的に接合されていることを特
徴とする半導体装置。 - 【請求項2】 上記リードフレームのダイパッド部が分
割され若しくは空孔を有するものであり、この分割部若
しくは空孔の内部を通して第1半導体チップの電極から
リードフレームのインナーリード部にワイヤが電気的に
接合されていることを特徴とする請求項1に記載の半導
体装置。 - 【請求項3】 上記リードフレームのダイパッド部に、
複数個の第1半導体チップが接合されている請求項1又
は請求項2に記載の半導体装置。 - 【請求項4】 上記第1半導体チップに、複数個の第2
半導体チップが接合されている請求項1から請求項3の
いずれか1項に記載の半導体装置。 - 【請求項5】 リードフレームのダイパッド部に第1半
導体チップの表面(接合電極を有する面)側を接合する
第1ダイボンド工程と、 第1半導体チップ表面の電極とリードフレームのインナ
ーリード部をワイヤにより電気的に接続する第1ワイヤ
ボンド工程と、 第1半導体チップと第2半導体チップの裏面同士を接合
する第2ダイボンド工程と、 第2半導体チップ表面の電極とリードフレームのインナ
ーリード部をワイヤにより電気的に接続する第2ワイヤ
ボンド工程からなる半導体装置の製造方法。 - 【請求項6】 リードフレームのダイパッド部に第1半
導体チップの表面(接合電極を有する面)側を接合する
第1ダイボンド工程と、 第1半導体チップと第2半導体チップの裏面同士を接合
する第2ダイボンド工程と、 第1半導体チップ表面の電極とリードフレームのインナ
ーリード部をワイヤにより電気的に接続する第1ワイヤ
ボンド工程と、 第2半導体チップ表面の電極とリードフレームのインナ
ーリード部をワイヤにより電気的に接続する第2ワイヤ
ボンド工程からなる半導体装置の製造方法。 - 【請求項7】 リードフレームのダイパッド部に第1半
導体チップの表面(接合電極を有する面)側を接合する
第1ダイボンド工程と、 第1半導体チップと第2半導体チップの裏面同士を接合
する第2ダイボンド工程と、 第2半導体チップ表面の電極とリードフレームのインナ
ーリード部をワイヤにより電気的に接続する第2ワイヤ
ボンド工程と、 第1半導体チップ表面の電極とリードフレームのインナ
ーリード部をワイヤにより電気的に接続する第1ワイヤ
ボンド工程からなる半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29191899A JP2001110981A (ja) | 1999-10-14 | 1999-10-14 | 半導体装置及びその製造方法 |
US09/680,304 US6441472B1 (en) | 1999-10-14 | 2000-10-06 | Semiconductor device and method of manufacturing the same |
KR10-2000-0059647A KR100387451B1 (ko) | 1999-10-14 | 2000-10-11 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29191899A JP2001110981A (ja) | 1999-10-14 | 1999-10-14 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001110981A true JP2001110981A (ja) | 2001-04-20 |
Family
ID=17775156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29191899A Pending JP2001110981A (ja) | 1999-10-14 | 1999-10-14 | 半導体装置及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6441472B1 (ja) |
JP (1) | JP2001110981A (ja) |
KR (1) | KR100387451B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100778657B1 (ko) * | 2001-10-06 | 2007-11-22 | 페어차일드코리아반도체 주식회사 | 다이오드 패키지 |
KR100818075B1 (ko) * | 2001-12-24 | 2008-03-31 | 주식회사 하이닉스반도체 | 본딩 패드 재배치를 이용한 센터 패드형 칩 패키지 |
JP2003197827A (ja) * | 2001-12-25 | 2003-07-11 | Toshiba Corp | 半導体装置およびその製造方法 |
JP3865055B2 (ja) * | 2001-12-28 | 2007-01-10 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
KR100524974B1 (ko) | 2003-07-01 | 2005-10-31 | 삼성전자주식회사 | 양면 스택 멀티 칩 패키징을 위한 인라인 집적회로 칩패키지 제조 장치 및 이를 이용한 집적회로 칩 패키지제조 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60245291A (ja) | 1984-05-21 | 1985-12-05 | 沖電気工業株式会社 | 半導体装置 |
JP2682198B2 (ja) | 1990-05-21 | 1997-11-26 | 松下電器産業株式会社 | 半導体装置および半導体装置の製造方法 |
JP3359846B2 (ja) * | 1997-07-18 | 2002-12-24 | シャープ株式会社 | 半導体装置 |
JPH11219984A (ja) * | 1997-11-06 | 1999-08-10 | Sharp Corp | 半導体装置パッケージおよびその製造方法ならびにそのための回路基板 |
-
1999
- 1999-10-14 JP JP29191899A patent/JP2001110981A/ja active Pending
-
2000
- 2000-10-06 US US09/680,304 patent/US6441472B1/en not_active Expired - Fee Related
- 2000-10-11 KR KR10-2000-0059647A patent/KR100387451B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20010067312A (ko) | 2001-07-12 |
KR100387451B1 (ko) | 2003-06-18 |
US6441472B1 (en) | 2002-08-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4412439B2 (ja) | メモリモジュール及びその製造方法 | |
JP3499202B2 (ja) | 半導体装置の製造方法 | |
KR100445073B1 (ko) | 듀얼 다이 패키지 | |
JP2002222889A (ja) | 半導体装置及びその製造方法 | |
JP2931741B2 (ja) | 半導体装置 | |
JP2004172157A (ja) | 半導体パッケージおよびパッケージスタック半導体装置 | |
JP2000133767A (ja) | 積層化半導体パッケ―ジ及びその製造方法 | |
JP2004079760A (ja) | 半導体装置及びその組立方法 | |
JP2953899B2 (ja) | 半導体装置 | |
TW405193B (en) | Tape automated bonding film | |
JP2003078071A (ja) | 半導体装置の製造方法 | |
JP3497775B2 (ja) | 半導体装置 | |
JP2001110981A (ja) | 半導体装置及びその製造方法 | |
JP3043484B2 (ja) | 半導体装置 | |
JP2000243875A (ja) | 半導体装置 | |
JPH10256472A (ja) | 複数のicチップを備えた半導体装置の構造 | |
JP2003347504A (ja) | 半導体装置及びその製造方法 | |
JPH1140563A (ja) | 半導体装置およびその電気特性変更方法 | |
US6744140B1 (en) | Semiconductor chip and method of producing the same | |
JP2522182B2 (ja) | 半導体装置 | |
JPH08279575A (ja) | 半導体パッケージ | |
JPH08250545A (ja) | 半導体装置およびその製造方法 | |
JP2000252414A (ja) | 半導体装置 | |
JPH07254659A (ja) | 並列サブエレメント形半導体装置のパッケージ及びパッケージング方法 | |
JPH0750315A (ja) | 半導体装置の実装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060410 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061003 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090630 |