JPH05183102A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05183102A JPH05183102A JP4000632A JP63292A JPH05183102A JP H05183102 A JPH05183102 A JP H05183102A JP 4000632 A JP4000632 A JP 4000632A JP 63292 A JP63292 A JP 63292A JP H05183102 A JPH05183102 A JP H05183102A
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Abstract
(57)【要約】
【目的】 小型、高密度、高速のマルチチップモジュー
ルを得る。 【構成】 可とう性フィルム１１とこの主面に形成され
たリード１４、１５からなるフィルムキャリアの独立し
たインナーリードの両面に複数のＬＳＩチップ１９、２
０をそれぞれ接合し、ＬＳＩチップが互いに表面を向い
あわせて実装されたマルチチップモジュールを得る。 【効果】 小型、高密度、高速のマルチチップモジュー
ルを得ることが出来る。
ルを得る。 【構成】 可とう性フィルム１１とこの主面に形成され
たリード１４、１５からなるフィルムキャリアの独立し
たインナーリードの両面に複数のＬＳＩチップ１９、２
０をそれぞれ接合し、ＬＳＩチップが互いに表面を向い
あわせて実装されたマルチチップモジュールを得る。 【効果】 小型、高密度、高速のマルチチップモジュー
ルを得ることが出来る。
Description
【０００１】
【産業上の利用分野】本発明は、ワークステーションや
コンピュータ等に用いるマルチチップモジュールの実装
方法に関するものである。
コンピュータ等に用いるマルチチップモジュールの実装
方法に関するものである。
【０００２】
【従来の技術】近年、ワークステーションやコンピュー
ターに対する小型化の要求は益々強くなっている。これ
らの要求に答えるためＬＳＩの実装においてはＬＳＩを
直接実装するマルチチップモジュールの開発が盛んに行
なわれている。
ターに対する小型化の要求は益々強くなっている。これ
らの要求に答えるためＬＳＩの実装においてはＬＳＩを
直接実装するマルチチップモジュールの開発が盛んに行
なわれている。
【０００３】以下図面を参照しながら、上記したマルチ
チップモジュールについて説明する。（図３）は従来の
ＴＡＢパッケージの断面図、（図４）は従来のＴＡＢパ
ッケージを用いたマルチチップモジュールの断面図を示
すものである。（図３）（図４）において、１はＴＡＢ
パッケージされたＬＳＩチップ、２は金バンプ、３はＴ
ＡＢパッケージのインナーリード、４はＴＡＢパッケー
ジのフィルム、５はＴＡＢパッケージのアウターリー
ド、６はＴＡＢパッケージの保護樹脂、７は回路基板、
８は回路基板野電極、９は回路基板の外部電極、１０は
マルチチップモジュールの外部リードである。
チップモジュールについて説明する。（図３）は従来の
ＴＡＢパッケージの断面図、（図４）は従来のＴＡＢパ
ッケージを用いたマルチチップモジュールの断面図を示
すものである。（図３）（図４）において、１はＴＡＢ
パッケージされたＬＳＩチップ、２は金バンプ、３はＴ
ＡＢパッケージのインナーリード、４はＴＡＢパッケー
ジのフィルム、５はＴＡＢパッケージのアウターリー
ド、６はＴＡＢパッケージの保護樹脂、７は回路基板、
８は回路基板野電極、９は回路基板の外部電極、１０は
マルチチップモジュールの外部リードである。
【０００４】以上のように構成された製造方法と構造に
ついて説明する。まず（図３）に示したＴＡＢパッケー
ジについて説明する。ＴＡＢパッケージは、フィルム４
とフィルム４に支持されたインナーリード３及びアウタ
ーリード５よりなるいわゆるフィルムキャリアとＬＳＩ
チップ１より構成されている。このＴＡＢパッケージの
製造方法は、まず始めに、フィルムキャリアのインナー
リード３と金バンプ２を有したＬＳＩチップ１の金バン
プを位置合わせし、一致させる。インナーリード３は、
銅よりなり表面にＳｎ，Ａｕ等が鍍金されている。次
に、加熱された加圧ツールによりインナーリード３の表
面を加圧し、インナーリード３をを金バンプ２に押し当
て、インナーリード３と金バンプ２を一括で接合する。
次に、ＬＳＩチップ１の表面に保護樹脂６を形成しＴＡ
Ｂパッケージを得るものである。
ついて説明する。まず（図３）に示したＴＡＢパッケー
ジについて説明する。ＴＡＢパッケージは、フィルム４
とフィルム４に支持されたインナーリード３及びアウタ
ーリード５よりなるいわゆるフィルムキャリアとＬＳＩ
チップ１より構成されている。このＴＡＢパッケージの
製造方法は、まず始めに、フィルムキャリアのインナー
リード３と金バンプ２を有したＬＳＩチップ１の金バン
プを位置合わせし、一致させる。インナーリード３は、
銅よりなり表面にＳｎ，Ａｕ等が鍍金されている。次
に、加熱された加圧ツールによりインナーリード３の表
面を加圧し、インナーリード３をを金バンプ２に押し当
て、インナーリード３と金バンプ２を一括で接合する。
次に、ＬＳＩチップ１の表面に保護樹脂６を形成しＴＡ
Ｂパッケージを得るものである。
【０００５】次にこのＴＡＢパッケージを用いた従来の
マルチチップモジュールについて図４とともに説明す
る。セラミック、シリコン等よりなり周囲に外部リード
１０を有した回路基板７の電極８とＴＡＢパッケージの
アウターリード５を位置合わせし、半田づけ等によりア
ウターリード５と電極８を接続する。以下同様の方法で
複数のＴＡＢパッケージを、回路基板７に搭載しマルチ
チップモジュールを得る。
マルチチップモジュールについて図４とともに説明す
る。セラミック、シリコン等よりなり周囲に外部リード
１０を有した回路基板７の電極８とＴＡＢパッケージの
アウターリード５を位置合わせし、半田づけ等によりア
ウターリード５と電極８を接続する。以下同様の方法で
複数のＴＡＢパッケージを、回路基板７に搭載しマルチ
チップモジュールを得る。
【０００６】マルチチップモジュールに搭載されるＬＳ
Ｉは、例えば、マイクロプロセッサーや、メモリー等で
あり、機器の性能が向上するにしたがいＬＳＩチップ間
の信号の伝送については、高速性が要求される。
Ｉは、例えば、マイクロプロセッサーや、メモリー等で
あり、機器の性能が向上するにしたがいＬＳＩチップ間
の信号の伝送については、高速性が要求される。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ＴＡＢパッケージされたＬＳＩチップ
が、回路基板上に平面的に実装されているため、下記に
示すような課題を有している。 （１）モジュールの
面積が大きく小型化が図れない。
うな構成では、ＴＡＢパッケージされたＬＳＩチップ
が、回路基板上に平面的に実装されているため、下記に
示すような課題を有している。 （１）モジュールの
面積が大きく小型化が図れない。
【０００８】（２）ＬＳＩチップ間の距離が長いため高
速化が図れない。 （３）ＬＳＩチップ間での接続点が多いため信頼性が低
い。
速化が図れない。 （３）ＬＳＩチップ間での接続点が多いため信頼性が低
い。
【０００９】（４）回路基板が非常に大きいためコスト
の高いものである。 本発明は上記問題点に鑑み、小型、高速、低コストなマ
ルチチップモジュールを提供するものである。
の高いものである。 本発明は上記問題点に鑑み、小型、高速、低コストなマ
ルチチップモジュールを提供するものである。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置及びその製造方法は、開口部を
有する可とう性フィルム上に形成され前記開口部より異
なる長さで突出したリード群の表面に少なくとも１個以
上の第１の半導体素子の電極が接合され、前記リード群
の前記第１の半導体素子が接合されていないリードの裏
面に少なくとも１個以上の第２の半導体素子の電極が接
合されている構成を備えたものである。
めに本発明の半導体装置及びその製造方法は、開口部を
有する可とう性フィルム上に形成され前記開口部より異
なる長さで突出したリード群の表面に少なくとも１個以
上の第１の半導体素子の電極が接合され、前記リード群
の前記第１の半導体素子が接合されていないリードの裏
面に少なくとも１個以上の第２の半導体素子の電極が接
合されている構成を備えたものである。
【００１１】また、第１の半導体素子の電極が接合され
たリードと、第２の半導体素子の電極が接合されたリー
ドの１部が可とう性フィルム上で接続されている構成を
備えたものである。
たリードと、第２の半導体素子の電極が接合されたリー
ドの１部が可とう性フィルム上で接続されている構成を
備えたものである。
【００１２】そして、開口部を有する可とう性フィルム
上に形成され前記開口部より異なる長さで突出したリー
ド群の表面に少なくとも１個以上の第１の半導体素子を
接合する工程、前記リード群の前記第１の半導体素子が
接合されていないリードの裏面に少なくとも１個以上の
第２の半導体素子を接合する工程を備えたものである。
また、開口部を有する可とう性フィルム上に形成され
前記開口部より異なる長さで突出したリード群の表面に
第１の半導体素子の電極を一括で接合する工程、前記リ
ード群の前記第１の半導体素子が接合されていないリー
ドの裏面に前記第１の半導体素子より大きい第２の半導
体素子の電極を１本ずつ順次接合する工程を備えたもの
である。
上に形成され前記開口部より異なる長さで突出したリー
ド群の表面に少なくとも１個以上の第１の半導体素子を
接合する工程、前記リード群の前記第１の半導体素子が
接合されていないリードの裏面に少なくとも１個以上の
第２の半導体素子を接合する工程を備えたものである。
また、開口部を有する可とう性フィルム上に形成され
前記開口部より異なる長さで突出したリード群の表面に
第１の半導体素子の電極を一括で接合する工程、前記リ
ード群の前記第１の半導体素子が接合されていないリー
ドの裏面に前記第１の半導体素子より大きい第２の半導
体素子の電極を１本ずつ順次接合する工程を備えたもの
である。
【００１３】そして、開口部を有する可とう性フィルム
上に形成され前記開口部より異なる長さで突出したリー
ド群の表面に第１の半導体素子の電極を接合する工程、
前記第１の半導体素子をバーンインテストする工程、前
記バーンインテストでの良品の前記第１の半導体素子が
接合されている領域の前記リード群の前記第１の半導体
素子が接合されていないリードの裏面に第２の半導体素
子の電極を接合する工程を備えたものである。
上に形成され前記開口部より異なる長さで突出したリー
ド群の表面に第１の半導体素子の電極を接合する工程、
前記第１の半導体素子をバーンインテストする工程、前
記バーンインテストでの良品の前記第１の半導体素子が
接合されている領域の前記リード群の前記第１の半導体
素子が接合されていないリードの裏面に第２の半導体素
子の電極を接合する工程を備えたものである。
【００１４】また、リードと半導体素子の電極を、突起
電極を介して接合することを備えたものである。
電極を介して接合することを備えたものである。
【００１５】
【作用】本発明は上記した構成によって、可とう性フィ
ルムの開口部に突出したリード、（いわゆるＴＡＢパッ
ケージのフィルムキャリアのインナーリード）の表裏
に、複数のＬＳＩチップを、ＬＳＩチップの表面が向か
い合うように重なった状態で接続し、また、各々のＬＳ
Ｉチップに接続されたリードは可とう性フィルム上で接
続しているため、小型、高速、低コストマルチチップモ
ジュールを得ることができる。
ルムの開口部に突出したリード、（いわゆるＴＡＢパッ
ケージのフィルムキャリアのインナーリード）の表裏
に、複数のＬＳＩチップを、ＬＳＩチップの表面が向か
い合うように重なった状態で接続し、また、各々のＬＳ
Ｉチップに接続されたリードは可とう性フィルム上で接
続しているため、小型、高速、低コストマルチチップモ
ジュールを得ることができる。
【００１６】
【実施例】以下本発明の一実施例のマルチチップモジュ
ールの製造方法について、図面を参照しながら説明す
る。
ールの製造方法について、図面を参照しながら説明す
る。
【００１７】（図１）は本発明の実施例における可とう
性フィルムの平面図を示すものであり、（図２）は本発
明のマルチチップモジュールの工程別断面図を示すもの
である。図１、図２において、１１は可とう性フィル
ム、１２はスプロケットホール、１３は開口部ａ、１４
はＬＳＩチップ１に接続するインナーリード、１５は、
ＬＳＩチップ２に接続するインナーリード、１６は可と
う性フィルム上の導体配線、１７はアウターリード、１
８は開口部ｂ、１９はＬＳＩチップａ、２０は突起電
極、２１はＬＳＩチップｂ、２２は突起電極を示すもの
である。
性フィルムの平面図を示すものであり、（図２）は本発
明のマルチチップモジュールの工程別断面図を示すもの
である。図１、図２において、１１は可とう性フィル
ム、１２はスプロケットホール、１３は開口部ａ、１４
はＬＳＩチップ１に接続するインナーリード、１５は、
ＬＳＩチップ２に接続するインナーリード、１６は可と
う性フィルム上の導体配線、１７はアウターリード、１
８は開口部ｂ、１９はＬＳＩチップａ、２０は突起電
極、２１はＬＳＩチップｂ、２２は突起電極を示すもの
である。
【００１８】以下本発明の実施例について図面を参照し
ながら説明する。図１に示したのは、いわゆるＴＡＢパ
ッケージのフィルムキャリアであり、この構成ついて説
明する。ポリイミド、ポリエステル等よりなる可とう性
フィルム１１には、搬送のためのスプロケットホール１
２、ＬＳＩチップ挿入のための開口部ａ、アウターリー
ド支持のための開口部ｂを有している。可とう性フィル
ム１１の厚みは、５０μｍ〜１２５μｍ程度である。ま
た開口部ａ１３は後に接続するＬＳＩチップより大きく
形成する。これらはすべて、金型を用いて打ち抜きによ
り形成する。次に導体配線について説明する。可とう性
フィルム１１上には、導体配線１６、導体配線より延在
した、インナーリード１４、１５、アウターリード１７
が形成されている。これらは、可とう性フィルム１１に
銅箔をはりつけた後フォトエッチングにより形成する。
また導体配線１６の厚みは、１８μｍ〜３５μｍ程度で
ある。開口部１３に突出したインナーリード１４、１５
は後に寸法の異なるＬＳＩチップと接合する部分であ
り、ＬＳＩチップの電極と対応する位置に形成されてい
る。また、表面には、Ｓｎ，Ａｕ等の鍍金が施されてい
る。インナーリード１４、１５のリード幅は通常、３０
μｍ〜１００μｍ程度である。また、インナーリード１
４及び１５の一部、例えば電源線等は、導体配線１６の
部分で一体化され電気的に接続されている。
ながら説明する。図１に示したのは、いわゆるＴＡＢパ
ッケージのフィルムキャリアであり、この構成ついて説
明する。ポリイミド、ポリエステル等よりなる可とう性
フィルム１１には、搬送のためのスプロケットホール１
２、ＬＳＩチップ挿入のための開口部ａ、アウターリー
ド支持のための開口部ｂを有している。可とう性フィル
ム１１の厚みは、５０μｍ〜１２５μｍ程度である。ま
た開口部ａ１３は後に接続するＬＳＩチップより大きく
形成する。これらはすべて、金型を用いて打ち抜きによ
り形成する。次に導体配線について説明する。可とう性
フィルム１１上には、導体配線１６、導体配線より延在
した、インナーリード１４、１５、アウターリード１７
が形成されている。これらは、可とう性フィルム１１に
銅箔をはりつけた後フォトエッチングにより形成する。
また導体配線１６の厚みは、１８μｍ〜３５μｍ程度で
ある。開口部１３に突出したインナーリード１４、１５
は後に寸法の異なるＬＳＩチップと接合する部分であ
り、ＬＳＩチップの電極と対応する位置に形成されてい
る。また、表面には、Ｓｎ，Ａｕ等の鍍金が施されてい
る。インナーリード１４、１５のリード幅は通常、３０
μｍ〜１００μｍ程度である。また、インナーリード１
４及び１５の一部、例えば電源線等は、導体配線１６の
部分で一体化され電気的に接続されている。
【００１９】次にこのフィルムキャリアを用いた、マル
チチップモジュールの製造方法について図２とともに説
明する。まず始めに図２ａに示すように、突起電極２０
を有したＬＳＩチップａ１９の突起電極２０とインナー
リード１４を位置合わせする。突起電極２０は、Ａｕ，
Ｃｕ等よりなりその寸法は、厚みが１０μｍ〜３０μ
ｍ、径が３０μｍ〜１００μｍ程度である。次に図２ｂ
に示すように加圧ツール２３によりインナーリード１４
を加圧、加熱しインナーリード１４とＬＳＩチップａ１
９の突起電極２０を一括で接合する。接合は、突起電極
２０が，Ａｕで、インナーリード１４の表面がＳｎの場
合は、Ａｕ−Ｓｎの合金で行なわれる。この場合、加熱
温度は３００℃から４００℃、加圧力は、突起電極あた
り１０グラムから５０グラム程度で良好な接続が得られ
る。次に図２ｃに示すように、ＬＳＩチップａ１９と反
対の面に次に接合するＬＳＩチップｂ２１を配置し、Ｌ
ＳＩチップｂ２１の突起電極２２とインナーリード１５
を位置合わせした後、ボンディングツール２５により、
インナーリード１５を１本ずつ、加圧加熱し、インナー
リード１５と突起電極２２を接合する。接合は、Ａｕ−
Ｓｎ合金または、Ａｕ−Ａｕの拡散等により行なう。ま
た、ボンディングツール２５には、超音波振動を印可す
ることもできる。その場合は、ボンディングツール２５
の加熱温度をより低く設定することができ、耐熱性の低
いデバイスのボンディングに適している。ボンディング
の条件は、加熱温度２００℃から３５０℃、加圧力は突
起電極あたり１０グラムから１００グラム程度である。
また、ＬＳＩチップの突起電極とインナーリードの接合
におおいて、ステージを加熱し、ＬＳＩチップを加熱し
てもよい。次に図２ｄに示すように、アウターリード１
７の部分で可とう性フィルム１１を切断し、マルチチッ
プモジュールを得るものである。本実施例では、突起電
極の形成は、ＬＳＩチップ側に形成した例について述べ
たが、転写バンプ方式などによりインナーリード側に形
成する方法を用いてもよい。この場合のＬＳＩチップの
接合方法は、突起電極が、ＬＳＩチップ側に形成された
場合と同様の方法で容易に行なうことが出来る。またＬ
ＳＩチップの接合終了後に、樹脂を用いてＬＳＩチップ
表面の保護を行なうこともできる。ＬＳＩチップａ１９
と、ＬＳＩチップｂ２１に接続された、インナーリード
１４、１５の一部は、前述したように、導体配線１６部
で接続されており、この状態で回路を構成することが出
来る。また、ＬＳＩチップａ１９を接続した後、特性検
査、バーンインテストを行なった後、良品のＬＳＩチッ
プａ１９が接続された領域のみに、次のＬＳＩチップｂ
２１を接合することによりマルチチップモジュールの歩
留まりを高くすることが出来、低コスト化を図ることが
出来る。これは、例えば、ＬＳＩチップａ１９がメモリ
ー、ＬＳＩチップｂ２１が、マイクロプロセッサーであ
るような、ＣＰＵモジュールの場合に特に有効な手段で
ある。
チチップモジュールの製造方法について図２とともに説
明する。まず始めに図２ａに示すように、突起電極２０
を有したＬＳＩチップａ１９の突起電極２０とインナー
リード１４を位置合わせする。突起電極２０は、Ａｕ，
Ｃｕ等よりなりその寸法は、厚みが１０μｍ〜３０μ
ｍ、径が３０μｍ〜１００μｍ程度である。次に図２ｂ
に示すように加圧ツール２３によりインナーリード１４
を加圧、加熱しインナーリード１４とＬＳＩチップａ１
９の突起電極２０を一括で接合する。接合は、突起電極
２０が，Ａｕで、インナーリード１４の表面がＳｎの場
合は、Ａｕ−Ｓｎの合金で行なわれる。この場合、加熱
温度は３００℃から４００℃、加圧力は、突起電極あた
り１０グラムから５０グラム程度で良好な接続が得られ
る。次に図２ｃに示すように、ＬＳＩチップａ１９と反
対の面に次に接合するＬＳＩチップｂ２１を配置し、Ｌ
ＳＩチップｂ２１の突起電極２２とインナーリード１５
を位置合わせした後、ボンディングツール２５により、
インナーリード１５を１本ずつ、加圧加熱し、インナー
リード１５と突起電極２２を接合する。接合は、Ａｕ−
Ｓｎ合金または、Ａｕ−Ａｕの拡散等により行なう。ま
た、ボンディングツール２５には、超音波振動を印可す
ることもできる。その場合は、ボンディングツール２５
の加熱温度をより低く設定することができ、耐熱性の低
いデバイスのボンディングに適している。ボンディング
の条件は、加熱温度２００℃から３５０℃、加圧力は突
起電極あたり１０グラムから１００グラム程度である。
また、ＬＳＩチップの突起電極とインナーリードの接合
におおいて、ステージを加熱し、ＬＳＩチップを加熱し
てもよい。次に図２ｄに示すように、アウターリード１
７の部分で可とう性フィルム１１を切断し、マルチチッ
プモジュールを得るものである。本実施例では、突起電
極の形成は、ＬＳＩチップ側に形成した例について述べ
たが、転写バンプ方式などによりインナーリード側に形
成する方法を用いてもよい。この場合のＬＳＩチップの
接合方法は、突起電極が、ＬＳＩチップ側に形成された
場合と同様の方法で容易に行なうことが出来る。またＬ
ＳＩチップの接合終了後に、樹脂を用いてＬＳＩチップ
表面の保護を行なうこともできる。ＬＳＩチップａ１９
と、ＬＳＩチップｂ２１に接続された、インナーリード
１４、１５の一部は、前述したように、導体配線１６部
で接続されており、この状態で回路を構成することが出
来る。また、ＬＳＩチップａ１９を接続した後、特性検
査、バーンインテストを行なった後、良品のＬＳＩチッ
プａ１９が接続された領域のみに、次のＬＳＩチップｂ
２１を接合することによりマルチチップモジュールの歩
留まりを高くすることが出来、低コスト化を図ることが
出来る。これは、例えば、ＬＳＩチップａ１９がメモリ
ー、ＬＳＩチップｂ２１が、マイクロプロセッサーであ
るような、ＣＰＵモジュールの場合に特に有効な手段で
ある。
【００２０】以上のように本実施例によれば、フィルム
キャリアの電気的に独立したインナーリドの両面に複数
個のＬＳＩチップを接続し、可とう性フィルム上で一部
のリードを接続することにより、小型、高密度、低コス
トのマルチチップモジュールを得ることができる。ま
た、最初に搭載した、ＬＳＩチップの良品のみに次のＬ
ＳＩチップを搭載することにより、非常に歩留まりの高
いマルチチップモジュールを得ることが出来る。
キャリアの電気的に独立したインナーリドの両面に複数
個のＬＳＩチップを接続し、可とう性フィルム上で一部
のリードを接続することにより、小型、高密度、低コス
トのマルチチップモジュールを得ることができる。ま
た、最初に搭載した、ＬＳＩチップの良品のみに次のＬ
ＳＩチップを搭載することにより、非常に歩留まりの高
いマルチチップモジュールを得ることが出来る。
【００２１】
【発明の効果】以上のように本発明はフィルムキャリア
の電気的に独立したしたインナーリードの両面に複数個
のＬＳＩチップを接続し、可とう性フィルム上で一部の
リードを接続することによりフィルムキャリア上でマル
チチップモジュールを得る構成であるため、従来のよう
に回路基板上に平面的にＴＡＢパッケージされたＬＳＩ
チップを実装していく方法とは異なりＬＳＩチップを積
層する構造であるため、非常に小型、高密度にすること
が出来るとともに、実装したＬＳＩチップ間の距離が非
常に短いため信号の伝はん速度が早くなり、高速のマル
チチップモジュールを得ることが出来る。また、最初に
接合したした、ＬＳＩチップの良品のみに次のＬＳＩチ
ップを接合することにより、非常に歩留まりが高く、低
コストのマルチチップモジュールを得ることが出来る。
の電気的に独立したしたインナーリードの両面に複数個
のＬＳＩチップを接続し、可とう性フィルム上で一部の
リードを接続することによりフィルムキャリア上でマル
チチップモジュールを得る構成であるため、従来のよう
に回路基板上に平面的にＴＡＢパッケージされたＬＳＩ
チップを実装していく方法とは異なりＬＳＩチップを積
層する構造であるため、非常に小型、高密度にすること
が出来るとともに、実装したＬＳＩチップ間の距離が非
常に短いため信号の伝はん速度が早くなり、高速のマル
チチップモジュールを得ることが出来る。また、最初に
接合したした、ＬＳＩチップの良品のみに次のＬＳＩチ
ップを接合することにより、非常に歩留まりが高く、低
コストのマルチチップモジュールを得ることが出来る。
【図１】本発明の第１の実施例におけるフィルムキャリ
アの上面図
アの上面図
【図２】本発明のマルチチップモジュルノ１実施例にお
ける工程別断面図
ける工程別断面図
【図３】従来のＴＡＢパッケージの断面図
【図４】従来のマルチチップモジュールの断面図
１ ＴＡＢパッケージされたＬＳＩチップ ２ 金バンプ ３ インナーリード ４ フィルム ５ アウターリード ６ 保護樹脂 ７ 回路基板 ８ 回路基板の電極 ９ 回路基板の外部電極 １０ 外部リード １１ 可とう性フィルム １２ スプロケットホール １３ 開口部Ａ １４ ＬＳＩチップａに接続するインナーリード １５ ＬＳＩチップｂに接続するインナーリード １６ 可とう性フィルム上の導体配線 １７ アウターリード １８ 開口部Ｂ １９ ＬＳＩチップａ ２０ 突起電極 ２１ ＬＳＩチップｂ ２２ 突起電極 ２３ 加圧ツール ２４ ステージ ２５ ボンディングツール
Claims (9)
- 【請求項１】開口部を有する可とう性フィルム上に形成
され、前記開口部より異なる長さで突出したリード群の
表面に少なくとも１個以上の第１の半導体素子の電極が
接合され、前記リード群の前記第１の半導体素子が接合
されていないリードの裏面に少なくとも１個以上の第２
の半導体素子の電極が接合されていることを特徴とする
半導体装置。 - 【請求項２】第１の半導体素子の電極が接合されたリー
ドと、第２の半導体素子の電極が接合されたリードの１
部が可とう性フィルム上で接続されていることを特徴と
請求項１記載の半導体装置。 - 【請求項３】リードと半導体素子の電極が突起電極を介
して接合されていることを特徴とする請求項１及び２記
載の半導体装置。 - 【請求項４】開口部を有する可とう性フィルム上に形成
され前記開口部より異なる長さで突出したリード群の表
面に少なくとも１個以上の第１の半導体素子を接合する
工程、前記リード群の前記第１の半導体素子が接合され
ていないリードの裏面に少なくとも１個以上の第２の半
導体素子を接合する工程よりなることを特徴とする半導
体装置の製造方法。 - 【請求項５】リードと半導体素子の電極を突起電極を介
して接合することを特徴とする請求項４記載の半導体装
置の製造方法。 - 【請求項６】開口部を有する可とう性フィルム上に形成
され前記開口部より異なる長さで突出したリード群の表
面に第１の半導体素子の電極を一括で接合する工程、前
記リード群の前記第１の半導体素子が接合されていない
リードの裏面に前記第１の半導体素子より大きい第２の
半導体素子の電極を１本ずつ順次接合する工程よりなる
ことを特徴とする半導体装置の製造方法。 - 【請求項７】リードと半導体素子の電極を突起電極を介
して接合することを特徴とする請求項６記載の半導体装
置の製造方法。 - 【請求項８】開口部を有する可とう性フィルム上に形成
され前記開口部より異なる長さで突出したリード群の表
面に第１の半導体素子の電極を接合する工程、前記第１
の半導体素子をバーンインテストする工程、前記バーン
インテストでの良品の前記第１の半導体素子が接合され
ている領域の前記リード群の前記第１の半導体素子が接
合されていないリードの裏面に第２の半導体素子の電極
を接合する工程よりなることを特徴とする半導体装置の
製造方法。 - 【請求項９】リードと半導体素子の電極を突起電極を介
して接合することを特徴とする請求項８記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000632A JP2924394B2 (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000632A JP2924394B2 (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183102A true JPH05183102A (ja) | 1993-07-23 |
| JP2924394B2 JP2924394B2 (ja) | 1999-07-26 |
Family
ID=11479108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000632A Expired - Fee Related JP2924394B2 (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924394B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980012371A (ko) * | 1996-07-16 | 1998-04-30 | 사와무라 시꼬 | 반도체 집적회로에 내부리드의 무범프 접속방법 |
| US6509631B2 (en) | 2000-05-26 | 2003-01-21 | Sharp Kabushiki Kaisha | Semiconductor device and liquid crystal module |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
-
1992
- 1992-01-07 JP JP4000632A patent/JP2924394B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980012371A (ko) * | 1996-07-16 | 1998-04-30 | 사와무라 시꼬 | 반도체 집적회로에 내부리드의 무범프 접속방법 |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US6509631B2 (en) | 2000-05-26 | 2003-01-21 | Sharp Kabushiki Kaisha | Semiconductor device and liquid crystal module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924394B2 (ja) | 1999-07-26 |
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