JPS62120546A - デコ−ダの試験装置 - Google Patents
デコ−ダの試験装置Info
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- JPS62120546A JPS62120546A JP60260618A JP26061885A JPS62120546A JP S62120546 A JPS62120546 A JP S62120546A JP 60260618 A JP60260618 A JP 60260618A JP 26061885 A JP26061885 A JP 26061885A JP S62120546 A JPS62120546 A JP S62120546A
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- decoder
- outputs
- circuit
- output
- test
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えばMOS−LS Iに形成されるデコー
ダの試験装置に関する。
ダの試験装置に関する。
従来の技術
情報処理等の分野において、利用されるLSIは大規模
化の傾向にあり、それに伴ってLSIには種々の試験回
路が組み込まれるようになった。
化の傾向にあり、それに伴ってLSIには種々の試験回
路が組み込まれるようになった。
例えば、マイクロプロセッサには、その内部ROMある
いはRAMの掃き出しモード、外部インストラクション
実行モード等の機能があり、さらに最近のハイエンド製
品には自己診断プログラムを内蔵しているものもある。
いはRAMの掃き出しモード、外部インストラクション
実行モード等の機能があり、さらに最近のハイエンド製
品には自己診断プログラムを内蔵しているものもある。
このような種々の試験機能を内蔵させることにより、L
SI上で試験回路の占める割合が増大する。そこで、L
SIのチップ面積は大型化すると共に試験回路自体の故
障度合も大きくなる。そのため、試験回路としては、可
能な限り少ない素子数で形成することが要請される。
SI上で試験回路の占める割合が増大する。そこで、L
SIのチップ面積は大型化すると共に試験回路自体の故
障度合も大きくなる。そのため、試験回路としては、可
能な限り少ない素子数で形成することが要請される。
このような要請に応えるものとして、例えばデコーダの
試験装置として第4図に示すような従来例があった。こ
の装置は一般的なものであって、デコーダの複数出力の
うち1つの出力のみを論理的に選択して検出するように
なっている。
試験装置として第4図に示すような従来例があった。こ
の装置は一般的なものであって、デコーダの複数出力の
うち1つの出力のみを論理的に選択して検出するように
なっている。
第4図において、被試験デコーダ41には複数の符号仕
入カニ1、■2・・・・、1.と複数の符号化出力O0
,0□・・・・0□ト1.02゜が具っている。試験回
路42は、デコーダ41の複数の符号化出力01.02
・・・・0□′を導入して試験を行うものである。
入カニ1、■2・・・・、1.と複数の符号化出力O0
,0□・・・・0□ト1.02゜が具っている。試験回
路42は、デコーダ41の複数の符号化出力01.02
・・・・0□′を導入して試験を行うものである。
その試験結果を表す試験出力Sが論理“1”の場合には
、デコーダ41が正常に動作しており、当該デコーダ4
1の出力が1つのみ選択されていることを示す。これに
対し、試験出力Sが論理“0”の場合には、デコーダ4
1の出力が2以上選択された場合であり、当該デコーダ
41が誤動作してい丞ことを示す。従って、試験出力S
の論理状態によって、デコーダ41が正常に動作してい
るか否かが判る。
、デコーダ41が正常に動作しており、当該デコーダ4
1の出力が1つのみ選択されていることを示す。これに
対し、試験出力Sが論理“0”の場合には、デコーダ4
1の出力が2以上選択された場合であり、当該デコーダ
41が誤動作してい丞ことを示す。従って、試験出力S
の論理状態によって、デコーダ41が正常に動作してい
るか否かが判る。
第5図は、第4図に示すデコーダ42の一具体例である
。ここで、デコーダ41の出力○、はアンドゲート51
.に直接供給されると共にインバータ53゜を介して他
のアンドゲート511.に供給されている。
。ここで、デコーダ41の出力○、はアンドゲート51
.に直接供給されると共にインバータ53゜を介して他
のアンドゲート511.に供給されている。
これに対し、出力0□はインバータ533を介して両ア
ンドゲート51、および51nにそれぞれ供給されてい
る。同様にして、出力02″は直接アンドゲート51゜
に供給されると共にインバータ53nを介してアンドゲ
ート511 に供給されている。出力02″−’は、イ
ンバータ53.、を介してアンドゲート51.、および
511 にそれぞれ供給されている。このようにして複
数の符号化出力が供給されている複数のアンドゲート5
11〜51I、の論理積出力は、1つのオアゲート55
に供給されている。その論理和出力が試験出力Sとして
与えられる。従って、この試験出力Sは、 5=(0、・02・ ・・・・・・02トド02″)+
(Ot ・02− −−−−−−02”−’ −02
”) +・・・・・+(0+・0゜・ ・・・・・・0
.n−1・On)の論理式で表わされる。
ンドゲート51、および51nにそれぞれ供給されてい
る。同様にして、出力02″は直接アンドゲート51゜
に供給されると共にインバータ53nを介してアンドゲ
ート511 に供給されている。出力02″−’は、イ
ンバータ53.、を介してアンドゲート51.、および
511 にそれぞれ供給されている。このようにして複
数の符号化出力が供給されている複数のアンドゲート5
11〜51I、の論理積出力は、1つのオアゲート55
に供給されている。その論理和出力が試験出力Sとして
与えられる。従って、この試験出力Sは、 5=(0、・02・ ・・・・・・02トド02″)+
(Ot ・02− −−−−−−02”−’ −02
”) +・・・・・+(0+・0゜・ ・・・・・・0
.n−1・On)の論理式で表わされる。
発明が解決しようとする問題点
しかしながら、このような従来の試験回路42の構成に
あっては、その回路素子数が極めて多くなってしまうと
いう問題点があった。
あっては、その回路素子数が極めて多くなってしまうと
いう問題点があった。
例えばCMO3で構成する場合、デコーダ41の出力数
をnとすると、インバータ53.〜53nを形成するト
ランジスタは(2”X2)個、アンドゲート51.〜5
1..を形成するトランジスタは(2″X2″×2)個
、オアゲート55を形成するトランジスタはく2°×2
)個をそれぞれ必要となる。つまり、C2”2(1+
2”−’)E個と極めて多くのトランジスタが必要とな
る。
をnとすると、インバータ53.〜53nを形成するト
ランジスタは(2”X2)個、アンドゲート51.〜5
1..を形成するトランジスタは(2″X2″×2)個
、オアゲート55を形成するトランジスタはく2°×2
)個をそれぞれ必要となる。つまり、C2”2(1+
2”−’)E個と極めて多くのトランジスタが必要とな
る。
本発明は、このような問題点に鑑みて為されたものであ
り、構成素子数の少ないデコーダの試験装置を提供する
ことを目的としている。
り、構成素子数の少ないデコーダの試験装置を提供する
ことを目的としている。
問題点を解決するための手段
本発明にあっては、デコーダの複数の符号化出力を入力
とし、その選択状態にある符号化出力の数に応じてレベ
ルの変化する出力信号を発生するレシオの論理和回路と
、該論理和回路の出力信号が閾値レベルを越すか否かを
検出するレベル検出手段とを有している。指令手段によ
ってレシオの論理和回路を付勢状態とさせるようになっ
て右り、当該付勢状態のときに論理和回路の出力信号の
信号レベルによってデコーダの正常、異常が判別できる
ようになっている。
とし、その選択状態にある符号化出力の数に応じてレベ
ルの変化する出力信号を発生するレシオの論理和回路と
、該論理和回路の出力信号が閾値レベルを越すか否かを
検出するレベル検出手段とを有している。指令手段によ
ってレシオの論理和回路を付勢状態とさせるようになっ
て右り、当該付勢状態のときに論理和回路の出力信号の
信号レベルによってデコーダの正常、異常が判別できる
ようになっている。
置皿
本発明においては、試験を行うために、レシオの論理和
回路が付勢状態とされる。そのときの複数の符号化出力
にふいて、選択状態にある出力数に応じて出力信号のレ
ベルが変わる。
回路が付勢状態とされる。そのときの複数の符号化出力
にふいて、選択状態にある出力数に応じて出力信号のレ
ベルが変わる。
1つのみの符号化出力が選択状態にあるときの出力信号
レベルを検出するように、レベル検出手段の閾値レベル
を定めておくと、2つ以上の符号化出力が選択状態にあ
るときにはレベル検出信号が発生されない。
レベルを検出するように、レベル検出手段の閾値レベル
を定めておくと、2つ以上の符号化出力が選択状態にあ
るときにはレベル検出信号が発生されない。
従って、レベル検出手段のレベル検出信号によって、1
つのみの符号化出力が選択状態にあるデコーダの正常動
作および複数の符号化出力が選択状態にある異常動作を
判別することができる。
つのみの符号化出力が選択状態にあるデコーダの正常動
作および複数の符号化出力が選択状態にある異常動作を
判別することができる。
実施例
以下、添付の図面を参照して本発明を実施例により詳細
に説明する。
に説明する。
第1図は本発明の一実施例を示す。ここで、デコーダか
らの複数の符号化出力信号01.02・・・・、02”
−’、02″が供給されているレシオの論理和回路11
は、論理和出力信号S、を発生する。この論理和出力信
号Slはセンス・アンプ12に供給されて、試験出力信
号S2が発生される。
らの複数の符号化出力信号01.02・・・・、02”
−’、02″が供給されているレシオの論理和回路11
は、論理和出力信号S、を発生する。この論理和出力信
号Slはセンス・アンプ12に供給されて、試験出力信
号S2が発生される。
第2図は、第1図に示す試験回路の一具体例を示す。こ
こで、複数の符号化出力信号08.02・・・・、02
″はそれぞれ対応する複数のNチャネル・トランジスタ
2t+ 〜21..のゲートに供給される。これらのト
ランジスタ21.〜21..のドレインは共通に接地さ
れており、またソースは共通接続され、別なPチャネル
・トランジスタ23のソースドレイン回路を介して駆動
電源(電圧−VC)に接続されていると共に、センス・
アンプ・12の信号入力端子に接続されている。
こで、複数の符号化出力信号08.02・・・・、02
″はそれぞれ対応する複数のNチャネル・トランジスタ
2t+ 〜21..のゲートに供給される。これらのト
ランジスタ21.〜21..のドレインは共通に接地さ
れており、またソースは共通接続され、別なPチャネル
・トランジスタ23のソースドレイン回路を介して駆動
電源(電圧−VC)に接続されていると共に、センス・
アンプ・12の信号入力端子に接続されている。
Pチャネル・トランジスタ23のゲートには試験信号T
が供給されるようになっている。
が供給されるようになっている。
上述した構成の動作を以下に説明する。
先ず、デコーダの試験を行っていないときには、図示し
ない指令手段によって試験信号Tが入力されないので、
その信号レベルは高レベルにある。
ない指令手段によって試験信号Tが入力されないので、
その信号レベルは高レベルにある。
従って、Pチャネル・トランジスタ23はオフ状態であ
り、複数のNチャネル・トランジスタ21.〜21、、
には電流が流れない。それにより、試験を行わないとき
の不要な電力消費は抑制される。
り、複数のNチャネル・トランジスタ21.〜21、、
には電流が流れない。それにより、試験を行わないとき
の不要な電力消費は抑制される。
次に、デコーダの試験を行う場合をみる。試験信号Tを
低信号レベルとする。すると、Pチャネル・トランジス
タ23はオンとなり、複数のNチャネル・トランジスタ
21.〜21..は付勢されて、それぞれのゲート電位
に応じて導通可能状態となる。
低信号レベルとする。すると、Pチャネル・トランジス
タ23はオンとなり、複数のNチャネル・トランジスタ
21.〜21..は付勢されて、それぞれのゲート電位
に応じて導通可能状態となる。
いま、複数の符号化出力信号O1〜0□′のうちの1つ
のみが選択されている(高信号レベル状態)場合、それ
に応じたNチャネル・トランジスタが、オンとなる。そ
のオン状態の抵抗値は、各トランジスタによっては多少
ばらつきがあるが、ここではその平均的な値としてR,
l とする。
のみが選択されている(高信号レベル状態)場合、それ
に応じたNチャネル・トランジスタが、オンとなる。そ
のオン状態の抵抗値は、各トランジスタによっては多少
ばらつきがあるが、ここではその平均的な値としてR,
l とする。
ところが、デコーダが異常動作状態にあるものとし、そ
こからの複数の符号化出力信号01〜0□“のうちの2
以上が選択されて高レベルにある場合には、複数のNチ
ャネル・トランジスタ21.〜21Mのうち2以上が共
にオンとなる。これらのトランジスタは互いに並列接続
となっているので、それらの動作上の等価的な合成抵抗
値R8は、として表わされる。ここで、mは選択されて
いる符号化出力信号の数である。
こからの複数の符号化出力信号01〜0□“のうちの2
以上が選択されて高レベルにある場合には、複数のNチ
ャネル・トランジスタ21.〜21Mのうち2以上が共
にオンとなる。これらのトランジスタは互いに並列接続
となっているので、それらの動作上の等価的な合成抵抗
値R8は、として表わされる。ここで、mは選択されて
いる符号化出力信号の数である。
従って、センス・アンプ12に入力される論理和出力信
号S1が有する電圧は、1個のNチャネル・トランジス
タのオン状態時(抵抗値R,)と、m個のNチャネル・
トランジスタのオン状態時(抵抗値RIl/m)とでは
異なってくる。
号S1が有する電圧は、1個のNチャネル・トランジス
タのオン状態時(抵抗値R,)と、m個のNチャネル・
トランジスタのオン状態時(抵抗値RIl/m)とでは
異なってくる。
第3図はセンス・アンプ12に入力される信号S1が有
する電圧VSIのレベルを示す。まず、試験を行ってい
ない状態では、電圧Vs+は大レベルなV。
する電圧VSIのレベルを示す。まず、試験を行ってい
ない状態では、電圧Vs+は大レベルなV。
(? −VC)にある。
そこで、試験を行うべく指令された場合(Tが低レベル
)、1つのNチャネル・トランジスタがオンとなると、
そのときの電圧Vs+は小レベルの■1となる。ところ
が、2つのNチャネル・トランジスタがオンとなれば更
に小レベルの■2となる。
)、1つのNチャネル・トランジスタがオンとなると、
そのときの電圧Vs+は小レベルの■1となる。ところ
が、2つのNチャネル・トランジスタがオンとなれば更
に小レベルの■2となる。
センス・アンプ12を閾値入力端子VT11とするレベ
ル検出回路として構成すれば、電圧V s rのレベル
差によって2値をとる試験出力信号S2が得られる。
ル検出回路として構成すれば、電圧V s rのレベル
差によって2値をとる試験出力信号S2が得られる。
つまり、閾値■ア□を、v、>Vア□>V2となるよう
に予め設定しておけば、複数のNチャネル・トランジス
タ211〜21.のうちの1つのみがオンのときは“1
”、複数のトランジスタがオンとなっているときは“0
”としてレベル検出信号が出力される。
に予め設定しておけば、複数のNチャネル・トランジス
タ211〜21.のうちの1つのみがオンのときは“1
”、複数のトランジスタがオンとなっているときは“0
”としてレベル検出信号が出力される。
従って、試験出力信号S2の“1″および“0”によっ
て、デコーダの出力が1つのみ選択されている正常動作
状態および複数選択されている異常動作状態を知ること
ができる。
て、デコーダの出力が1つのみ選択されている正常動作
状態および複数選択されている異常動作状態を知ること
ができる。
ところで、試験回路を形成する素子数をトランジスタの
数でみれば、デコーダが2″の命令を有する場合、レシ
オの論理和回路11のPチャネル・トランジスタが1個
、Nチャネル・トランジスタがn個数である。また、セ
ンス・アンプ12については通常10個程度のトランジ
スタで形成できる。
数でみれば、デコーダが2″の命令を有する場合、レシ
オの論理和回路11のPチャネル・トランジスタが1個
、Nチャネル・トランジスタがn個数である。また、セ
ンス・アンプ12については通常10個程度のトランジ
スタで形成できる。
発明の効果
以上詳述した如く本発明によれば、レシオの論理和回路
の動作出力信号のレベル差によって、本来1つのみの符
号化出力が選択されるデコーダの正常、異常を判別する
ことができる。
の動作出力信号のレベル差によって、本来1つのみの符
号化出力が選択されるデコーダの正常、異常を判別する
ことができる。
第1図は本発明の1実施例によるデコーダの試験装置を
示す構成ブロック図である。 第2図は第1図の構成をより詳細に示す具体的な回路図
である。 第3図は本発明の第2図に示した実施例の動作を説明す
るための電圧レベル状態図である。 第4図は従来例を示す構成ブロック図である。 第5図は第4図の詳細回路図である。 (主な参照番号) 11・・試験回路、12・・センス・アンプ、21、〜
21.・・Nチャネル・トランジスタ、23・・Pチャ
ネル・トランジスタ、 O8〜On・・符号化出力信号、 V丁□・・閾値電圧、 41・・デコーダ、51、〜5
1.・・アンドゲート、 53、〜53n・・インバータ
示す構成ブロック図である。 第2図は第1図の構成をより詳細に示す具体的な回路図
である。 第3図は本発明の第2図に示した実施例の動作を説明す
るための電圧レベル状態図である。 第4図は従来例を示す構成ブロック図である。 第5図は第4図の詳細回路図である。 (主な参照番号) 11・・試験回路、12・・センス・アンプ、21、〜
21.・・Nチャネル・トランジスタ、23・・Pチャ
ネル・トランジスタ、 O8〜On・・符号化出力信号、 V丁□・・閾値電圧、 41・・デコーダ、51、〜5
1.・・アンドゲート、 53、〜53n・・インバータ
Claims (1)
- 【特許請求の範囲】 複数の入力に基づいて1つの出力が選択されるようにな
っている複数の符号化出力を発生するデコーダと、 前記複数の符号化出力が供給され、その出力のうちの選
択状態にある出力数に応じて信号レベルの変る出力信号
を発生するレシオの論理和回路と該論理和回路の出力信
号が閾値レベルを越すか否かを検出するレベル検出手段
と、 前記レシオの論理和回路に試験指令信号を供給して付勢
状態とさせる指令手段と、 を具え、前記レシオの論理和回路が付勢状態となってい
るとき、前記レベル検出手段によって、前記デコーダか
らの複数出力の1つのみが選択されているのか否かを判
別するように構成したことを特徴とするデコーダの試験
装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60260618A JPS62120546A (ja) | 1985-11-20 | 1985-11-20 | デコ−ダの試験装置 |
US06/931,830 US4817033A (en) | 1985-11-20 | 1986-11-18 | Signal detecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60260618A JPS62120546A (ja) | 1985-11-20 | 1985-11-20 | デコ−ダの試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62120546A true JPS62120546A (ja) | 1987-06-01 |
Family
ID=17350425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60260618A Pending JPS62120546A (ja) | 1985-11-20 | 1985-11-20 | デコ−ダの試験装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4817033A (ja) |
JP (1) | JPS62120546A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5544175A (en) * | 1994-03-15 | 1996-08-06 | Hewlett-Packard Company | Method and apparatus for the capturing and characterization of high-speed digital information |
US5995016A (en) * | 1996-12-17 | 1999-11-30 | Rambus Inc. | Method and apparatus for N choose M device selection |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55166749A (en) * | 1979-06-15 | 1980-12-26 | Nec Corp | Decoder circuit |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4039858A (en) * | 1976-04-05 | 1977-08-02 | Rca Corporation | Transition detector |
US4306194A (en) * | 1979-10-11 | 1981-12-15 | International Business Machines Corporation | Data signal detection circuit |
-
1985
- 1985-11-20 JP JP60260618A patent/JPS62120546A/ja active Pending
-
1986
- 1986-11-18 US US06/931,830 patent/US4817033A/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55166749A (en) * | 1979-06-15 | 1980-12-26 | Nec Corp | Decoder circuit |
Also Published As
Publication number | Publication date |
---|---|
US4817033A (en) | 1989-03-28 |
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