JPH06160490A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06160490A JPH06160490A JP4317399A JP31739992A JPH06160490A JP H06160490 A JPH06160490 A JP H06160490A JP 4317399 A JP4317399 A JP 4317399A JP 31739992 A JP31739992 A JP 31739992A JP H06160490 A JPH06160490 A JP H06160490A
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Abstract
ト入力端子の各入力バッファのテストを、テスト専用の
出力端子を新たに設けることなく実施する。 【構成】 半導体装置1は、テスト信号処理回路7を備
えており、各信号入力端子2にテスト信号が与えられ、
各入力バッファ2aから出力された信号を受けてテスト
出力信号として出力する。マルチプレクサ9は、内部回
路6の1出力と、テスト信号処理回路7からのテスト出
力信号とが与えられ、このうち一方を出力する。マルチ
プレクサ10は、マルチプレクサ9の出力と、クロック
入力端子3の入力バッファ3aのテスト出力信号となる
NANDゲート81 の出力とが与えられ、このうちいず
れか一方を出力する。リセット入力端子4の入力バッフ
ァ4aのテスト出力信号となるNANDゲート82 の出
力信号によって、マルチプレクサ10の選択制御信号と
する。
Description
ファのテストを行う回路を備えた半導体装置に関するも
のである。
構成を図2に示す。半導体装置20は、多数の信号入力
端子21、クロック入力端子22及びリセット入力端子
23を備えており、この各入力端子は、それぞれ入力バ
ッファ21a,22a,23aを介して内部回路24に
接続されている。また、各信号入力端子21の入力バッ
ファ21aのテストを行うために必要なテスト信号処理
回路25が設けられており、入力バッファ21aの出力
側に、この内部回路24と並列に接続されている。
ゲート26を図示のように一連に接続した、いわゆるN
AND−TREEを形成しており、各信号入力端子から
それぞれ入力されたテスト入力信号を受けて、その結果
を1つのテスト出力信号として出力するものである。こ
のテスト出力信号は、マルチプレクサ27を介して、図
示の例では最下部の出力端子28T に与えられ、このテ
スト出力信号を検出することにより、各入力バッファ2
1aの検査を行っている。
号と内部回路24からの1本の出力信号とを受け、内部
回路24で発生する選択制御信号に基づいて、このうち
いずれか一方の信号を選択的に出力する機構となってい
る。このようにマルチプレクサ27を用いてテスト出力
信号と内部回路24の出力信号とを切り替えることで、
テスト専用の出力端子を別に設けることなく、限られた
数の出力端子28の有効利用が計られている。
路構成では、例えばリセット入力端子23の入力バッフ
ァ23aのテストを実行しようとすると、リセット入力
端子23から入力されたテスト信号によって内部回路2
4がリセット状態となる。内部回路24がリセット状態
となった場合には、通常、マルチプレクサ27が選択制
御信号によって内部回路側に切り替わるように回路設計
されているため、出力端子28T には内部回路24の出
力信号が与えられることになり、このため入力バッファ
23aの出力信号を検査することはできなかった。
ァ22aのテストを行うには、入力バッファ22aの出
力が内部回路24を通して検出されるため、クロック入
力端子22には複雑なテストパターン信号を入力しなけ
ればならないという欠点があった。
れたものであり、その目的は、信号入力端子、クロック
入力端子、及びリセット入力端子の各入力バッファのテ
ストをテスト専用の出力端子を新たに設けることなく、
これら各入力バッファのテストを容易に行い得る回路を
備えた半導体装置を提供することにある。
置は、複数の信号入力端子、クロック入力端子及びリセ
ット入力端子を有し、これら各入力端子がそれぞれ入力
バッファを介して内部回路に接続された半導体装置にお
いて、各信号入力端子の各入力バッファから出力された
信号を受けて、所定の論理演算を行い、その結果をテス
ト出力信号として出力するテスト信号処理回路と、この
テスト出力信号と内部回路の出力信号とが与えられ、こ
の内部回路から与えられる選択制御信号に基づき、この
うちいずれか一方を出力する第1の選択回路と、第1の
選択回路の出力信号と、クロック入力端子における入力
バッファの出力側に接続された論理ゲートの出力信号と
が与えられ、リセット入力端子における入力バッファの
出力側に接続された論理ゲートの出力信号に基づき、こ
のうちいずれか一方を出力する第2の選択回路とを備え
たものとして構成する。
場合、テスト信号処理回路から出力されるテスト出力信
号は、マルチプレクサ等で構成する第1及び第2の選択
回路を介して、所定の出力端子で直接検出される。ま
た、クロック入力端子における入力バッファの出力側に
接続された論理ゲートの出力信号は、この入力バッファ
のテスト時のテスト出力信号となり、この信号は第2の
選択回路に直接与えられる。従って、この第2の選択回
路において、この信号を選択して出力させれば、前述し
た同じ出力端子でこの出力信号が検出される。
入力端子における入力バッファの出力側に接続された論
理ゲートの出力信号が、選択制御信号として与えられる
が、この信号は、入力バッファのテスト時のテスト出力
信号となる。従って、第2の選択回路から出力される信
号が切り替わったか否かで、このテスト出力信号が間接
的に検出される。
して、各入力端子の入力バッファのテストが実行され
る。
説明する。図1に発明にかかる半導体装置の回路構成を
示す。半導体装置1は、多数の信号入力端子2、クロッ
ク入力端子3及びリセット入力端子4を有し、各入力端
子は、それぞれ入力バッファ2a,3a,4aを介して
内部回路6に接続されている。この内部回路6の出力側
は、直接又は間接的に、出力バッファ5aを介して多数
の出力端子5、5T に接続されている。
テストを行うために必要なテスト信号処理回路7を備え
ており、入力バッファ2aの出力側に対し、内部回路6
と並列に接続されている。
ファ2a毎に、入力バッファ2aの出力信号を2入力の
うちの一方の入力信号とするNANDゲート8を備え、
前段のNANDゲート8の出力を後段のNANDゲート
8の残る一方の入力信号とし、多数のNANDゲート8
を一連に接続した、いわゆるNAND−TREEを構成
している。このテスト信号処理回路7は、各信号入力端
子2にそれぞれテスト信号が入力された際、各入力バッ
ファ2aから出力された信号を受けて、その演算結果を
1本のテスト出力信号として出力するものである。この
テスト信号処理回路7の出力は、内部回路6から出力さ
れる1本の信号ラインと共にマルチプレクサ9に接続さ
れている。
生される選択制御信号に基づいて、この入力された2つ
の信号のうちの一方を出力する。また、このマルチプレ
クサ9の出力は、入力バッファ3aのテスト出力信号と
なるNANDゲート81 の出力と共に、マルチプレクサ
10に与えられる。マルチプレクサ10は、入力バッフ
ァ4aのテスト出力信号となるNANDゲート82 から
の出力信号を選択制御信号とし、入力された2つの信号
のうちの一方を出力するものである。
において、各入力バッファ2a,3a,4aのテストを
行う方法について説明する。信号入力端子2の入力バッ
ファ2aについてテストを行う場合には、各信号入力端
子2にそれぞれ所定のテスト信号を入力すると、テスト
信号処理回路7においてNAND−TREEを構成する
各NANDゲート8に、各入力バッファ2aの出力が与
えられる。テスト信号処理回路7からは、このNAND
−TREEにおける論理演算結果としてのテスト出力信
号が出力される。このテスト出力信号はマルチプレクサ
9に与えられるため、マルチプレクサ9の選択制御信号
によって、このマルチプレクサ9からはこのテスト出力
信号が選択的に出力されるように設定しておく。また、
マルチプレクサ10では、マルチプレクサ10の選択制
御信号となるNANDゲート82 からの出力によって、
マルチプレクサ9の出力信号が出力されるように設定し
ておく。これらの設定によって、テスト信号処理回路7
から出力されたテスト出力信号は、マルチプレクサ9及
びマルチプレクサ10を介して出力端子5T に与えられ
ることになる。
3aのテストの際には、NANDゲート82 から出力さ
れる選択制御信号を操作して、マルチプレクサ10から
は、NANDゲート81 からのテスト出力信号が選択的
に出力されるように設定しておく。このような状態に設
定し、クロック入力端子3にテスト信号を入力すると、
NANDゲート81 からこのテスト出力信号が出力さ
れ、この信号はマルチプレクサ10を介して出力端子5
T に与えられる。
ァ4aのテストは、このリセット入力端子4のNAND
ゲート82 から出力されるテスト出力信号によって、マ
ルチプレクサ10の出力が切り替わることを利用して実
施する。即ち、このテストの際、リセット入力端子4に
テスト信号を入力すると、入力バッファ4aのNAND
ゲート82 から出力されるテスト出力信号は、選択制御
信号としてマルチプレクサ10に与えられる。マルチプ
レクサ10はこの選択制御信号を受けて出力が切り替わ
るので、出力端子5T において、マルチプレクサ9から
の出力とNANDゲート81 からの出力のうち、いずれ
の信号が出力されているかを検出することにより、入力
バッファ4aのテストを間接的に行うことができる。
ファ2a,3a,4aのテストを実施することができ、
しかも、テスト出力信号を検出する出力端子として、従
来と同様に出力端子5T の1つで測定が実施できるの
で、新たなテスト用の信号出力端子を設けることなく実
施することが可能である。
信号の設定によって、出力端子5T には、マルチプレク
サ9、10を介して内部回路6の1つの出力信号が与え
られるように各選択制御信号を設定する。これによって
出力端子5T を、他の出力端子5と同様に、内部回路6
の1つの出力が与えられる出力端子として、他の出力端
子と同様に利用できる。
AND−TREE」で構成する例を示したが、NORゲ
ートを組み合わせて構成するなど、各信号入力端子に入
力されたテスト信号を受けて、その所定の論理演算結果
を出力する回路構成であれば、何等限定するものではな
い。
導体装置は、このようにテスト信号処理回路、第1の選
択回路、及び第2の選択回路を備えたので、各信号入力
端子における入力バッファのテスト出力信号は、テスト
信号処理回路から出力され、第1及び第2の選択回路を
介して検出できる。また、クロック入力端子における入
力バッファのテスト出力信号は、入力バッファの出力側
に接続された論理ゲートから出力され、第2の選択回路
を介して検出できる。さらに、リセット入力端子の入力
バッファのテスト出力信号については、この入力バッフ
ァの出力側に接続された論理ゲートから出力され、第2
の選択回路の選択制御信号となっているので、第2の選
択回路からはいずれの信号が出力されているか、即ち、
出力信号の切り換えの有無を検出することにより、この
入力バッファのテストを間接的に実施することができ
る。
り、従来の回路構成に大幅な変更を加えることなく、僅
かな変更で容易に構成することができる。しかも、テス
ト出力信号は、常に第2の選択回路から出力されること
になるので、テスト用の信号出力端子を新たに増設する
ことなく、各入力バッファのテストを実施することが可
能となる。
路図である。
る。
端子、4…リセット入力端子、2a,3a,4a…入力
バッファ、6…内部回路、7…テスト信号処理回路、9
…マルチプレクサ(第1の選択回路)、10…マルチプ
レクサ(第2の選択回路)。
Claims (1)
- 【請求項1】 複数の信号入力端子、クロック入力端子
及びリセット入力端子を有し、これら各入力端子がそれ
ぞれ入力バッファを介して内部回路に接続された半導体
装置において、 前記各信号入力端子の各入力バッファから出力された信
号を受けて、所定の論理演算を行い、その結果をテスト
出力信号として出力するテスト信号処理回路と、 前記
テスト出力信号と前記内部回路の出力信号とが与えら
れ、この内部回路から与えられる選択制御信号に基づ
き、このうちいずれか一方を出力する第1の選択回路
と、 前記第1の選択回路の出力信号と、前記クロック入力端
子における入力バッファの出力側に接続された論理ゲー
トの出力信号とが与えられ、前記リセット入力端子にお
ける入力バッファの出力側に接続された論理ゲートの出
力信号に基づき、このうちいずれか一方を出力する第2
の選択回路とを備えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4317399A JPH06160490A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4317399A JPH06160490A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06160490A true JPH06160490A (ja) | 1994-06-07 |
Family
ID=18087815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4317399A Pending JPH06160490A (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06160490A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114968910A (zh) * | 2022-07-29 | 2022-08-30 | 中国人民解放军国防科技大学 | 一种电路功能可裁剪的数字信号处理芯片 |
-
1992
- 1992-11-26 JP JP4317399A patent/JPH06160490A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114968910A (zh) * | 2022-07-29 | 2022-08-30 | 中国人民解放军国防科技大学 | 一种电路功能可裁剪的数字信号处理芯片 |
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