JPS6211256A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6211256A JPS6211256A JP15045185A JP15045185A JPS6211256A JP S6211256 A JPS6211256 A JP S6211256A JP 15045185 A JP15045185 A JP 15045185A JP 15045185 A JP15045185 A JP 15045185A JP S6211256 A JPS6211256 A JP S6211256A
- Authority
- JP
- Japan
- Prior art keywords
- ground
- input buffer
- integrated circuit
- internal circuit
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路(IC)装置のリードに割込みを入れる
ことによりIC内部のグランド(GND )電位変動を
なくす。
ことによりIC内部のグランド(GND )電位変動を
なくす。
本発明は半導体IC装置に関するもので、さらに詳しく
言えばパッケージのリードに割込みを入れて二又状に形
成し、IC内部のグランド電位変動の影響を除去する構
成とした半導体ICパッケージに関するものである。
言えばパッケージのリードに割込みを入れて二又状に形
成し、IC内部のグランド電位変動の影響を除去する構
成とした半導体ICパッケージに関するものである。
第3図の平面図に示されるリードフレームとプラスチッ
クパッケージを用いる半導体ICパッケージは知られた
ものであり、同図において、リードフレームはり一部1
1とグイステージ12がら成り、グイステージ12にI
Cが形成された半導体チップが接着され、半導体チップ
のパッド(電極)とり−ド11とはワイヤを接着(ワイ
ヤボンディング)することにより接続される。しかる後
にリードフレームはモールディング装置内におかれ、図
に点線で示す部分がプラスチック内に封止される。従っ
て、点線で囲む部分13はプラスチックパッケージであ
り、リード11のパフケージ13の内と外にある部分は
それぞれインナーリード、アウターリードと呼称される
。このような半導体ICパッケージのリードの1つ(図
に符号11aを付して示す)がグランド端子(ビンとも
いう)であってそれを用いてICの接地をとる。
クパッケージを用いる半導体ICパッケージは知られた
ものであり、同図において、リードフレームはり一部1
1とグイステージ12がら成り、グイステージ12にI
Cが形成された半導体チップが接着され、半導体チップ
のパッド(電極)とり−ド11とはワイヤを接着(ワイ
ヤボンディング)することにより接続される。しかる後
にリードフレームはモールディング装置内におかれ、図
に点線で示す部分がプラスチック内に封止される。従っ
て、点線で囲む部分13はプラスチックパッケージであ
り、リード11のパフケージ13の内と外にある部分は
それぞれインナーリード、アウターリードと呼称される
。このような半導体ICパッケージのリードの1つ(図
に符号11aを付して示す)がグランド端子(ビンとも
いう)であってそれを用いてICの接地をとる。
第3図に示した如きグランド端子が1本の装置では、I
C内部の回路が動作し電源電流が変化したとき、および
出力レベル(すなわち、出力負荷を駆動するための電源
レベル)が変動したとき、グランド端子に流れる電流が
大きく変化するため、グランド端子(より詳しくは半田
付けしたところからICチップまでの部分)の自己イン
ダクタンスにより誘導起電力が発生し、IC内部のグ、
ランド電位が変動する。その結果、ICの入力レベルマ
ージンが悪化していた。それの対策として入力回路用の
グランドと出力回路用のグランドと2つの端子に分けた
とすると、グランド端子数が増える問題がある。
C内部の回路が動作し電源電流が変化したとき、および
出力レベル(すなわち、出力負荷を駆動するための電源
レベル)が変動したとき、グランド端子に流れる電流が
大きく変化するため、グランド端子(より詳しくは半田
付けしたところからICチップまでの部分)の自己イン
ダクタンスにより誘導起電力が発生し、IC内部のグ、
ランド電位が変動する。その結果、ICの入力レベルマ
ージンが悪化していた。それの対策として入力回路用の
グランドと出力回路用のグランドと2つの端子に分けた
とすると、グランド端子数が増える問題がある。
上記したところを第4図の模式的回路図を参照して説明
すると、半導体チップ14には内部回路15、入力バッ
ファ18、出力バッファ19が形成され、例えば5■の
電源電圧(V cc)は図示の如くに供給される。なお
同図において20はパスコン、21はグランドバッドで
あり、グランド端子11aとバッド21とはワイヤ22
で接続されている。かくして、内部回路15内で電圧降
下があると、電源電流が大きく流れるところとそうでな
い入力バッファ18とに分けであるがそれでもグランド
端子11aとバッド21との間に電位の浮上がりが生じ
る。
すると、半導体チップ14には内部回路15、入力バッ
ファ18、出力バッファ19が形成され、例えば5■の
電源電圧(V cc)は図示の如くに供給される。なお
同図において20はパスコン、21はグランドバッドで
あり、グランド端子11aとバッド21とはワイヤ22
で接続されている。かくして、内部回路15内で電圧降
下があると、電源電流が大きく流れるところとそうでな
い入力バッファ18とに分けであるがそれでもグランド
端子11aとバッド21との間に電位の浮上がりが生じ
る。
第5図を参照すると、内部回路15のグランドレベルと
入力信号レベル(VIH)とが示され、前記した電位の
浮上がりがあるとグランドレベルは部分aで示される如
くに上がる。それをグランドレベルからみると、一定で
あるVl)lに対し、iで示す定常状態に対して部分a
ではグランドレベルとVIHレベルとの差はiiで示す
如くになり、VIHが下がったような結果となり、ii
のレベルはローレベル(low)とみなされ、内部回路
15の誤動作を発生させる原因となるのである。
入力信号レベル(VIH)とが示され、前記した電位の
浮上がりがあるとグランドレベルは部分aで示される如
くに上がる。それをグランドレベルからみると、一定で
あるVl)lに対し、iで示す定常状態に対して部分a
ではグランドレベルとVIHレベルとの差はiiで示す
如くになり、VIHが下がったような結果となり、ii
のレベルはローレベル(low)とみなされ、内部回路
15の誤動作を発生させる原因となるのである。
本発明はこのような点に鑑みて創作されたもので、IC
内部のグランド電位変動の影響をなくすことを可能にす
るグランド端子をもった半導体ICパンケージを提供す
ることを目的とする。
内部のグランド電位変動の影響をなくすことを可能にす
るグランド端子をもった半導体ICパンケージを提供す
ることを目的とする。
第1図は本発明実施例の平面図である。
第1図において、グランド端子11aのパッケージ13
内に位置するインナーリードから半田付けされる部分(
アウターリード)まで割込みを入れ、その一方は出力回
路に、また他方は入力バッファ側に接続する。
内に位置するインナーリードから半田付けされる部分(
アウターリード)まで割込みを入れ、その一方は出力回
路に、また他方は入力バッファ側に接続する。
上記したグランド端子では、割込みを入れて作った二又
の一方は電源電流の変動により影響される出力側に接続
され、他方は電流がほとんど流れない大カバソファ側に
接続されるので、内部回路の電圧に変動があったとして
も、それの影響は入力バッファ側に及ぶことなく、入力
バッファのグランド電位変動がなくなるのである。
の一方は電源電流の変動により影響される出力側に接続
され、他方は電流がほとんど流れない大カバソファ側に
接続されるので、内部回路の電圧に変動があったとして
も、それの影響は入力バッファ側に及ぶことなく、入力
バッファのグランド電位変動がなくなるのである。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第1図に示されるグランド端子11aは、リードフレー
ム作成の段階で、インナーリード部からアウターリード
部まで割込みを入れる。そのためには、リードフレーム
を打抜きによって作るときはダイスの変更をなし、また
はエツチングで作るときはレジストのバターニングを従
来例と変えるだけでよく、特に製造工程を増やすもので
ない。すなわち、第1図に示すリードフレームは、グラ
ンド端子11aの割込み部を除くと従来のリードフレー
ムと同じものであり、半導体チップの接着、ワイヤの接
続、プラスチック封止などは従来例と同様になす。
ム作成の段階で、インナーリード部からアウターリード
部まで割込みを入れる。そのためには、リードフレーム
を打抜きによって作るときはダイスの変更をなし、また
はエツチングで作るときはレジストのバターニングを従
来例と変えるだけでよく、特に製造工程を増やすもので
ない。すなわち、第1図に示すリードフレームは、グラ
ンド端子11aの割込み部を除くと従来のリードフレー
ムと同じものであり、半導体チップの接着、ワイヤの接
続、プラスチック封止などは従来例と同様になす。
グランド端子11aと半導体チップの接続は第2図の平
面図に示される如くになす。第2図のチップにおいては
、入力バッファ18に接続された第1グランドパッド2
3と、内部回路と出力バッファ19に接続された第2グ
ランドパッドが設けられている点を除くと、第4図に示
したチ・7プと同じである。グランド端子の二又のそれ
ぞれの端部とワイヤ22で第1と第2のグランドバッド
に接続すると、内部回路と出力バッファは第2グランド
パッド、24を経て接地され、他方式カバソファ側は第
1グランドパッド23を経て接地される。それ故に、内
部回路の電圧にいかなる変動があってもそれが入力バッ
ファ側に至ることがなく、入力バッファのグランド電位
変動はなくなり、第5図を参照した問題が発生すること
はない。
面図に示される如くになす。第2図のチップにおいては
、入力バッファ18に接続された第1グランドパッド2
3と、内部回路と出力バッファ19に接続された第2グ
ランドパッドが設けられている点を除くと、第4図に示
したチ・7プと同じである。グランド端子の二又のそれ
ぞれの端部とワイヤ22で第1と第2のグランドバッド
に接続すると、内部回路と出力バッファは第2グランド
パッド、24を経て接地され、他方式カバソファ側は第
1グランドパッド23を経て接地される。それ故に、内
部回路の電圧にいかなる変動があってもそれが入力バッ
ファ側に至ることがなく、入力バッファのグランド電位
変動はなくなり、第5図を参照した問題が発生すること
はない。
以上述べてきたように本発明によれば、グランド端子数
を増やすことなく入力バッファのグランド電位変動をな
くすことができ、半導体ICパンケージの信頼性を向上
するに効果がある。
を増やすことなく入力バッファのグランド電位変動をな
くすことができ、半導体ICパンケージの信頼性を向上
するに効果がある。
第1図は本発明実施例の平面図、
第2図は第1図のグランド端子と半導体チップの接続部
を示す平面図、 第3図は従来例平面図、 第4図は従来例グランド端子と半導体チップの接続部を
示す平面図、 第5図は第4図の接続におけるIC内部のグランドレベ
ルと入力信号レベルの関係を示す線図である。 第1図ないし第5図において、 11はリード、 11aはグランド端子、 12はグイステージ、 13はプラスチックパッケージ、 13aはセラミックパッケージ、 ■4は半導体チップ、 15は内部回路、 18は入力バッファ、 I9は出力バッファ、 20はパスコン、 21はパッド、 22はワイヤ、 23は第1グランドパッド、 24は第2グランドバンドである。 俗ε東4列平IIA 第4図 第5図
を示す平面図、 第3図は従来例平面図、 第4図は従来例グランド端子と半導体チップの接続部を
示す平面図、 第5図は第4図の接続におけるIC内部のグランドレベ
ルと入力信号レベルの関係を示す線図である。 第1図ないし第5図において、 11はリード、 11aはグランド端子、 12はグイステージ、 13はプラスチックパッケージ、 13aはセラミックパッケージ、 ■4は半導体チップ、 15は内部回路、 18は入力バッファ、 I9は出力バッファ、 20はパスコン、 21はパッド、 22はワイヤ、 23は第1グランドパッド、 24は第2グランドバンドである。 俗ε東4列平IIA 第4図 第5図
Claims (1)
- 【特許請求の範囲】 集積回路が形成された半導体チップ(14)を収容した
パッケージから突出する複数のリード(11)を有し、
そのうちの1つをグランド端子(11a)となし、 グランド端子(11a)のインナーリード部とアウター
リード部の一部にわたる部分に割込みを入れて該端子(
11a)を二又に形成し、 前記二又の一方を半導体チップ(14)の入力バッファ
(18)側に接続された第1グランドパッド(23)と
接続し、他方を出力バッファ(19)側に接続された第
2グランドパッド(24)に接続してなることを特徴と
する半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15045185A JPS6211256A (ja) | 1985-07-09 | 1985-07-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15045185A JPS6211256A (ja) | 1985-07-09 | 1985-07-09 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6211256A true JPS6211256A (ja) | 1987-01-20 |
Family
ID=15497216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15045185A Pending JPS6211256A (ja) | 1985-07-09 | 1985-07-09 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6211256A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6420747U (ja) * | 1987-07-27 | 1989-02-01 | ||
JPH02295156A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 半導体装置用リードフレーム |
-
1985
- 1985-07-09 JP JP15045185A patent/JPS6211256A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6420747U (ja) * | 1987-07-27 | 1989-02-01 | ||
JPH02295156A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 半導体装置用リードフレーム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08195329A (ja) | 集積回路における薄膜チップコンデンサ及びその製造方法 | |
JPH09120974A (ja) | 半導体装置 | |
JP2007180077A (ja) | 半導体装置 | |
JPS6211256A (ja) | 半導体集積回路装置 | |
JP2681427B2 (ja) | 半導体装置 | |
JPS57164548A (en) | Semiconductor device | |
JPH07118507B2 (ja) | バンプ実装を用いる半導体集積回路 | |
US5554881A (en) | Constitution of an electrode arrangement in a semiconductor element | |
KR100270496B1 (ko) | 패키지일측에만리드단자를구비한반도체장치 | |
JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
JPS6022327A (ja) | 半導体装置 | |
JP2550902B2 (ja) | 半導体集積回路装置 | |
JPH02119171A (ja) | 半導体集積回路装置 | |
JPH06268012A (ja) | 半導体集積回路装置 | |
KR950013050B1 (ko) | 엘오씨(Lead On Chip)용 리드 프레임 | |
JPH04134853A (ja) | 半導体装置用リードフレーム | |
JPS63104434A (ja) | 半導体装置 | |
JPH05190674A (ja) | 半導体集積回路装置 | |
KR940004255B1 (ko) | 반도체 집적회로장치 | |
KR100210712B1 (ko) | 와이어 본딩 안정성을 위한 전극 패드 배열을 갖는 반도체 칩을 이용한 반도체 집적회로 소자 | |
JPS61113267A (ja) | 半導体装置 | |
JPH02166743A (ja) | 半導体集積回路装置 | |
JPH04199670A (ja) | Icパッケージ用リードフレーム | |
JPH0582980B2 (ja) | ||
KR20010080450A (ko) | 와이어 본드 밀도 향상을 위한 와이어 본드된 패키지 |