JP3115428B2 - Pipeline control method - Google Patents
Pipeline control methodInfo
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- JP3115428B2 JP3115428B2 JP04241257A JP24125792A JP3115428B2 JP 3115428 B2 JP3115428 B2 JP 3115428B2 JP 04241257 A JP04241257 A JP 04241257A JP 24125792 A JP24125792 A JP 24125792A JP 3115428 B2 JP3115428 B2 JP 3115428B2
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Description
【0001】[0001]
【産業上の利用分野】本発明は、パイプライン制御を行
なう情報処理装置において、特に書込みアドレスと演算
処理データから成る演算処理結果を、ストアバッファに
登録するためのパイプライン制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus for performing pipeline control, and more particularly, to a pipeline control method for registering, in a store buffer, an arithmetic processing result including a write address and arithmetic processing data.
【0002】[0002]
【従来の技術】情報処理装置において、パイプライン制
御は処理の能率化を図るための方法としてよく知られて
いる。図2に、従来のパイプライン制御の一例を示すタ
イムチャートを図示した。このパイプライン制御におい
ては、予め書込みアドレスを演算し、更に所定の演算処
理によって書込みデータを得て、両者をストアバッファ
に登録する処理を行なう内容のものである。このパイプ
ライン制御では、ステージがI、D、X、A、R、E、
Wの7段階から構成されている。先ず始めに、アドレス
生成が行なわれ、ステージIにおいて命令の取り出しが
され、ステージDにおいて解読が行なわれる。そして、
ステージXにおいて書込み論理アドレスが算出され、ス
テージAにおいて書込み論理アドレスから書込み物理ア
ドレスが算出される。次に、ステージRにおいてはデー
タ演算が開始され、被演算内容の読み出しが行なわれ
る。また、ステージEにおいては、被演算内容に対し演
算を行い、書込みデータを決定する。そして、最後のス
テージWにおいて、先に演算処理によって求められた書
込み物理アドレスが書込みデータと共にストアバッファ
に格納される。2. Description of the Related Art In an information processing apparatus, pipeline control is well known as a method for improving processing efficiency. FIG. 2 shows a time chart illustrating an example of the conventional pipeline control. In this pipeline control, a write address is calculated in advance, write data is obtained by a predetermined calculation process, and both are registered in a store buffer. In this pipeline control, the stages are I, D, X, A, R, E,
W consists of seven stages. First, address generation is performed, an instruction is fetched in stage I, and decoding is performed in stage D. And
In stage X, a write logical address is calculated, and in stage A, a write physical address is calculated from the write logical address. Next, in the stage R, the data operation is started, and the contents to be operated are read out. In the stage E, an operation is performed on the contents to be operated, and write data is determined. Then, in the last stage W, the write physical address previously obtained by the arithmetic processing is stored in the store buffer together with the write data.
【0003】なお、このような処理を実行する場合、ス
テージRとステージEにおいては、既に演算処理により
求められた書込み物理アドレスを保持する動作が行なわ
れる。パイプライン処理は、メモリとプロセッサを使用
したソフトウエア的な処理と異なり、生成されたアドレ
ス即ち書込み物理アドレスはレジスタ等に実際に保存さ
れる。例えば、書込み物理アドレスのビット幅を32ビ
ットとすると、この例では、Rステージ用とEステージ
用とWステージ用の3個のレジスタを設ける必要があ
る。When such a process is performed, the stage R and the stage E perform an operation of holding the write physical address already obtained by the arithmetic process. In the pipeline processing, unlike a software processing using a memory and a processor, a generated address, that is, a write physical address is actually stored in a register or the like. For example, if the bit width of the write physical address is 32 bits, in this example, it is necessary to provide three registers for the R stage, the E stage, and the W stage.
【0004】図3に、このようなハードウエアを明らか
にした従来のアドレス生成パイプライン動作説明図を示
す。図の左側に示したのはステージの種類で、各ステー
ジにおいて右側に示したハードウエアが動作する。時間
は下の方向に経過していくものとする。図において、汎
用レジスタ等1や即値等2には論理アドレスを計算する
ためのデータが格納されている。論理アドレス計算器3
は、汎用レジスタ等1や即値等2の出力を受け入れて、
論理アドレスを計算する演算ユニット等から構成され
る。この部分の演算処理はXステージで行なわれる。論
理アドレス計算器3の計算結果は、Aステージ用論理ア
ドレスレジスタLARAに格納される。なお、LARA
とは、Logical Address Register for A-stageの略であ
る。次のAステージでは、アドレス変換器4がLARA
から論理アドレスを読み出し、これを実アドレスに変換
する。この実アドレスは、Rステージ用実アドレスレジ
スタRARRに格納される。RARRは、Real Address
Register for R-stage の略である。その後、Rステー
ジでは、Rステージ用実アドレスレジスタRARRから
Eステージ用実アドレスレジスタRAREへ実アドレス
の転送が行なわれる。なお、RAREは、Real Address
Register for E-stage の略である。更に、Eステージ
においては、Eステージ用実アドレスレジスタRARE
からWステージ用実アドレスレジスタRARWへ実アド
レスの転送が行なわれる。RARWは、Real Address R
egister for W-stage の略である。そして、Wステージ
においては、その時点で表示されるストアバッファ次登
録面STBNXTの指示に従って、ストアバッファ・ア
ドレス部5の所定の面に実アドレスを登録する。なお、
STBNXTは、StoreBuffer Pointer Nextの略であ
る。FIG. 3 is an explanatory diagram of an operation of a conventional address generation pipeline which clarifies such hardware. The types shown on the left side of the figure are the types of stages, and the hardware shown on the right side operates in each stage. Time elapses in the downward direction. In the figure, data for calculating a logical address is stored in a general-purpose register 1 and the like, and an immediate value 2 and the like. Logical address calculator 3
Accepts the output of 1 such as general-purpose register and 2 such as immediate value,
It comprises an arithmetic unit for calculating a logical address and the like. The arithmetic processing of this part is performed in the X stage. The calculation result of the logical address calculator 3 is stored in the logical address register LARA for the A stage. Note that LARA
Is an abbreviation for Logical Address Register for A-stage. In the next A stage, the address translator 4
, And translates the logical address into a real address. This real address is stored in the R-stage real address register RARR. RARR is Real Address
Register for R-stage. Thereafter, in the R stage, the real address is transferred from the R-stage real address register RARR to the E-stage real address register RARE. RARE stands for Real Address
Register for E-stage. Further, in the E stage, the real address register RARE for the E stage is used.
Is transferred to W stage real address register RARW. RARW is Real Address R
egister for W-stage. Then, in the W stage, the real address is registered on a predetermined surface of the store buffer address section 5 according to the instruction of the store buffer next registration surface STBNXT displayed at that time. In addition,
STBNXT is an abbreviation for StoreBuffer Pointer Next.
【0005】図4に従来のデータ演算パイプライン説明
図を示す。データ演算においては、図3の処理に対応し
てこの図に示すような処理が行なわれる。この左側には
Rステージ、Eステージ、Wステージの表示がされてい
る。先ずRステージにおいては、汎用レジスタ等6から
演算対象となるデータがオペランドバッファPBA及び
オペランドバッファPBBに格納される。PBAとはOp
erand Buffer Aの略で、A入力用として使用される。
PBBはOperand Buffer Bの略で、B入力用として使
用される。Eステージにおいては、演算器7にオペラン
ドバッファPBAの出力とオペランドバッファPBBの
出力が入力する。これによって演算器7は所定の演算を
実行し演算結果を書込みデータレジスタWDRに格納す
る。WDRはWrite Data Registerの略である。Wステ
ージにおいては、先に説明したストアバッファ次登録面
STBNXTの指示に従って、ストアバッファ・データ
部8に対しその所定の面に書込みデータを格納する。FIG. 4 is an explanatory diagram of a conventional data operation pipeline. In the data operation, processing as shown in FIG. 3 is performed corresponding to the processing in FIG. On the left side, an R stage, an E stage, and a W stage are displayed. First, in the R stage, data to be operated is stored in the operand buffer PBA and the operand buffer PBB from the general-purpose register 6 or the like. What is PBA Op
erand Buffer A, used for A input.
PBB is an abbreviation of Operand Buffer B and is used for B input. In the E stage, the output of the operand buffer PBA and the output of the operand buffer PBB are input to the arithmetic unit 7. As a result, the arithmetic unit 7 executes a predetermined operation and stores the operation result in the write data register WDR. WDR is an abbreviation for Write Data Register. In the W stage, write data is stored in a predetermined surface of the store buffer data section 8 in accordance with the instruction of the store buffer next registration surface STBNXT described above.
【0006】[0006]
【発明が解決しようとする課題】ところで、上記のよう
なストアバッファ・アドレス部5やストアバッファ・デ
ータ部8は、それぞれ例えば0面からn面までのn+1
の複数の面から構成され、演算処理動作実行中に、次々
に登録される演算処理結果は、ストアバッファ次登録面
STBNXTの指示に従って、交互にそれぞれ異なる面
に登録される。ストアバッファ次登録面STBNXT
は、このような演算処理結果の登録が行なわれる都度イ
ンクリメントされる。従って、図3に示すアドレス変換
器4の変換結果は、2段階のパイプライン処理の間3個
のレジスタに順に保持され、書込みデータと同一のスト
アバッファ次登録面の指示に従って各ストアバッファ・
アドレス部5あるいはストアバッファ・データ部8に登
録される。By the way, the store buffer address section 5 and the store buffer data section 8 described above each have, for example, n + 1 from the 0th plane to the nth plane.
The arithmetic processing results registered one after another during execution of the arithmetic processing operation are alternately registered in different planes in accordance with the instruction of the store buffer next registration plane STBNXT. Store buffer next registration surface STBNXT
Is incremented each time such a result of the arithmetic processing is registered. Therefore, the conversion result of the address converter 4 shown in FIG. 3 is sequentially held in three registers during the two-stage pipeline processing, and each store buffer is stored in accordance with the same store buffer next registration instruction as the write data.
It is registered in the address section 5 or the store buffer data section 8.
【0007】しかしながら、上記のような方法では、書
込みアドレスが決定してからストアバッファにそのアド
レスを登録するまでに、例えば3個の32ビットレジス
タを経由しなければならないことから実質的に96ビッ
ト分のフリップフロップあるいはラッチが必要となり、
回路のゲート量が多数必要になるという問題があった。
特に、これは将来物理アドレスが32ビットから、更に
例えば48ビット程度まで増加したり、パイプライン段
数が増えて3個以上のレジスタが必要になった場合、一
層ハードウエア量が増大してしまう虞れがある。However, in the above-described method, it is necessary to go through, for example, three 32-bit registers from the determination of the write address to the registration of the address in the store buffer. Minutes of flip-flops or latches,
There is a problem that a large number of gates of the circuit are required.
In particular, if the physical address is increased from 32 bits to, for example, about 48 bits in the future, or if the number of pipeline stages is increased and three or more registers are required, the amount of hardware may be further increased. There is.
【0008】本発明は以上の点に着目してなされたもの
で、パイプライン処理において書込みアドレスと演算処
理データを同一のストアバッファ面に格納する場合に、
パイプライン上におけるゲート量の増加を防止すること
ができるパイプライン制御方法を提供することを目的と
するものである。The present invention has been made in view of the above points. When the write address and the arithmetic processing data are stored in the same store buffer plane in the pipeline processing,
It is an object of the present invention to provide a pipeline control method capable of preventing an increase in the number of gates on a pipeline.
【0009】[0009]
【課題を解決するための手段】本発明のパイプライン制
御方法は、複数段階のパイプライン制御により、書込み
アドレスと演算処理データから成る演算処理結果をスト
アバッファに登録する処理を実行する場合において、前
段階で生成された書込みアドレスを、前記演算処理結果
を格納すべきストアバッファに格納するとともに、その
書込みアドレスを格納したストアバッファを特定するた
めの面番号を、前記パイプライン上に保持して、その後
対応する演算処理データが生成されたとき、前記パイプ
ライン上の面番号を参照して、該当するストアバッファ
に演算処理データを格納することを特徴とするものであ
る。A pipeline control method according to the present invention is characterized in that, when a process of registering an arithmetic processing result including a write address and arithmetic processing data in a store buffer is executed by a plurality of stages of pipeline control, The write address generated in the previous stage is stored in a store buffer in which the result of the arithmetic processing is to be stored, and a surface number for specifying the store buffer storing the write address is stored in the pipeline. Thereafter, when the corresponding operation processing data is generated, the operation processing data is stored in the corresponding store buffer with reference to the surface number on the pipeline.
【0010】[0010]
【作用】この方法では、演算処理データを生成する前に
生成された書込みアドレスをそのままレジスタに保持し
ない。書込みアドレスはその時示されたストアバッファ
次登録面に従って、ストアバッファ・アドレス部5に登
録する。そして、レジスタにはそのストアバッファ次登
録面を保持する。パイプライン上ではこの面番号が転送
されて、演算処理データはこの面番号を参照して該当す
るストアバッファ・データ部に格納する。面番号を保持
するレジスタは比較的小容量でよい。In this method, the write address generated before generating the processing data is not held in the register. The write address is registered in the store buffer address section 5 according to the store buffer next registration plane indicated at that time. Then, the register holds the store buffer next registration plane. The plane number is transferred on the pipeline, and the operation processing data is stored in the corresponding store buffer data section with reference to the plane number. The register holding the surface number may have a relatively small capacity.
【0011】[0011]
【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図1は本発明のパイプライン制御方法の実施例
を示すタイムチャートである。このタイムチャートは、
図の左側に示すように、I、D、X、A、R、E、Wの
7段階の処理により構成される。図の上から下へ向かっ
て時間が経過する。この処理内容の相当部分は、既に図
2で説明した従来の方法と同様である。即ち、先ずステ
ージIにおいて、アドレス生成処理が開始され、命令の
読み出しが行なわれる。そしてステージDにおいて、そ
の解読が行なわれ、ステージXにおいて書込み論理アド
レスの算出が行なわれる。更にステージAにおいては、
書込み論理アドレスから書込み物理アドレスが算出され
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the embodiments shown in the drawings. FIG. 1 is a time chart showing an embodiment of the pipeline control method of the present invention. This time chart is
As shown on the left side of the figure, it is configured by seven stages of processing of I, D, X, A, R, E and W. Time elapses from the top to the bottom of the figure. A substantial part of this processing content is the same as the conventional method already described with reference to FIG. That is, first, in stage I, an address generation process is started, and an instruction is read. Then, in stage D, the decoding is performed, and in stage X, the write logical address is calculated. In stage A,
A write physical address is calculated from the write logical address.
【0012】ここで本発明においては、こうして生成さ
れた書込み物理アドレスが直ちにストアバッファ・アド
レス部5に登録される。そして、この時示されていたス
トアバッファの登録面をRステージ以降ポインタレジス
タに保持する。一方、Rステージにおいてはデータ演算
が開始され、被演算内容が読み出される。更にステージ
Eにおいては、被演算内容に対し演算を行い、書込みデ
ータの決定をする。このステージRとステージEの動作
は従来と変わるところはない。そしてステージWにおい
て、ポインタレジスタを参照し、該当するストアバッフ
ァの登録面を読み出す。これを用いて書込みデータを該
当するストアバッファに格納する。即ち、従来はこのス
テージWにおいて、システム側で表示されたストアバッ
ファの登録面に従って、ストアバッファに書込みデータ
を格納していたが、本発明においてはポインタレジスタ
に保持されたストアバッファの登録面を参照する。Here, in the present invention, the write physical address thus generated is immediately registered in the store buffer address section 5. Then, the registration surface of the store buffer indicated at this time is held in the pointer register after the R stage. On the other hand, in the R stage, data operation is started, and the contents to be operated are read. Further, in the stage E, an operation is performed on the contents to be operated, and write data is determined. The operations of the stage R and the stage E are not different from those of the related art. Then, in the stage W, the registered surface of the corresponding store buffer is read by referring to the pointer register. Using this, the write data is stored in the corresponding store buffer. That is, conventionally, at this stage W, the write data is stored in the store buffer according to the registered surface of the store buffer displayed on the system side. However, in the present invention, the registered surface of the store buffer held in the pointer register is replaced with the stored surface. refer.
【0013】図5及び図6を用いて本発明の動作を更に
具体的に説明する。図5は、従来方法で説明したと同様
のハードウエアの動作を各ステージ毎に表わした図面で
ある。即ち、時間は図の上から下に経過し、その各ステ
ージ毎に図の右側に示されたハードウエアが所定の動作
を実行する。先ずXステージは、従来のものと同様で、
汎用レジスタ等1と即値等2の出力は、論理アドレス計
算器3に入力し、所定の論理アドレス演算処理が実行さ
れる。こうして求められた論理アドレスは、Aステージ
用論理アドレスレジスタLARAに格納される。次にA
ステージにおいては、アドレス変換器4がAステージ用
論理アドレスレジスタLARAから読み出した論理アド
レスを物理アドレスに変換する。こうして得られた物理
アドレスは、Aステージにおいて表示されたストアバッ
ファ次登録面STBNXTに従ってストアバッファ・ア
ドレス部5の該当する登録面に格納される。また、本発
明においては、同時にこのストアバッファ次登録面ST
BNXTがRステージ用ストアバッファ面ポインタST
BRPRに格納される。これはポインタ格納用のレジス
タである。次に図6に移り、Rステージにおいて、Rス
テージ用ストアバッファ面ポインタSTBRPRからE
ステージ用ストアバッファ面ポインタSTBEPRへ上
記保持中のストアバッファ次登録面のデータが転送され
る。なお、ここではこの保持中のストアバッファ次登録
面を簡単に面番号と呼ぶことにする。The operation of the present invention will be described more specifically with reference to FIGS. FIG. 5 is a diagram showing the same hardware operation as described in the conventional method for each stage. That is, the time elapses from the top to the bottom of the figure, and the hardware shown on the right side of the figure executes a predetermined operation for each stage. First, the X stage is the same as the conventional one,
Outputs of the general-purpose registers 1 and the immediate values 2 are input to a logical address calculator 3, and predetermined logical address arithmetic processing is executed. The logical address thus obtained is stored in the logical address register LARA for the A stage. Then A
In the stage, the address converter 4 converts the logical address read from the A-stage logical address register LARA into a physical address. The physical address thus obtained is stored in the corresponding registration plane of the store buffer address section 5 according to the store buffer next registration plane STBNXT displayed in the A stage. In the present invention, the store buffer next registration plane ST
BNXT is R-stage store buffer surface pointer ST
Stored in BRPR. This is a register for storing a pointer. Next, referring to FIG. 6, in the R stage, the R stage store buffer plane pointer STBRPR to E
The data of the stored store buffer next registration plane is transferred to the stage store buffer plane pointer STBEPR. Here, the stored surface of the next stored buffer is simply referred to as a surface number.
【0014】このRステージにおいては、データ演算が
開始され、汎用レジスタ等6からオペランドバッファP
BA及びオペランドバッファPBBに対し、所定の演算
処理用データが出力される。次にEステージにおいて
は、Eステージ用ストアバッファ面ポインタSTBEP
RからWステージ用ストアバッファ面ポインタSTBW
ERに対し、面番号が転送される。そして、このEステ
ージにおいては、同時にオペランドバッファPBAとオ
ペランドバッファPBBに格納されたデータを受け入れ
て演算器7が所定の演算を実行し、その結果を書込みデ
ータレジスタWDRに出力する。In the R stage, data operation is started, and the general purpose register 6 and the like store the operand buffer P
Predetermined data for arithmetic processing is output to BA and the operand buffer PBB. Next, in the E stage, an E stage store buffer surface pointer STBEP
R to W stage store buffer surface pointer STBW
The surface number is transferred to the ER. In the E stage, the arithmetic unit 7 executes the predetermined operation by simultaneously receiving the data stored in the operand buffer PBA and the data stored in the operand buffer PBB, and outputs the result to the write data register WDR.
【0015】最後にWステージにおいては、書込みデー
タレジスタWDRに格納された演算処理データがストア
バッファ・データ部8に格納されるが、この時ストアバ
ッファ・データ部8の書き込み面の面番号は、Wステー
ジ用ストアバッファ面ポインタSTBWPRを参照して
決定される。これにより、最終的なストアバッファ・ア
ドレス部5及びストアバッファ・データ部8への書込み
アドレスと演算処理データの書込みは同一面へ行なわれ
ることになる。例えば、上記のような面番号はストアバ
ッファの格納容量によって3ビット程度の幅に設定する
ことができる。この場合、従来では32ビットの書込み
アドレスを保持するためのレジスタが3個必要であった
ことから、ゲートが96個必要であった。これに対し本
発明の方法によれば、3ビットの面番号を保持するレジ
スタを3個持てばよいことになり、ゲート数は9個でよ
い。従って、両者の差をとれば87個のゲートの削減が
可能になる。書込みアドレスのビット幅が更に48ビッ
トまで増加した場合や、パイプラインの段数が増加し3
段階以上書込みアドレスを保持しなければならないよう
な場合、本発明と従来の方法との差が更に広がることに
なる。Finally, in the W stage, the operation processing data stored in the write data register WDR is stored in the store buffer data section 8. At this time, the surface number of the write surface of the store buffer data section 8 is: It is determined with reference to the W stage store buffer surface pointer STBWPR. As a result, the final write address and the operation processing data are written to the same plane in the store buffer address section 5 and the store buffer data section 8. For example, the surface number as described above can be set to a width of about 3 bits depending on the storage capacity of the store buffer. In this case, conventionally, three registers for holding the 32-bit write address were required, so that 96 gates were required. On the other hand, according to the method of the present invention, it is sufficient to have three registers for holding 3-bit surface numbers, and the number of gates may be nine. Therefore, if the difference between them is taken, 87 gates can be reduced. When the bit width of the write address further increases to 48 bits, or when the number of pipeline stages increases,
If the write address has to be held more than one step, the difference between the present invention and the conventional method is further widened.
【0016】本発明は以上の実施例に限定されない。ア
ドレス計算部分やデータ演算部分のハードウエア構成、
ストアバッファの構成等については、同様の機能を持つ
各種の構成に置き換えて差し支えない。また、レジスタ
の種類や数等も同様の主旨を変更しない範囲で自由に変
更して差し支えない。The present invention is not limited to the above embodiment. Hardware configuration of address calculation part and data calculation part,
The configuration and the like of the store buffer may be replaced with various configurations having similar functions. Also, the type and number of registers may be freely changed without changing the same gist.
【0017】[0017]
【発明の効果】以上説明した本発明のパイプライン制御
方法によれば、書込みアドレスと演算処理データから成
る演算処理結果をストアバッファに登録する場合に、演
算処理データより前に生成された書込みアドレスを演算
処理データが生成されるまで保持しておく代わりに、一
旦格納したストアバッファの面番号をパイプライン上に
保持するようにしたので、書込みアドレスを保持してお
く場合に比べて少ないゲート数でパイプライン処理が実
行できる。これによって、書込みアドレスのビット数が
増加した場合や保持しておくべきパイプライン段数が増
加した場合でもゲート数の著しい増加を防止しつつパイ
プライン制御を行なうことができる。According to the pipeline control method of the present invention described above, when registering an operation result consisting of a write address and operation data in the store buffer, the write address generated before the operation data is stored. Is stored until the arithmetic processing data is generated. Instead, the plane number of the stored buffer is stored in the pipeline, so the number of gates is smaller than when the write address is stored. Can execute pipeline processing. Thus, even when the number of bits of the write address increases or the number of pipeline stages to be held increases, pipeline control can be performed while preventing a remarkable increase in the number of gates.
【図1】本発明のパイプライン制御方法の実施例を示す
タイムチャートである。FIG. 1 is a time chart showing an embodiment of a pipeline control method of the present invention.
【図2】従来のパイプライン制御方法タイムチャートで
ある。FIG. 2 is a time chart of a conventional pipeline control method.
【図3】従来のアドレス生成パイプライン動作説明図で
ある。FIG. 3 is an explanatory diagram of an operation of a conventional address generation pipeline.
【図4】従来のデータ演算パイプライン説明図である。FIG. 4 is an explanatory diagram of a conventional data operation pipeline.
【図5】本発明の方法による動作説明図(その1)であ
る。FIG. 5 is a diagram (part 1) illustrating an operation according to the method of the present invention.
【図6】本発明の方法による動作説明図(その2)であ
る。FIG. 6 is a diagram (part 2) illustrating the operation according to the method of the present invention.
I〜W ステージ I to W stage
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 9/38 G06F 12/00 G06F 12/02 G06F 12/04 G06F 12/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int. Cl. 7 , DB name) G06F 9/38 G06F 12/00 G06F 12/02 G06F 12/04 G06F 12/06
Claims (1)
込みアドレスと演算処理データから成る演算処理結果を
ストアバッファに登録する処理を実行する場合におい
て、 前段階で生成された書込みアドレスを、前記演算処理結
果を格納すべきストアバッファに格納するとともに、 その書込みアドレスを格納したストアバッファを特定す
るための面番号を、前記パイプライン上に保持して、 その後対応する演算処理データが生成されたとき、前記
パイプライン上の面番号を参照して、該当するストアバ
ッファに前記演算処理データを格納することを特徴とす
るパイプライン制御方法。When executing a process of registering an arithmetic processing result including a write address and arithmetic processing data in a store buffer by a plurality of stages of pipeline control, the write address generated in a previous stage is processed by the arithmetic processing. When the result is stored in the store buffer to be stored and the plane number for specifying the store buffer storing the write address is held in the pipeline, when the corresponding operation processing data is generated thereafter, A pipeline control method, wherein the arithmetic processing data is stored in a corresponding store buffer with reference to a surface number on the pipeline.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04241257A JP3115428B2 (en) | 1992-08-18 | 1992-08-18 | Pipeline control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04241257A JP3115428B2 (en) | 1992-08-18 | 1992-08-18 | Pipeline control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0667885A JPH0667885A (en) | 1994-03-11 |
JP3115428B2 true JP3115428B2 (en) | 2000-12-04 |
Family
ID=17071555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04241257A Expired - Fee Related JP3115428B2 (en) | 1992-08-18 | 1992-08-18 | Pipeline control method |
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JP (1) | JP3115428B2 (en) |
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1992
- 1992-08-18 JP JP04241257A patent/JP3115428B2/en not_active Expired - Fee Related
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Publication number | Publication date |
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JPH0667885A (en) | 1994-03-11 |
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