JPS63298633A - Instruction fetching control system in pipeline processor - Google Patents
Instruction fetching control system in pipeline processorInfo
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Abstract
Description
【発明の詳細な説明】
〔概要）
本発明は電子計算機を用いたパイプライン処理装置の命
令フ・エッチ制御方式において、命令のオペランドの内
容によりプログラム状況ワード（ｐｒｏｇｒａｍ ５ｔ
ａｔｕｓ ｗｏｒｄ ： ＰＳＷ）内のアドレス指定モ
ードと命令アドレスとをｌき換える分岐命令による動作
時に、選択手段により演算手段の一部から取り出した入
力命令中のアドレスモードを指定するビットを演算手段
へ選択出力してアドレス指定モードに応じた命令アドレ
スを生成出力させてプログラム状況ワードのアドレス指
定モードの更新前に命令フェッチを行なうことによより
、
電子計算機の実行速度を速くするようにしたものである
。[Detailed Description of the Invention] [Summary] The present invention provides an instruction fetch control method for a pipeline processing device using an electronic computer.
atus word: When operating by a branch instruction that switches the addressing mode and instruction address in the PSW, the selection means selects the bit specifying the address mode in the input instruction extracted from a part of the calculation means to the calculation means. This output generates and outputs an instruction address according to the addressing mode, and fetches the instruction before updating the addressing mode of the program status word, thereby increasing the execution speed of the computer. .
本発明はパイプライン処ｐＨ装置における命令フェッチ
制御方式に係り、特に命令のオペランドの内容によりＰ
ＳＷ内のアドレス指定モードと命令アドレスとを行き換
える分岐命令による動作を行なうパイプライン処理装置
における命令フェッチ制御方式に関する。The present invention relates to an instruction fetch control method in a pipeline processing pH device, and in particular, the present invention relates to an instruction fetch control method in a pipeline processing pH device.
The present invention relates to an instruction fetch control method in a pipeline processing device that performs an operation using a branch instruction that switches between an addressing mode and an instruction address in SW.
電子計算機において、同一の時刻では全回路は夫々別の
データの処理を行なっている（すなわち、並列処理）が
、一つのデータに着目すると、この各部分の処理は順次
引続いて行なわれる（すなわち、直列処理）パイプライ
ン処理が知られている。In an electronic computer, all circuits process different data at the same time (i.e., parallel processing), but when focusing on one piece of data, each part of the processing is performed sequentially (i.e., parallel processing). , serial processing) pipeline processing is known.
このようなパイプライン処理による高速処理を、より有
効なものにするためには、各命令の処理時間の短縮化が
必要とされる。In order to make high-speed processing by such pipeline processing more effective, it is necessary to shorten the processing time of each instruction.
〔従来の技術〕
パイプライン処理装置の各命令の中に、ＰＳＷ内のアド
レス指定モードと命令アドレスを命令のオペランドの内
容で置き換える分岐命令がある。[Prior Art] Each instruction of a pipeline processing device includes a branch instruction that replaces the addressing mode and instruction address in the PSW with the contents of the operand of the instruction.
この分岐命令には８ Ａ Ｓ Ｓ Ｍ （ｂｒａｎｃｈ
ａｎｄ ５ａｖｅａｎｄ ｓｅｔ ｍｏｄｅ）命令及
びＢ Ｓ Ｍ （ｂｒａｎｃｈ ａｎｄ ｓｅｔｍｏｄ
ｅ ）命令がある。これらＢＡＳＳＭ命令及び８８Ｍ命
令は、次命令の７エツチに用いるアドレス指定モードを
変更することになるので、通常の分岐命令の制御の他に
、更新後のアドレス指定モードに従って命令フェッチを
行なう制御が必要になる。This branch instruction has 8 A S S M (branch
and 5ave and set mode) instructions and BSM (branch and set mode) instructions and BSM (branch and set mode)
e) There is a command. These BASSM and 88M instructions change the addressing mode used for the 7-etch of the next instruction, so in addition to normal branch instruction control, control is required to perform instruction fetch according to the updated addressing mode. become.
第５図は従来方式の一例の動作説明図を承け。FIG. 5 is an explanatory diagram of the operation of an example of the conventional method.
第５図（Ａ）に示すように、マイクロ命令がり。As shown in FIG. 5(A), microinstructions are used.
Ａ、Ｔ、Ｂ、Ｅ及びＷの各サイクルの順で処理されるが
、まずＤサイクルにて例えば２アドレスコード中の第２
オペランドＲ２を取り込み、次のへサイクルで加算器（
実効アドレスジェネレータ：ＥＡＧ）により実効アドレ
スが生成される。The A, T, B, E, and W cycles are processed in order, but first, in the D cycle, for example, the second of two address codes is processed.
The operand R2 is taken in and the adder (
An effective address is generated by an effective address generator (EAG).
この実行アドレスは第５図（Ａ）に示すように、Ａサイ
クルの終りでラッチＴＯＡＨにラッチされて次のＴサイ
クルの期間保持されてから、そのＴサイクルの終りでラ
ッチＢＯＡＨにラッチされる。As shown in FIG. 5A, this execution address is latched into latch TOAH at the end of the A cycle, held for the next T cycle, and then latched into latch BOAH at the end of that T cycle.
このＢＯΔＲでラッチされた実効アドレスはＢサイクル
ＷＡ間保持され、その終りの時点で次のラッチＡＲＣ４
にラップされ、次のＥサイクルＩＩ間保持されて、更に
次のＷサイクル期間はラッチＡＲＣ１２に保持され、Ｗ
サイクル期間の終りでＰＳＷ内に格納される。すなわち
、Ｗサイクルの終りで、ＰＳＷ内に新しいアドレス指定
モード（ＡＥ）と命令アドレス（ＪＡＲ）とが格納され
る。The effective address latched by this BOΔR is held for B cycle WA, and at the end of that period, the next latch ARC4
W is held in the latch ARC12 for the next W cycle period,
Stored in the PSW at the end of the cycle period. That is, at the end of the W cycle, a new addressing mode (AE) and instruction address (JAR) are stored in the PSW.
しかる後に、ＢＡＳＳＭ／ＢＳＭ命令では、ＰＳＷの７
ドレス指定七−ドと命令アドレスの更新後に、更新後の
アドレス指定モードに従って第５図（Ｂ）に示す如く、
１．ＩＴ及びＩＢで示す各サイクルで分岐先命令の７エ
ツチが行なわれる。After that, in the BASSM/BSM instruction, PSW 7
After updating the address designation code and the instruction address, as shown in FIG. 5(B), according to the updated address designation mode,
1. Seven etches of branch destination instructions are performed in each cycle indicated by IT and IB.
この命令フェッチ後、再び次命令について第５図（Ａ）
と同様のパイプライン処理が行なわれる。After fetching this instruction, the next instruction is again shown in Fig. 5 (A).
Pipeline processing similar to that is performed.
（発明が解決しようとする問題点〕
従来は上記のＲＡＳＳＭ／ＳＳＭ命令の実行に際し、分
岐先命令のフェッチを、ＰＳＷに新しいアドレス指定モ
ードと命令アドレスとを格納した後に行なっていたので
、第５図（Ａ＞、（Ｂ）に示したように、ＢＡＳＳＭ／
ＢＳＭ命令の実行に９サイクルを必要とした。このため
、従来はＲＡＳＳＭ／ＳＳＭ命令の実行時間が長く、パ
イプライン処理の効果が得られないという問題点があっ
た。(Problems to be Solved by the Invention) Conventionally, when executing the above RASSM/SSM instructions, the branch destination instruction was fetched after storing the new addressing mode and instruction address in the PSW. As shown in figures (A>, (B)), BASSM/
Nine cycles were required to execute the BSM instruction. For this reason, conventionally there has been a problem that the execution time of RASSM/SSM instructions is long and the effects of pipeline processing cannot be obtained.
本発明は上記の点に鑑みて創作されたもので、ＢＡＳＳ
Ｍ／ＢＳＭ命令の実行サイクル数が少ないパイプライン
処理装置における命令フェッチ制御方式を提供すること
を目的とする。The present invention was created in view of the above points, and the BASS
An object of the present invention is to provide an instruction fetch control method in a pipeline processing device in which the number of execution cycles of M/BSM instructions is small.
第１図は本発明の原理ブロック図を示す。同図中、１は
演算手段、２は選択手段、３は格納手段、４はプログラ
ム状況ワード（ＰＳＷ）である。FIG. 1 shows a block diagram of the principle of the present invention. In the figure, 1 is an arithmetic means, 2 is a selection means, 3 is a storage means, and 4 is a program status word (PSW).
演算手段１は入力命令から分岐先の命令アドレスを演算
出力する。選択手段２は分岐命令非入力時はＰＳＷのア
ドレスモード入力を演算手段１へ選択出力し、分岐命令
入力時は演算手段１の一部から取り出した入力命令中の
アドレスモードを指定するビットを演算手段１へ選択出
力する。格納手段３は命令アドレスをＰＳＷ４に格納す
る。The calculation means 1 calculates and outputs a branch destination instruction address from an input instruction. The selection means 2 selects and outputs the address mode input of the PSW to the calculation means 1 when a branch instruction is not input, and calculates the bit specifying the address mode in the input instruction taken out from a part of the calculation means 1 when a branch instruction is input. Selectively output to means 1. The storage means 3 stores the instruction address in the PSW 4.
演算手段１により生成された命令アドレスは複数段のラ
ッチからなる格納手段３を転送された後、ＰＳＷ４に格
納される。The instruction address generated by the calculation means 1 is transferred to the storage means 3 consisting of a plurality of stages of latches, and then stored in the PSW 4.
ここで、命令のオペランドの内容によりＰＳＷ４内のア
ドレス指定モードと命令アドレスとを置き換える分岐命
令入力時には、選択手段２から演算手段１への入力命令
中のアドレスモードを指定するビットの選択人力によっ
て、その分岐命令に従ったアドレスが演算手段１より取
り出される。Here, when a branch instruction is input to replace the addressing mode in the PSW 4 with the instruction address depending on the contents of the operand of the instruction, the bit specifying the address mode in the input instruction from the selection means 2 to the calculation means 1 is manually selected. The address according to the branch instruction is retrieved from the calculation means 1.
従って、この時に得られる命令アドレスにより命令フェ
ッチを行なうことにより、ＰＳＷ４のアドレス指定モー
ドの更新より先に命令フェッチができることとなる。Therefore, by performing an instruction fetch using the instruction address obtained at this time, the instruction can be fetched before the addressing mode of the PSW 4 is updated.
第２図は本発明の一実施例のブロック図を示す。 FIG. 2 shows a block diagram of one embodiment of the invention.
同図において、６は前記演算手段１を構成する加算器で
、例えば２アドレスコード中の４バイトの第２オペラン
ドＲ２をＤサイクル期間供給され、その加篩を行なって
第３図（Ａ）に示す如く次のＡサイクル期間で命令アド
レスを生成する。ここで、加算器６の一部からは加締前
の、入力オペランドＲ２が取り出されるが、そのうちア
ドレスモードを指定する最上位ビット（ＭＳＢ）のみが
マルチプレクサ７に供給される。In the figure, numeral 6 denotes an adder constituting the arithmetic means 1, which is supplied with, for example, the 4-byte second operand R2 in the 2 address code for a period of D cycles, and performs addition and sieving to produce the result shown in FIG. 3(A). As shown, an instruction address is generated in the next A cycle period. Here, the input operand R2 before caulking is taken out from a part of the adder 6, but only the most significant bit (MSB) specifying the address mode is supplied to the multiplexer 7.
マルチプレクサ７は前記選択手段２を構成するセレクタ
で、上記最上位ビットの値と、端子８よりのＰＳＷのア
ドレスモード入力とのうち、端子９よりのＢＡＳＳＭ命
令又は８８Ｍ命令の入力の有無に応じていずれか一方を
選択出力するよう構成されている。The multiplexer 7 is a selector constituting the selection means 2, and selects a value according to the value of the most significant bit and the PSW address mode input from the terminal 8, depending on whether the BASSM instruction or the 88M instruction is input from the terminal 9. It is configured to selectively output either one.
すなわち、マルチプレクサ７はＢＡＳＳＭ／Ｂ８Ｍ命令
入力が無いときは、上記ＡベラノドＲ２中のＭＳＢから
得たＰＳＷのアドレスモード入力（Ａ Ｅ ： ａｄｄ
ｒｅｓｓ ｅｘｔｅｎｄｅｄ）を加算器６へ選択出力す
る。このＰＳＷのアドレスモード入力はアドレスモード
を指定する１ビツトの信号で、４バイトの加篩動作を行
なう加算器６の出力オペランドアドレス（命令アドレス
）のうちの有効ビットを指定する。例えばＰＳＷのアド
レスモード人力の値が“１”のときは、加算器６より取
り出される４バイトの命令アドレスのうち、第４図（Ａ
＞に模式的に示すように、最上位ビットを除いた３１ビ
ツトが有効ビットで、このとき最上位ビットは“０″と
される。また、ＰＳＷのアドレスモード入力の値が“Ｏ
”のときは、第４図（Ｂ）に模式的に示すよう、下位２
４ビツトが有効ビットで、残りの上位８ビツトが“０”
とされる。That is, when there is no BASSM/B8M command input, the multiplexer 7 inputs the PSW address mode input (A E : add
ress extended) is selectively output to the adder 6. The address mode input of this PSW is a 1-bit signal that specifies the address mode, and specifies the valid bit of the output operand address (instruction address) of the adder 6 that performs a 4-byte sifting operation. For example, when the value of the PSW address mode manual is "1", of the 4-byte instruction address taken out from the adder 6, the
>, 31 bits excluding the most significant bit are valid bits, and at this time the most significant bit is set to "0". Also, the value of the PSW address mode input is “O”.
”, as shown schematically in Figure 4 (B), the lower 2
4 bits are valid bits, remaining upper 8 bits are “0”
It is said that
通常はこのＰＳＷのアドレスモード入力に従った加算動
作が行なわれるが、ＢＡＳＳＭ／ＢＳＭ命令が入力され
ると、マルチプレクサ７は上記加算器６の一部より取り
出されたＭＳＢの値を加算器６へ選択出力する。これに
より、加算器６からはそのＭＳＢの値に応じて第４図（
Ａ）又は（Ｂ）に示すように、下位３１ビツト又は下位
２４ビツトを命令アドレスとし、残りの上位ビットが
“０”とされた命令アドレスが取り出される。Normally, an addition operation is performed according to the address mode input of this PSW, but when a BASSM/BSM command is input, the multiplexer 7 transfers the MSB value extracted from a part of the adder 6 to the adder 6. Selectively output. As a result, the adder 6 outputs data according to the value of the MSB as shown in FIG.
As shown in A) or (B), the lower 31 bits or lower 24 bits are used as an instruction address, and the instruction address with the remaining upper bits set to "0" is extracted.
加算器６より取り出された命令アドレスは、Ａサイクル
期間の終りでラッチ動作を行なうラッチ（ＴＯＡＲ）１
０、Ｔサイクル期間の終りでラッチ動作を行なうラッチ
（ＢＯＲＡ）１ Ｌ Ｂサイクル期間の終りでラップ動
作を行なうラップ（ＥＯＡＲ）１２、及びＥサイクル期
間の終りでラッチ動作を行なうラップ（ＷＯＡＲ）１３
により、順次ラッチされる。The instruction address taken out from the adder 6 is stored in latch (TOAR) 1, which performs a latch operation at the end of the A cycle period.
0, Latch (BORA) 1 that performs a latch operation at the end of the T cycle period, Wrap (EOAR) 12 that performs a wrap operation at the end of the B cycle period, and Wrap (WOAR) 13 that performs a latch operation at the end of the E cycle period.
are latched sequentially.
これにより、第３図（Ａ）に模式的に示すように、加算
器６の出力命令アドレスは、ラッチ１０゜１１．１２及
び１３により１サイクル明間ずつ保持され、かつ、順次
ラッチ１３方向へ転送されていき、Ｗサイクル期間の終
りでＰＳＷ内に格納される。また、このとき、別系統で
伝送された新しいアドレス指定モード１ビツトがＰＳＷ
内に格納される。As a result, as schematically shown in FIG. 3(A), the output instruction address of the adder 6 is held by the latches 10, 11, 12, and 13 for one cycle at a time, and is sequentially moved toward the latch 13. It is transferred and stored in the PSW at the end of the W cycle period. Also, at this time, the new addressing mode 1 bit transmitted in another system is set to PSW.
stored within.
ここで、ＢＡＳＳＭ／ＢＳＭ命令時には、アド命令権定
モードが第４図（Ｂ）に示した２４ビツトモードで、加
算器６の最終出力端よりΔサイクル期間で取り出される
命令アドレスはその後のＷサイクル期間の終りでＰＳＷ
内の命令アドレスに置き換えられるが、それ以前のＡサ
イクル期間内でこのときの命令アドレスを用いて第３図
（Ｂ）に模式的に示す如く命令フェッチが行なわれる。Here, at the time of the BASSM/BSM instruction, the add instruction authority mode is the 24-bit mode shown in FIG. PSW at the end of
However, during the previous A cycle period, the instruction address at this time is used to perform an instruction fetch as schematically shown in FIG. 3(B).
従って、本実施例によれば、ＰＳＷのアドレス指定モー
ドの更新より先に命令フェッチが可能なので、第３図（
Ｂ）に示すように、次命令の処理が開始されるまで、４
サイクルで済む。Therefore, according to this embodiment, the instruction can be fetched before the PSW addressing mode is updated.
4 until the next instruction starts processing, as shown in B).
It's a cycle.
なお、このとき行なわれる制御のうち、アドレス生成の
ための加算器６の出力を命令フェッチに回して、分岐先
命令の先取りをする制御は従来から実用化されている。Among the controls performed at this time, control in which the output of the adder 6 for address generation is sent to instruction fetch to prefetch the branch destination instruction has been put to practical use.
しかし、この場合はアドレス指定モードがＰＳＷのアド
レスモード入力に従って行なわれるのに対し、本実施例
では加算器６を３２ビツトフルで演算動作するようにし
ておき、その出力のＭＳＢに従ったアドレス指定モード
で■フェッチを行なう点が異なる。However, in this case, the addressing mode is performed according to the address mode input of the PSW, whereas in this embodiment, the adder 6 is set to operate at full 32 bits, and the addressing mode is performed according to the MSB of the output. The difference is that ■ fetch is performed.
上述の如く、本発明によれば、ＰＳＷのアドレス指定モ
ードの更新より先に命令フェッチを行なうようにしたの
で、従来にくらべてＢＡＳＳＭ／ＳＳＭ命令の実行時間
を短縮化でき、これにより所要のパイプラインの効果を
得ることができる等の特長を有するものである。As described above, according to the present invention, since the instruction fetch is performed before updating the PSW addressing mode, the execution time of the BASSM/SSM instruction can be shortened compared to the conventional method. It has features such as being able to obtain a line effect.
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例のブロック図、第３図は本発
明の一実施例の動作説明図、第４図は命令アドレスの各
例の説明図、第５図は従来の一例の動作説明図である。
図中において、
１は演算手段、
２は選択手段、
３は格納手段０．
４はプログラム状況ワード（ＰＳＷ）、６は加算器、
７はマルチプレクサ、
１０〜１３はラッチである。
、−一
本発矧ｆ）原理ブロイ２図
第１図
本有しｔの一宍３拒澄νコのプ°ローノ２町第２図Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the invention, Fig. 3 is an explanatory diagram of the operation of an embodiment of the invention, and Fig. 4 is a diagram of each example of instruction address. The explanatory diagram, FIG. 5, is an explanatory diagram of the operation of an example of the conventional system. In the figure, 1 is a calculation means, 2 is a selection means, 3 is a storage means 0. 4 is a program status word (PSW), 6 is an adder, 7 is a multiplexer, and 10 to 13 are latches. ,-Ippon-Hatsuhaf) Principle Broken 2 Diagram 1 Figure 1 Book has t Ichishi 3 Refusal ν Co's Prono 2 Town Diagram 2
Claims (1)
（ＰＳＷ）（４）内のアドレス指定モードと命令アドレ
スとを置き換える分岐命令による動作を行なうパイプラ
イン処理装置において、分岐先の上記命令アドレスを入
力命令から演算出力する演算手段（１）と、 前記分岐命令非入力時はプログラム状況ワード（４）の
アドレスモード入力を前記演算手段（１）へ選択出力し
、該分岐命令入力時は該演算手段（１）の一部から取り
出した前記入力命令中のアドレスモードを指定するビッ
トを該演算手段（１）へ選択出力して該演算手段（１）
より該アドレス指定モードに応じた命令アドレスを生成
出力させる選択手段（２）と、 該演算手段（１）の出力命令アドレスを複数段のラッチ
を順次転送して前記プログラム状況ワード（４）に格納
する格納手段（３）とよりなり、前記分岐命令入力時は
該演算手段（１）より取り出された該命令アドレスによ
って前記プログラム状況ワード（４）のアドレス指定モ
ードの更新前に命令フェッチを行なうことを特徴とする
パイプライン処理装置における命令フェッチ制御方式。[Claims] In a pipeline processing device that performs an operation using a branch instruction in which the addressing mode and instruction address in a program status word (PSW) (4) are replaced depending on the contents of the operand of the instruction, the instruction address of the branch destination is an arithmetic means (1) for calculating and outputting from an input instruction, and selectively outputting an address mode input of a program status word (4) to the arithmetic means (1) when the branch instruction is not input; Selectively outputting a bit specifying an address mode in the input instruction extracted from a part of the arithmetic means (1) to the arithmetic means (1);
a selection means (2) for generating and outputting an instruction address according to the addressing mode; and a selection means (2) for sequentially transferring the output instruction address of the calculation means (1) through a plurality of latches and storing it in the program status word (4). and a storage means (3) for performing an instruction fetch before updating the addressing mode of the program status word (4) by the instruction address retrieved from the arithmetic means (1) when the branch instruction is input. An instruction fetch control method in a pipeline processing device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13676587A JPS63298633A (en) | 1987-05-29 | 1987-05-29 | Instruction fetching control system in pipeline processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13676587A JPS63298633A (en) | 1987-05-29 | 1987-05-29 | Instruction fetching control system in pipeline processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298633A true JPS63298633A (en) | 1988-12-06 |
Family
ID=15182985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13676587A Pending JPS63298633A (en) | 1987-05-29 | 1987-05-29 | Instruction fetching control system in pipeline processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298633A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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1987
- 1987-05-29 JP JP13676587A patent/JPS63298633A/en active Pending
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