JPS62274333A - Digital signal processing circuit - Google Patents
Digital signal processing circuitInfo
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- JPS62274333A JPS62274333A JP61118768A JP11876886A JPS62274333A JP S62274333 A JPS62274333 A JP S62274333A JP 61118768 A JP61118768 A JP 61118768A JP 11876886 A JP11876886 A JP 11876886A JP S62274333 A JPS62274333 A JP S62274333A
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- binary tree
- tree search
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- pointer
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- 230000007704 transition Effects 0.000 claims abstract description 12
- 239000000470 constituent Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はディジタル信号処理回路に関し、特にバイナリ
・ツリー・サーチを行なうディジタル信号処理回路に関
する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a digital signal processing circuit, and particularly to a digital signal processing circuit that performs a binary tree search.
〔従来の技術）
従来、この種のディジタル信号処理は、ディジタル信号
処理用プロセッサで行なわれ、ＲＯＭ等番
のメモリー記憶されたバイナリ・ツリー・サーチを行な
うプログラムに１９．各種レジスタ間の転送、データメ
モリーのアクセス、四則演算１分岐及び条件分岐等を行
なう命令で実行されていた。[Prior Art] Conventionally, this type of digital signal processing has been performed by a digital signal processing processor, and a program for performing a binary tree search stored in a ROM with the same number as 19. It was executed using instructions that transferred data between various registers, accessed data memory, performed one branch of four arithmetic operations, and performed conditional branching.
〔発明が解決しＬ５とする問題点〕
上述した従来のバイナリ・ツリー・サーチを行なう方法
は、バイナリ・ツリー・サーチのためのプログラムをメ
モリ内（記憶させてＳかなければならないので、メモリ
の多（の容量を割当てなければならないという欠点があ
った。[Problems solved by the invention as L5] The conventional method of performing a binary tree search described above requires storing the program for the binary tree search in memory (S), so the memory The disadvantage was that a large amount of capacity had to be allocated.
また、プログラムによる制御であるため１条件分岐と無
条件分岐は不可避であるため、バイナリ・ツリー・サー
チを行な５処理時間が長いという欠点があった。Furthermore, because control is performed by a program, one conditional branch and an unconditional branch are unavoidable, so there is a drawback that a binary tree search is performed and the processing time is long.
本発明のディジタル信号処理回路は、バイナリ・ツリー
・サーチを行なうデータをデータバスから受取って蓄積
するレジスタと、バイナリ・ツリー・サーチの閾値とバ
イナリ・ツリー・サーチの処理結果を記憶するメモリと
、該メモリに与えるアドレス信号を蓄積するメモリポイ
ンタと、該メモリポインタにアドレス信号を与えるメモ
リアドレス発生器と、前記メモリの閾値、及び前記レジ
スタのデータを入力して減算を行ない、この結果の符号
出力をメモリアドレス発生器に与える減算器と、前記メ
モリの演算結果をデータバスに出力するバスドライバと
を備えている。The digital signal processing circuit of the present invention includes a register that receives and stores data for performing a binary tree search from a data bus, and a memory that stores a binary tree search threshold and a binary tree search processing result. A memory pointer that stores an address signal to be given to the memory, a memory address generator that gives an address signal to the memory pointer, a threshold value of the memory, and data of the register, which are input and subtracted, and a sign of the result is output. The subtracter provides a memory address generator with a subtracter, and a bus driver outputs an operation result of the memory to a data bus.
〔実施例〕
次に１本発明の実施例について図面を参照して説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図は１本発明の一実施例を示す回路構成図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
レジスタ１１は、データバス１７からバイナリ・ツリー
・サーチを行なうデータを桑取り、これを蓄積し、この
データを減算器１５に与えろよう構成されている。The register 11 is configured to extract data for performing a binary tree search from the data bus 17, store this data, and provide this data to the subtracter 15.
メモリ１２は、パイナリー−ツリー−サーチの閾値と、
バイナリ・ツリー・サーチの処理結果とを記憶して８す
、これらはメモリポインタ１３に蓄積されたアドレス信
号により指定されて読み出され減算器１５と、バスドラ
イバ１６とに夫々与えるよう構成されている。The memory 12 includes pinary-tree-search thresholds;
The processing result of the binary tree search is stored and read out as specified by the address signal stored in the memory pointer 13, and is provided to the subtracter 15 and the bus driver 16, respectively. There is.
メモリポインタ１３は、メモリアドレス発生器１４で発
生されたアドレス信号を受取って蓄積し。The memory pointer 13 receives and stores the address signal generated by the memory address generator 14.
これをメモリ１２の読出しの際のアドレスとしてメモリ
１２に与えるとともに、メモリアドレス発生器１４にそ
の入力として与えるよう構成されている。This is provided to the memory 12 as an address when reading from the memory 12, and is also provided to the memory address generator 14 as its input.
メモリアドレス発生器１４は、メモリポインタ１３のア
ドレス信号と、減算器１５の符号出力と。The memory address generator 14 receives the address signal of the memory pointer 13 and the sign output of the subtracter 15.
状態遷移信号１８とを入力してアドレス信号を発生し、
メモリポインタ１２に与える工５構成されている。generates an address signal by inputting the state transition signal 18;
The operation given to the memory pointer 12 consists of 5.
減算器１５は、メモ＋７１２からの閾値と、レジスタ１
１からのデータとを入力し、前者から後者を減算した結
果の符号を正（０を含む。以下同じ）又は負の符号出力
としてメモリアドレス発生器１４の入力に与えるよう構
成されている。Subtractor 15 uses the threshold value from memo+712 and register 1
1, and the sign of the result of subtracting the latter from the former is supplied to the input of the memory address generator 14 as a positive (including 0; the same applies hereinafter) or negative sign output.
バスドライバ１６は、メモリ１２からの処理結果を入力
し、これをデータバス１７に出力として与える工５構成
されている。The bus driver 16 includes a driver 5 that inputs the processing results from the memory 12 and outputs them to the data bus 17.
第２図は、第１図に示した本発明の一実施例の動作を示
す動作フロー図である。FIG. 2 is an operational flow diagram showing the operation of the embodiment of the present invention shown in FIG.
第２図にＳいて、Ｍｌ〜Ｍ４はメモリアドレス発生器１
４の入力である状態遷移信号１８の状態であｒ）、Ｍｌ
、Ｍ２．Ｍ３．Ｍ４の順に状態が遷移し、バイナリ−・
ツリー・サーチが実行される。In FIG. 2, Ml to M4 are memory address generators 1
r), Ml
, M2. M3. The state transitions in the order of M4, binary -
A tree search is performed.
状態遷移信号１８の状態がＭｌのとき、メモリアドレス
発生器１４は、初期値のアドレス信号としてｒｏ １０
０Ｊ を発生し、これがメモリポインタ１３に与えら
れろ。メモリポインタ１３は、これを蓄積するとともに
、これをメモリポインタのアドレス信号２１としてメモ
り１２に与え、メモリ１２は、このアドレス信号で指定
されるメモリの内容をメモリの閾値２２として読み出し
て、この閾値Ｔ４を減算器１５に与える。一方、レジス
タ１１はデータバス１７から受取って蓄積しているバイ
ナリ−・ツリー〇サーチを実行するデータを読み出して
減算器１５に与える。減算器１５は、 、レジスタ１１
からのデータからメモリ１２からの閾値Ｔ４を減算し、
この減算結果の符号を正又は負の符号出力２３としてメ
モリアドレス発生器１４に与える。この際、この符号出
力２３が正の場合は左へ分岐し、負の場合は右へ分岐す
る。When the state of the state transition signal 18 is Ml, the memory address generator 14 outputs ro 10 as the initial value address signal.
Generate 0J and give this to memory pointer 13. The memory pointer 13 stores this and gives it to the memory 12 as the address signal 21 of the memory pointer, and the memory 12 reads out the contents of the memory specified by this address signal as the memory threshold 22 and uses this as the memory threshold value 22. The threshold value T4 is given to the subtractor 15. On the other hand, the register 11 reads out the stored data received from the data bus 17 for executing the binary tree search and supplies it to the subtracter 15. The subtracter 15 is , the register 11
subtract the threshold T4 from the memory 12 from the data from
The sign of this subtraction result is given to the memory address generator 14 as a positive or negative sign output 23. At this time, if the sign output 23 is positive, the process branches to the left, and if it is negative, the process branches to the right.
こ＼で状態遷移信号１８の状態はＭｌからＭ２に遷移す
る。状態遷移信号１８の状態がＭ２のとき、メモリアド
レス発生器１４は、減算器１５からの符号出力２３と、
メモリポインタのアドレス信号２１とを入力し、符号出
力２３が負の場合にには、メモリポインタのアドレス信
号２１から２を減じた［０ＯＩＯＪ をアドレス信号
として発生シ、正の場合には、メモリポインタのアドレ
ス信号２１に２１に加えた「０１１Ｏ」をアドレス信号
として発生する。At this point, the state of the state transition signal 18 changes from M1 to M2. When the state of the state transition signal 18 is M2, the memory address generator 14 outputs the sign output 23 from the subtracter 15;
When the sign output 23 is negative, 0OIOJ is generated as the address signal by subtracting 2 from the memory pointer address signal 21, and when it is positive, the memory pointer The address signal 21 plus "011O" is generated as an address signal.
このアドレス信号は、メモリポインタ１３に与えられ、
メモリポインター３はこれを蓄積するとともに、これを
メモリポインタのアドレス信号と之
してメモリー２に与たる。This address signal is given to the memory pointer 13,
The memory pointer 3 stores this information and applies it to the memory 2 as a memory pointer address signal.
このメモリポインタのアドレス信号は、前記のメモリア
ドレス発生器１４による発生の結果減算器１５の符号出
力２３が負であった場合はｌ”００１０」の値を持ち
２４に分岐し正であった場合は「０１ｌＯ」の値を持ち
２７に分岐する。The address signal of this memory pointer has a value of l"0010" when the sign output 23 of the subtracter 15 is negative as a result of generation by the memory address generator 14.
If it branches to 24 and is positive, it has a value of "01lO" and branches to 27.
以後、メモリの閾値２５又は２８の読出し、レジスター
１のデータからの減算、符号出力２６又は２９．及び状
態遷移信号１８の状態のＭ２からＭ３への遷移と前記の
動作と同一の動作を繰返す。Thereafter, reading of the memory threshold value 25 or 28, subtraction from the data in register 1, sign output 26 or 29 . Then, the transition of the state of the state transition signal 18 from M2 to M3 and the same operation as described above are repeated.
僅し かく状態遷移信号１８の状態がＭ３のときには。a little Thus, when the state of the state transition signal 18 is M3.
メモリアドレス発生器１４は、メモリポインタの２９が
負の場合は１を減じ、正の場合は１を加えた値をアドレ
ス信号として発鳴する。The memory address generator 14 generates a value obtained by subtracting 1 from the memory pointer 29 when it is negative and adding 1 when it is positive as an address signal.
次いで状態遷移信号１８の状態がＭ３からＭ４に遷移し
たとき、メモリアドレス発生器１４はメモリポインタの
アドレス信号に対し、符号出力が負の場合は７を加え、
正の場合は８を加えた値をアドレス信号として発生する
。このアドレス信号はメモリポインタ１３に蓄積され、
更にメモリ１２に与えられて、メモリ１２に記憶されて
いるバイナリ−・ツｒゼサーチの処理結果Ｕ Ｏ−０７
がこのアドレス信号の値に応じて読み出される。Next, when the state of the state transition signal 18 transitions from M3 to M4, the memory address generator 14 adds 7 to the address signal of the memory pointer if the sign output is negative;
If it is positive, a value added by 8 is generated as an address signal. This address signal is stored in the memory pointer 13,
Furthermore, the processing result of the binary search search U O-07 is given to the memory 12 and stored in the memory 12.
is read out according to the value of this address signal.
このバイナリ−・ツリー・サーチの処理結果ＵＯ〜Ｕ７
は、ＵＯ＜Ｕｌ＜・・・＜Ｕ７であり、これはパスドラ
イバ１６の出力としてデータバス１７に与えられる。Processing results of this binary tree search UO to U7
is UO<Ul<...<U7, which is given to the data bus 17 as the output of the path driver 16.
前記のようＫしてデータバス１７から受取りレジスタＩ
ＩＫ蓄積されたデータに対するバイナリ・ツリー・サー
チの処理結果を、パスドライバ１６の出力として、デー
タバス１７に得ることができる。K as described above, and receive register I from data bus 17.
The processing results of the binary tree search on the IK accumulated data can be obtained on the data bus 17 as the output of the path driver 16.
以上説明したように１本発明のディジタル信号処理回路
をディジタル信号処理用プロセッサの構成回路とするこ
とにより、バイナリ・ツリー・サーチのためのプログラ
ムのメモリ容量を少なくす 。As described above, by using the digital signal processing circuit of the present invention as a constituent circuit of a digital signal processing processor, the memory capacity of the program for binary tree search can be reduced.
ることができるという効果がある。また、バイナリ−ツ
リー・サーチを行なう処理時間を短（することができる
という効果がある。It has the effect of being able to Another advantage is that the processing time for performing a binary tree search can be shortened.
第１図は本発明の一実施例を示す回路構成図。
第２図は本発明の一実施例の動作を示す動作フロー図で
ある。
１１・・・・・・レジスタ、１２・・・・・・メモリ、
１３・・・・・・メモリポインタ、１４・・・・・・メ
モリアドレス発生器。
１５・・・・・・減算器、１６・・・・・・バスト５４
バ、１７・・・第７回FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention. FIG. 2 is an operational flow diagram showing the operation of one embodiment of the present invention. 11...Register, 12...Memory,
13...Memory pointer, 14...Memory address generator. 15...Subtractor, 16...Bust 54
Ba, 17...7th
Claims (1)
から受取って蓄積するレジスタと、バイナリ・ツリー・
サーチの閾値とバイナリ・ツリー・サーチの処理結果を
記憶するメモリと、該メモリに与えるアドレス信号を蓄
積するメモリポインタと、該メモリポインタにアドレス
信号を与えるメモリアドレス発生器と、前記メモリの閾
値及び前記レジスタのデータを入力して減算を行ないこ
の結果の符号出力をメモリアドレス発生器に与える減算
器と、前記メモリの演算結果をデータバスに出力するバ
スドライバとを備えたディジタル信号処理回路であって
、前記メモリアドレス発生器は、前記メモリポインタの
出力と、前記減算器の符号出力と、状態遷移信号とによ
ってアドレス信号を発生するように構成したことを特徴
とするディジタル信号処理回路。A register that receives and stores data for binary tree search from the data bus, and a register that stores data for binary tree search.
a memory that stores search thresholds and binary tree search processing results; a memory pointer that stores address signals given to the memory; a memory address generator that supplies address signals to the memory pointer; A digital signal processing circuit comprising: a subtracter that inputs data in the register, performs subtraction, and provides a sign output of the result to a memory address generator; and a bus driver that outputs the operation result of the memory to a data bus. The digital signal processing circuit is characterized in that the memory address generator is configured to generate an address signal based on the output of the memory pointer, the sign output of the subtracter, and a state transition signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118768A JPS62274333A (en) | 1986-05-22 | 1986-05-22 | Digital signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118768A JPS62274333A (en) | 1986-05-22 | 1986-05-22 | Digital signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274333A true JPS62274333A (en) | 1987-11-28 |
| JPH0562796B2 JPH0562796B2 (en) | 1993-09-09 |
Family
ID=14744586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61118768A Granted JPS62274333A (en) | 1986-05-22 | 1986-05-22 | Digital signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274333A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536287A (en) * | 1991-07-30 | 1993-02-12 | Kawasaki Steel Corp | Content address system memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418249A (en) * | 1977-07-11 | 1979-02-10 | Nec Corp | Retrieval device |
-
1986
- 1986-05-22 JP JP61118768A patent/JPS62274333A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418249A (en) * | 1977-07-11 | 1979-02-10 | Nec Corp | Retrieval device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536287A (en) * | 1991-07-30 | 1993-02-12 | Kawasaki Steel Corp | Content address system memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0562796B2 (en) | 1993-09-09 |
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