JPS6057970A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6057970A JPS6057970A JP16515283A JP16515283A JPS6057970A JP S6057970 A JPS6057970 A JP S6057970A JP 16515283 A JP16515283 A JP 16515283A JP 16515283 A JP16515283 A JP 16515283A JP S6057970 A JPS6057970 A JP S6057970A
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- gate electrode
- gate
- resist
- diffusion layer
- nitride film
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Links
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- 238000009792 diffusion process Methods 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、ＭＯ８型半導体装置の製造方法に関する。
従来よシ半導体装置の高密度・高集積・高速化に伴い、
ＭＯ８型トランジスタの微細化がなされている。このよ
うな微細ＭＯ８型トランジスタでは、特にドレイン近傍
での電界集中によりいわゆるホットエレクトロンが生じ
、基板電流やゲート電流が増大する。これらはトランジ
スタのしきい鎗のシフトや、相補型半導体装置における
ラッチアップ現象を招く恐れがあル、半導体装置の信頼
性を低下させる。
ＭＯ８型トランジスタの微細化がなされている。このよ
うな微細ＭＯ８型トランジスタでは、特にドレイン近傍
での電界集中によりいわゆるホットエレクトロンが生じ
、基板電流やゲート電流が増大する。これらはトランジ
スタのしきい鎗のシフトや、相補型半導体装置における
ラッチアップ現象を招く恐れがあル、半導体装置の信頼
性を低下させる。
従来、これらの対策としては、トランジスタのソース・
ドレイン近傍を低濃度拡散層とするＴ、Ｉ）■、）（Ｌ
ｉｇｈｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、Ｇｒａ
ｄｅｄＪｕｎｅ ｔ ｉｏｎ構造のトランジスタが提案
されている。
ドレイン近傍を低濃度拡散層とするＴ、Ｉ）■、）（Ｌ
ｉｇｈｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造や、Ｇｒａ
ｄｅｄＪｕｎｅ ｔ ｉｏｎ構造のトランジスタが提案
されている。
Ｇｒａｄｅｄ Ｊｕｎｃｔｉｏｎ構造のトランジスタは
、従来のトランジスタと比較して上記の欠点は抑制する
ものの、シーートチャネル効果の増大を招く欠虞がある
。ＬＤＤ構造のトランジスタは」；記の欠点を抑制し、
微細ＭＯ８型トランジスタに適するものと言えるが、高
濃度ソース・ドレイン領域とゲート電極の領域とが重々
９合わないオフセットゲート構造となっている為、寄生
抵抗によりトランジスタの駆動能力（ｆｍ）が低下する
。％にソース側でのゲート電極とのオフセット構造はド
レイン近傍での電界集中を緩和する事に何ら効果をもた
らさず、駆動能力ｐｍの低下だけをもたらしている。
、従来のトランジスタと比較して上記の欠点は抑制する
ものの、シーートチャネル効果の増大を招く欠虞がある
。ＬＤＤ構造のトランジスタは」；記の欠点を抑制し、
微細ＭＯ８型トランジスタに適するものと言えるが、高
濃度ソース・ドレイン領域とゲート電極の領域とが重々
９合わないオフセットゲート構造となっている為、寄生
抵抗によりトランジスタの駆動能力（ｆｍ）が低下する
。％にソース側でのゲート電極とのオフセット構造はド
レイン近傍での電界集中を緩和する事に何ら効果をもた
らさず、駆動能力ｐｍの低下だけをもたらしている。
この発明は、上述した従来装置の欠点を改良したもので
、高ｉ度・高集積・高速化が可能で％ Ｌかも信頼性の
高い半導体装置を製造する方法を提供することを目的と
する。
、高ｉ度・高集積・高速化が可能で％ Ｌかも信頼性の
高い半導体装置を製造する方法を提供することを目的と
する。
この発明は、ゲート電極を形成した後グー）［極と自己
整合的に低濃度不純物を導入して拡散層を形成する工程
、その後ゲート側壁にレジスト以外の絶縁膜又は導電膜
を形成する工程、レジストを塗布した後、パターニング
をした後、ゲート側壁に形成した上記絶縁膜又は導電膜
のうち、ソース・ドレイン領域のうちのいずれか一方だ
けを除去しレジストを除去する工程、その後上記拡散層
領域を形成する際よりも、高濃度の不純物をゲート電極
及びその側壁に形成した膜をマスクとして導入して、冒
濃１Ｂ−拡散領域を形成することを特徴とする半導体装
置の製造方法である。
整合的に低濃度不純物を導入して拡散層を形成する工程
、その後ゲート側壁にレジスト以外の絶縁膜又は導電膜
を形成する工程、レジストを塗布した後、パターニング
をした後、ゲート側壁に形成した上記絶縁膜又は導電膜
のうち、ソース・ドレイン領域のうちのいずれか一方だ
けを除去しレジストを除去する工程、その後上記拡散層
領域を形成する際よりも、高濃度の不純物をゲート電極
及びその側壁に形成した膜をマスクとして導入して、冒
濃１Ｂ−拡散領域を形成することを特徴とする半導体装
置の製造方法である。
この発明を用いることによシ、ドレイン側での拡散層領
域はゲート近傍は低濃度となシ、従来のＬ Ｄ Ｉ）構
造トランジスタと同様ドレイン側での電界集中を緩和す
ることが可能となシ、ホットエレクトロンによるしきい
値のシフトや基板電流・ゲート電流の増加を抑制し、か
つソース側はゲート電極と自己整合的に高濃度拡散層領
域が形成される為、従来のＬ Ｄ Ｄ構造のトランジス
タと比較して寄生抵抗は低減でき駆動能力ｙｍの低下が
抑制される。
域はゲート近傍は低濃度となシ、従来のＬ Ｄ Ｉ）構
造トランジスタと同様ドレイン側での電界集中を緩和す
ることが可能となシ、ホットエレクトロンによるしきい
値のシフトや基板電流・ゲート電流の増加を抑制し、か
つソース側はゲート電極と自己整合的に高濃度拡散層領
域が形成される為、従来のＬ Ｄ Ｄ構造のトランジス
タと比較して寄生抵抗は低減でき駆動能力ｙｍの低下が
抑制される。
従って高密度・高集積・高速化が可能でしかも信頼性の
高い半導体装置が可能となる。
高い半導体装置が可能となる。
発明の実施例として、Ｎチャネル１１ｖ１０Ｓトランジ
スタについて本発明を適用した場合について述べる。オ
ず第１図ロに示すようにＰ型基板１にゲート酸化膜２、
ゲート電極３を形成した後燐を２×ＩＱ１３ｃｍ’のド
ーズ量、イオン注入する。第１図すに示すように窒化膜
５を被着してＩｔ、 Ｉ Ｅ （ＩＪアクティブ・イオ
ン・エツチング）を行ガうとゲート電極３の側壁には窒
化膜５が残る（第１図Ｃ）・。
スタについて本発明を適用した場合について述べる。オ
ず第１図ロに示すようにＰ型基板１にゲート酸化膜２、
ゲート電極３を形成した後燐を２×ＩＱ１３ｃｍ’のド
ーズ量、イオン注入する。第１図すに示すように窒化膜
５を被着してＩｔ、 Ｉ Ｅ （ＩＪアクティブ・イオ
ン・エツチング）を行ガうとゲート電極３の側壁には窒
化膜５が残る（第１図Ｃ）・。
次にレジスト６を塗布した後、ソースとゲートのソース
近傍のレジストを除去する。次にｖ、１図ｄに示すよう
に、レジストをマスクとして側壁部の窒化膜５を除去し
次にレジストを除去する。するとドレイン側のゲート側
壁部分には窒化膜５が残っている。ここでゲート電極３
とゲート側壁部の窒化膜５をマスクとして砒素を５Ｘ１
０ｃｍ のドーズ量、イオン注入する。すると第１図ｄ
に示すように、ソース側は高濃度・拡散層領域７がゲー
ト電［３と自己整合的に形成され、ドレイン側は低濃度
拡散層領域４がゲート電ｉ＃ｌｉ３と自己整合的に形成
され、高濃度拡散層領域７がゲート電極３と離れた位置
に整合的に形成される。次に第１図ｅに示すように０Ｖ
Ｄ８ｉ０，８を被着した後、コンタクト開孔を行ない、
Ａｌ配線を行ない、ゲート用１配線９、ソース側配線１
０、ドレイン側配線１１を形成する。
近傍のレジストを除去する。次にｖ、１図ｄに示すよう
に、レジストをマスクとして側壁部の窒化膜５を除去し
次にレジストを除去する。するとドレイン側のゲート側
壁部分には窒化膜５が残っている。ここでゲート電極３
とゲート側壁部の窒化膜５をマスクとして砒素を５Ｘ１
０ｃｍ のドーズ量、イオン注入する。すると第１図ｄ
に示すように、ソース側は高濃度・拡散層領域７がゲー
ト電［３と自己整合的に形成され、ドレイン側は低濃度
拡散層領域４がゲート電ｉ＃ｌｉ３と自己整合的に形成
され、高濃度拡散層領域７がゲート電極３と離れた位置
に整合的に形成される。次に第１図ｅに示すように０Ｖ
Ｄ８ｉ０，８を被着した後、コンタクト開孔を行ない、
Ａｌ配線を行ない、ゲート用１配線９、ソース側配線１
０、ドレイン側配線１１を形成する。
尚、ここではゲート側壁部へ被着した窒化膜５は残った
ままであるが、第１図ｄにおけるイオン注入を行なった
後、窒化膜５を除去してから０ＶＤＳｉＯ，８を被着し
てもよい。
ままであるが、第１図ｄにおけるイオン注入を行なった
後、窒化膜５を除去してから０ＶＤＳｉＯ，８を被着し
てもよい。
第１図ａ−，−ｅまではゲート側壁部に絶縁膜を用いる
場合を述べたが、導電膜を用いる場合も可能である。第
２図ａ、ｂにゲート側壁部に導電膜を用いた場合につい
て示している。第１図ロの後、１０００℃ １０′程度
行なった後、多結晶シリコン１２を被着し、夏に酸化す
る。その後ＲＩＢを行なうと、ゲート電極３の側壁には
多結晶シリコン１２と酸化膜１３が残る。この後第１図
Ｃと同様にレジストを塗布し、パターニングを行なった
後、ソース側の多結晶シリコンと酸化膜を除去する。そ
の後レジストを除去し、高濃度の砒素イオン注入を行な
い、高濃度拡散領域７を形成する。あとは第１図ｅに従
えばよい。
場合を述べたが、導電膜を用いる場合も可能である。第
２図ａ、ｂにゲート側壁部に導電膜を用いた場合につい
て示している。第１図ロの後、１０００℃ １０′程度
行なった後、多結晶シリコン１２を被着し、夏に酸化す
る。その後ＲＩＢを行なうと、ゲート電極３の側壁には
多結晶シリコン１２と酸化膜１３が残る。この後第１図
Ｃと同様にレジストを塗布し、パターニングを行なった
後、ソース側の多結晶シリコンと酸化膜を除去する。そ
の後レジストを除去し、高濃度の砒素イオン注入を行な
い、高濃度拡散領域７を形成する。あとは第１図ｅに従
えばよい。
第１図（ａ）〜（ｅ）は本発明の詳細な説明する断面図
、第２図（ａ） 、 （ｂ）は他の実施例の断面図であ
る。 図において、 １・・・Ｐ型基板、２．１３・・・酸化膜、３．１２・
・・多結晶シリコン、４・・・低濃度拡散層、５・・・
窒化膜、６・・・レジスト、７・・・高濃度拡散層、８
・・・０ＶＡ）Ｓｉｎ。 膜、９，１０．１１・・・Ａ７０ 代理人 弁理士 則 近 憲 佑 （他１名）＼ ＼
、第２図（ａ） 、 （ｂ）は他の実施例の断面図であ
る。 図において、 １・・・Ｐ型基板、２．１３・・・酸化膜、３．１２・
・・多結晶シリコン、４・・・低濃度拡散層、５・・・
窒化膜、６・・・レジスト、７・・・高濃度拡散層、８
・・・０ＶＡ）Ｓｉｎ。 膜、９，１０．１１・・・Ａ７０ 代理人 弁理士 則 近 憲 佑 （他１名）＼ ＼
Claims (1)
- ゲート電極形成後、ゲート電極と自己整合的に低濃度不
純物を導入して低濃度拡散層を形成する工程、その後ゲ
ート側壁にレジスト以外の絶縁膜又は導電膜を形成する
工程、レジストを塗布しゲート側壁に形成した前記絶縁
膜又は導電膜のソース・ドレイン側のいずれか一方だけ
を露出するよウニパターニングし、レジストをマスクと
してゲート側壁に形成した絶縁膜又は導電膜を除去した
後、レジストを除去する工程、前記低濃度拡散層を形成
する際よりも高濃度の不純物をゲート電極及びその側壁
に形成した膜をマスクとして導入することによシ高濃度
拡散層を形成する工程を具備することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515283A JPS6057970A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16515283A JPS6057970A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057970A true JPS6057970A (ja) | 1985-04-03 |
Family
ID=15806859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16515283A Pending JPS6057970A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057970A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633462A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-09-09 JP JP16515283A patent/JPS6057970A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633462A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体装置の製造方法 |
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