JPS6057970A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6057970A JPS6057970A JP16515283A JP16515283A JPS6057970A JP S6057970 A JPS6057970 A JP S6057970A JP 16515283 A JP16515283 A JP 16515283A JP 16515283 A JP16515283 A JP 16515283A JP S6057970 A JPS6057970 A JP S6057970A
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- gate electrode
- gate
- resist
- diffusion layer
- nitride film
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Links
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- 238000009792 diffusion process Methods 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、MO8型半導体装置の製造方法に関する。
従来よシ半導体装置の高密度・高集積・高速化に伴い、
MO8型トランジスタの微細化がなされている。このよ
うな微細MO8型トランジスタでは、特にドレイン近傍
での電界集中によりいわゆるホットエレクトロンが生じ
、基板電流やゲート電流が増大する。これらはトランジ
スタのしきい鎗のシフトや、相補型半導体装置における
ラッチアップ現象を招く恐れがあル、半導体装置の信頼
性を低下させる。
MO8型トランジスタの微細化がなされている。このよ
うな微細MO8型トランジスタでは、特にドレイン近傍
での電界集中によりいわゆるホットエレクトロンが生じ
、基板電流やゲート電流が増大する。これらはトランジ
スタのしきい鎗のシフトや、相補型半導体装置における
ラッチアップ現象を招く恐れがあル、半導体装置の信頼
性を低下させる。
従来、これらの対策としては、トランジスタのソース・
ドレイン近傍を低濃度拡散層とするT、I)■、)(L
ighly Doped Drain)構造や、Gra
dedJune t ion構造のトランジスタが提案
されている。
ドレイン近傍を低濃度拡散層とするT、I)■、)(L
ighly Doped Drain)構造や、Gra
dedJune t ion構造のトランジスタが提案
されている。
Graded Junction構造のトランジスタは
、従来のトランジスタと比較して上記の欠点は抑制する
ものの、シーートチャネル効果の増大を招く欠虞がある
。LDD構造のトランジスタは」;記の欠点を抑制し、
微細MO8型トランジスタに適するものと言えるが、高
濃度ソース・ドレイン領域とゲート電極の領域とが重々
9合わないオフセットゲート構造となっている為、寄生
抵抗によりトランジスタの駆動能力(fm)が低下する
。%にソース側でのゲート電極とのオフセット構造はド
レイン近傍での電界集中を緩和する事に何ら効果をもた
らさず、駆動能力pmの低下だけをもたらしている。
、従来のトランジスタと比較して上記の欠点は抑制する
ものの、シーートチャネル効果の増大を招く欠虞がある
。LDD構造のトランジスタは」;記の欠点を抑制し、
微細MO8型トランジスタに適するものと言えるが、高
濃度ソース・ドレイン領域とゲート電極の領域とが重々
9合わないオフセットゲート構造となっている為、寄生
抵抗によりトランジスタの駆動能力(fm)が低下する
。%にソース側でのゲート電極とのオフセット構造はド
レイン近傍での電界集中を緩和する事に何ら効果をもた
らさず、駆動能力pmの低下だけをもたらしている。
この発明は、上述した従来装置の欠点を改良したもので
、高i度・高集積・高速化が可能で% Lかも信頼性の
高い半導体装置を製造する方法を提供することを目的と
する。
、高i度・高集積・高速化が可能で% Lかも信頼性の
高い半導体装置を製造する方法を提供することを目的と
する。
この発明は、ゲート電極を形成した後グー)[極と自己
整合的に低濃度不純物を導入して拡散層を形成する工程
、その後ゲート側壁にレジスト以外の絶縁膜又は導電膜
を形成する工程、レジストを塗布した後、パターニング
をした後、ゲート側壁に形成した上記絶縁膜又は導電膜
のうち、ソース・ドレイン領域のうちのいずれか一方だ
けを除去しレジストを除去する工程、その後上記拡散層
領域を形成する際よりも、高濃度の不純物をゲート電極
及びその側壁に形成した膜をマスクとして導入して、冒
濃1B−拡散領域を形成することを特徴とする半導体装
置の製造方法である。
整合的に低濃度不純物を導入して拡散層を形成する工程
、その後ゲート側壁にレジスト以外の絶縁膜又は導電膜
を形成する工程、レジストを塗布した後、パターニング
をした後、ゲート側壁に形成した上記絶縁膜又は導電膜
のうち、ソース・ドレイン領域のうちのいずれか一方だ
けを除去しレジストを除去する工程、その後上記拡散層
領域を形成する際よりも、高濃度の不純物をゲート電極
及びその側壁に形成した膜をマスクとして導入して、冒
濃1B−拡散領域を形成することを特徴とする半導体装
置の製造方法である。
この発明を用いることによシ、ドレイン側での拡散層領
域はゲート近傍は低濃度となシ、従来のL D I)構
造トランジスタと同様ドレイン側での電界集中を緩和す
ることが可能となシ、ホットエレクトロンによるしきい
値のシフトや基板電流・ゲート電流の増加を抑制し、か
つソース側はゲート電極と自己整合的に高濃度拡散層領
域が形成される為、従来のL D D構造のトランジス
タと比較して寄生抵抗は低減でき駆動能力ymの低下が
抑制される。
域はゲート近傍は低濃度となシ、従来のL D I)構
造トランジスタと同様ドレイン側での電界集中を緩和す
ることが可能となシ、ホットエレクトロンによるしきい
値のシフトや基板電流・ゲート電流の増加を抑制し、か
つソース側はゲート電極と自己整合的に高濃度拡散層領
域が形成される為、従来のL D D構造のトランジス
タと比較して寄生抵抗は低減でき駆動能力ymの低下が
抑制される。
従って高密度・高集積・高速化が可能でしかも信頼性の
高い半導体装置が可能となる。
高い半導体装置が可能となる。
発明の実施例として、Nチャネル11v10Sトランジ
スタについて本発明を適用した場合について述べる。オ
ず第1図ロに示すようにP型基板1にゲート酸化膜2、
ゲート電極3を形成した後燐を2×IQ13cm’のド
ーズ量、イオン注入する。第1図すに示すように窒化膜
5を被着してIt、 I E (IJアクティブ・イオ
ン・エツチング)を行ガうとゲート電極3の側壁には窒
化膜5が残る(第1図C)・。
スタについて本発明を適用した場合について述べる。オ
ず第1図ロに示すようにP型基板1にゲート酸化膜2、
ゲート電極3を形成した後燐を2×IQ13cm’のド
ーズ量、イオン注入する。第1図すに示すように窒化膜
5を被着してIt、 I E (IJアクティブ・イオ
ン・エツチング)を行ガうとゲート電極3の側壁には窒
化膜5が残る(第1図C)・。
次にレジスト6を塗布した後、ソースとゲートのソース
近傍のレジストを除去する。次にv、1図dに示すよう
に、レジストをマスクとして側壁部の窒化膜5を除去し
次にレジストを除去する。するとドレイン側のゲート側
壁部分には窒化膜5が残っている。ここでゲート電極3
とゲート側壁部の窒化膜5をマスクとして砒素を5X1
0cm のドーズ量、イオン注入する。すると第1図d
に示すように、ソース側は高濃度・拡散層領域7がゲー
ト電[3と自己整合的に形成され、ドレイン側は低濃度
拡散層領域4がゲート電i#li3と自己整合的に形成
され、高濃度拡散層領域7がゲート電極3と離れた位置
に整合的に形成される。次に第1図eに示すように0V
D8i0,8を被着した後、コンタクト開孔を行ない、
Al配線を行ない、ゲート用1配線9、ソース側配線1
0、ドレイン側配線11を形成する。
近傍のレジストを除去する。次にv、1図dに示すよう
に、レジストをマスクとして側壁部の窒化膜5を除去し
次にレジストを除去する。するとドレイン側のゲート側
壁部分には窒化膜5が残っている。ここでゲート電極3
とゲート側壁部の窒化膜5をマスクとして砒素を5X1
0cm のドーズ量、イオン注入する。すると第1図d
に示すように、ソース側は高濃度・拡散層領域7がゲー
ト電[3と自己整合的に形成され、ドレイン側は低濃度
拡散層領域4がゲート電i#li3と自己整合的に形成
され、高濃度拡散層領域7がゲート電極3と離れた位置
に整合的に形成される。次に第1図eに示すように0V
D8i0,8を被着した後、コンタクト開孔を行ない、
Al配線を行ない、ゲート用1配線9、ソース側配線1
0、ドレイン側配線11を形成する。
尚、ここではゲート側壁部へ被着した窒化膜5は残った
ままであるが、第1図dにおけるイオン注入を行なった
後、窒化膜5を除去してから0VDSiO,8を被着し
てもよい。
ままであるが、第1図dにおけるイオン注入を行なった
後、窒化膜5を除去してから0VDSiO,8を被着し
てもよい。
第1図a−,−eまではゲート側壁部に絶縁膜を用いる
場合を述べたが、導電膜を用いる場合も可能である。第
2図a、bにゲート側壁部に導電膜を用いた場合につい
て示している。第1図ロの後、1000℃ 10′程度
行なった後、多結晶シリコン12を被着し、夏に酸化す
る。その後RIBを行なうと、ゲート電極3の側壁には
多結晶シリコン12と酸化膜13が残る。この後第1図
Cと同様にレジストを塗布し、パターニングを行なった
後、ソース側の多結晶シリコンと酸化膜を除去する。そ
の後レジストを除去し、高濃度の砒素イオン注入を行な
い、高濃度拡散領域7を形成する。あとは第1図eに従
えばよい。
場合を述べたが、導電膜を用いる場合も可能である。第
2図a、bにゲート側壁部に導電膜を用いた場合につい
て示している。第1図ロの後、1000℃ 10′程度
行なった後、多結晶シリコン12を被着し、夏に酸化す
る。その後RIBを行なうと、ゲート電極3の側壁には
多結晶シリコン12と酸化膜13が残る。この後第1図
Cと同様にレジストを塗布し、パターニングを行なった
後、ソース側の多結晶シリコンと酸化膜を除去する。そ
の後レジストを除去し、高濃度の砒素イオン注入を行な
い、高濃度拡散領域7を形成する。あとは第1図eに従
えばよい。
第1図(a)〜(e)は本発明の詳細な説明する断面図
、第2図(a) 、 (b)は他の実施例の断面図であ
る。 図において、 1・・・P型基板、2.13・・・酸化膜、3.12・
・・多結晶シリコン、4・・・低濃度拡散層、5・・・
窒化膜、6・・・レジスト、7・・・高濃度拡散層、8
・・・0VA)Sin。 膜、9,10.11・・・A70 代理人 弁理士 則 近 憲 佑 (他1名)\ \
、第2図(a) 、 (b)は他の実施例の断面図であ
る。 図において、 1・・・P型基板、2.13・・・酸化膜、3.12・
・・多結晶シリコン、4・・・低濃度拡散層、5・・・
窒化膜、6・・・レジスト、7・・・高濃度拡散層、8
・・・0VA)Sin。 膜、9,10.11・・・A70 代理人 弁理士 則 近 憲 佑 (他1名)\ \
Claims (1)
- ゲート電極形成後、ゲート電極と自己整合的に低濃度不
純物を導入して低濃度拡散層を形成する工程、その後ゲ
ート側壁にレジスト以外の絶縁膜又は導電膜を形成する
工程、レジストを塗布しゲート側壁に形成した前記絶縁
膜又は導電膜のソース・ドレイン側のいずれか一方だけ
を露出するよウニパターニングし、レジストをマスクと
してゲート側壁に形成した絶縁膜又は導電膜を除去した
後、レジストを除去する工程、前記低濃度拡散層を形成
する際よりも高濃度の不純物をゲート電極及びその側壁
に形成した膜をマスクとして導入することによシ高濃度
拡散層を形成する工程を具備することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16515283A JPS6057970A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16515283A JPS6057970A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6057970A true JPS6057970A (ja) | 1985-04-03 |
Family
ID=15806859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16515283A Pending JPS6057970A (ja) | 1983-09-09 | 1983-09-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6057970A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS633462A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-09-09 JP JP16515283A patent/JPS6057970A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS633462A (ja) * | 1986-06-24 | 1988-01-08 | Nec Corp | 半導体装置の製造方法 |
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