JPH10223776A

JPH10223776A - 半導体記憶装置

Info

Publication number: JPH10223776A
Application number: JP9024169A
Authority: JP
Inventors: O Adan Albert; オー．アダンアルベルト; Nobuaki Tokushige; 信明徳重
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-02-06
Filing date: 1997-02-06
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】信号線の数が少なく、かつトランジスタを駆動
するゲート電圧を十分に低くしても、データディスター
ブを招かずに済む半導体記憶装置を提供する。【解決手段】データを書き込みデータノード５ｎに与
え、かつ駆動電圧−Ｖpをワードノード７ｎに印加し
て、書き込みＭＯＳトランジスタ６をオンにし、データ
を蓄積ＭＯＳトランジスタ３のゲートＧ3に書き込み、
このデータに応じて蓄積ＭＯＳトランジスタ３をオン又
はオフにする。データを読み出すときには、駆動電圧Ｖ
nをワードノード７ｎに印加して、読み出しＭＯＳトラ
ンジスタ４をオンにする。このとき、ゲートＧ3のデー
タに応じて蓄積ＭＯＳトランジスタ３がオンとなってい
れば、基準電位ノード１ｎの基準電位ＶDDが読み出しデ
ータノード２ｎに供給される。また、データに応じて蓄
積ＭＯＳトランジスタ３がオフとなっていれば、基準電
位ＶDDが読み出しデータノード２ｎに供給されない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高集積化と高速
化に適した半導体記憶装置に関する。

【０００２】

【従来の技術】この種の半導体記憶装置は、それぞれが
情報の記憶単位である多数のメモリセルを含んでいる。
このメモリセルの一例を図８に示す（ＵＳＰ３５９３０
３７を参照）。

【０００３】この図８のメモリセルにおいては、データ
（１又は０）を書き込みデータ信号線１０１に与え、か
つ書き込みワード信号線１０２を通じて書き込みトラン
ジスタ１０３をオンにし、これによって書き込みデータ
信号線１０１のデータを書き込みトランジスタ１０３を
介して記憶用キャパシタ１０４に書き込み、このデータ
に応じて蓄積トランジスタ１０５をオン又はオフにす
る。

【０００４】この記憶用キャパシタ１０４に書き込まれ
たデータを読み出すには、書き込みデータ信号線１０１
を接地すると共に、読み出しデータ信号線１０６を高電
位にチャージしておき、読み出しワード信号線１０７を
通じて読み出しトランジスタ１０８をオンにする。この
とき、記憶用キャパシタ１０４のデータに応じて蓄積ト
ランジスタ１０５がオンとなっていれば、読み出しデー
タ信号線１０６の電荷が蓄積トランジスタ１０５及び読
み出しトランジスタ１０８を介して書き込みデータ信号
線１０１に放電され、この読み出しデータ信号線１０６
の電位が低下する。また、データに応じて蓄積トランジ
スタ１０５がオフとなっていれば、読み出しデータ信号
線１０６の電荷が放電されず、この読み出しデータ信号
線１０６の高電位が維持される。したがって、読み出し
トランジスタ１０８をオンにして、読み出しデータ信号
線１０６の電位を検出すれば、記憶用キャパシタ１０４
のデータを読み出すことができる。

【０００５】図９は、従来のメモリセルの他の例を示し
ている（特開平６−１５１７５９号を参照）。このメモ
リセルでは、第２トランジスタ１１１のしきい値Ｖth2
よりも第３トランジスタ１１２のしきい値Ｖth3を大き
く設定しており（Ｖth2＜Ｖth3）、ワードノード１１３
の電圧ＶoをＶth2＜Ｖo＜Ｖth3に設定することによっ
て、第２トランジスタ１１１のみをオンにするか、この
電圧ＶoをＶth2＜Ｖth3＜Ｖoに設定することによって、
第２及び第３トランジスタ１１１，１１２を共にオンに
する。

【０００６】データ（１又は０）をデータノード１１４
に与え、かつワードノード１１３の電圧ＶoをＶth2＜Ｖ
th3＜Ｖoに設定して、第２及び第３トランジスタ１１
１，１１２を共にオンにすると、このデータが第２及び
第３トランジスタ１１１，１１２を介して第１トランジ
スタ１１５のゲートに書き込まれ、このデータに応じて
第１トランジスタ１１５がオン又はオフとなる。

【０００７】この第１トランジスタ１１５のゲートのデ
ータを読み出すには、ワードノード１１３の電圧Ｖoを
Ｖth2＜Ｖo＜Ｖth3に設定することによって、第２トラ
ンジスタ１１１のみをオンにする。このとき、データに
応じて第１トランジスタ１１５がオン又はオフとなって
いるので、電源ノード１１６の電圧ＶDDが第１及び第２
トランジスタ１１５，１１１を介してデータノード１１
４に供給されたり、供給されなかったりする。したがっ
て、このデータノード１１４の電圧を検出すれば、デー
タを読み出したことになる。

【０００８】図１０は、従来のメモリセルの別の例を示
している（特開平７−４５７１６号を参照）。ここで
は、書き込みトランジスタ１２１のしきい値Ｖth21を読
み出しトランジスタ１２２のしきい値Ｖth22よりも高く
しており（Ｖth21＞Ｖth22）、ワード信号線１２３の電
圧ＶoをＶth22＜Ｖo＜Ｖth21に設定することによって、
読み出しトランジスタ１２２のみをオンにするか、この
電圧ＶoをＶth22＜Ｖth21＜Ｖoに設定することによっ
て、各トランジスタ１２１，１２２を共にオンにする。

【０００９】データ（１又は０）をデータ信号線１２４
に与え、かつワード信号線１２３の電圧ＶoをＶth2＜Ｖ
th3＜Ｖoに設定して、各トランジスタ１２１，１２２を
共にオンにすると、このデータが書き込みトランジスタ
１２１を介して記憶用キャパシタ１２５に書き込まれ、
このデータに応じて増幅トランジスタ１２６がオン又は
オフとなる。

【００１０】この記憶用キャパシタ１２５のデータを読
み出すには、ワード信号線１２３の電圧ＶoをＶth2＜Ｖ
o＜Ｖth3に設定することによって、読み出しトランジス
タ１２２のみをオンにする。このとき、データに応じて
増幅トランジスタ１２６がオン又はオフとなっているの
で、電源ノード１２７の電圧ＶDDが増幅トランジスタ１
２６及び読み出しトランジスタ１２２を介してデータ信
号線１２４に供給されたり、供給されなかったりする。
したがって、このデータ信号線１２４の電圧を検出すれ
ば、データを読み出したことになる。

【００１１】

【発明が解決しようとする課題】しかしながら、図８の
従来のメモリセルでは、書き込みデータ信号線１０１、
書き込みワード信号線１０２、読み出しデータ信号線１
０６、及び読み出しワード信号線１０７と言う４本の信
号線を必要とし、記憶装置全体としては、信号線の数が
膨大になった。

【００１２】また、図９及び図１０の従来のメモリセル
では、信号線の数が少なくなるものの、同一極性である
高低の２つのしきい値を用いるので、低い方のしきい値
を有するトランジスタのみを駆動するときには、これら
の２つのしきい値間のゲート電圧を正確に設定せねばな
らず、各トランジスタの駆動電圧の低下を図ると、これ
らの２つのしきい値間の範囲が狭まって、適正なゲート
電圧を供給することが困難になり、各トランジスタが誤
動作し易く、データディスターブが発生し易いと言う問
題があった。

【００１３】そこで、この発明の課題は、この様な従来
技術の課題を解決するものであって、信号線の数が少な
く、かつトランジスタを駆動するゲート電圧を十分に低
くしても、データディスターブを招かずに済む半導体記
憶装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、この発明の半導体記憶装置においては、基準電位と
読み出しデータノード間に、蓄積スイッチング素子及び
読み出しスイッチング素子を直列接続して挿入し、書き
込みデータノードと蓄積スイッチング素子のゲート間
に、読み出しスイッチング素子とは相補的に動作する書
き込みスイッチング素子を挿入し、読み出しスイッチン
グ素子及び書き込みスイッチング素子の各ゲートをワー
ドノードに共に接続し、ワードノードの信号によって、
読み出しスイッチング素子及び書き込みスイッチング素
子を相補的に動作させている。

【００１５】この様な構成は、この半導体記憶装置の各
メモリセルに対して与えられる。ここでは、読み出しス
イッチング素子及び書き込みスイッチング素子は、相補
的に動作する。つまり、ワードノードの正電圧及び負電
圧に応答して、読み出しスイッチング素子及び書き込み
スイッチング素子のうちの一方がオンのときに他方がオ
フとなり、一方がオフのときに他方がオンとなる。

【００１６】データを書き込むときには、読み出しスイ
ッチング素子をオフに、書き込みスイッチング素子をオ
ンにし、かつデータを書き込みデータノードに供給す
る。この書き込みデータノードのデータは、書き込みス
イッチング素子を介して蓄積スイッチング素子のゲート
に伝達され、このゲートに書き込まれる。このデータに
応じて、蓄積スイッチング素子がオン又はオフとなる。

【００１７】また、この蓄積スイッチング素子のゲート
のデータを読み出すには、読み出しスイッチング素子を
オンに、書き込みスイッチング素子をオフにする。この
とき、データに応じて蓄積スイッチング素子がオンにな
っていれば、基準電位が蓄積スイッチング素子及び読み
出しスイッチング素子を介して読み出しデータノードに
供給され、またデータに応じて蓄積スイッチング素子が
オフになっていれば、基準電位が読み出しデータノード
に供給されない。この読み出しデータノードの電位を検
出すれば、データを読み出したことになる。

【００１８】先に述べた様に、読み出しスイッチング素
子及び書き込みスイッチング素子は、正電圧及び負電圧
に応答して、相補的に動作する。例えば、読み出しスイ
ッチング素子が正電圧のしきい値Ｖthr以上でオンとな
り、書き込みスイッチング素子が負電圧のしきい値−Ｖ
thw以下でオンとなる。したがって、読み出しスイッチ
ング素子の駆動電圧をしきい値Ｖthr以上に設定すると
共に、書き込みスイッチング素子の駆動電圧を−Ｖthw
以下に設定すれば良い。このため、これらの駆動電圧の
設定が容易であって、これらの駆動電圧にバラツキがあ
っても、これらのスイッチング素子の誤動作を招き難
い。

【００１９】また、読み出しデータノード、書き込みデ
ータノード、及びワードノードには、３本の信号線を接
続しなければならないものの、基準電位については、多
数のメモリセル間で共通化することができるので、図８
の従来のメモリセルと比較すると、記憶装置全体の信号
線の数を減少させることができる。

【００２０】更に、読み出しデータノードと書き込みデ
ータノードを交互に用いるので、これらのノードを共通
化することも可能であり、この場合には、信号線の数を
更に減少させることができる。

【００２１】一方、蓄積用スイッチング素子、読み出し
スイッチング素子、及び書き込みスイッチング素子をＳ
ＯＩ構造上に形成したり、あるいは該各スイッチング素
子を薄膜トランジスタとして形成すれば、この半導体記
憶装置におけるメモリセルのサイズを小さくして、その
集積密度を十分に向上させることができる。

【００２２】

【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。

【００２３】図１は、この発明の半導体記憶装置の実施
形態として、この半導体記憶装置を構築する多数のメモ
リセルのうちの１つを示している。

【００２４】同図において、基準電位ノード１ｎと読み
出しデータノード２ｎ間には、Ｎチャネルの蓄積ＭＯＳ
トランジスタ３及びＮチャネルの読み出しＭＯＳトラン
ジスタ４を直列接続して挿入している。基準電位ノード
１ｎは、基準電位線１上に在り、基準電位ノード１ｎ並
びに基準電位線１には基準電位ＶDDを供給している。読
み出しデータノード２ｎは、読み出しデータ信号線２上
に在り、読み出しデータノード２ｎ並びに読み出しデー
タ信号線２からはデータを読み出す。

【００２５】また、書き込みデータノード５ｎと蓄積Ｍ
ＯＳトランジスタ３のゲートＧ3間に、Ｐチャネルの書
き込みＭＯＳトランジスタ６を挿入している。書き込み
データノード５ｎは、書き込みデータ信号線５上に在
り、書き込みデータノード５ｎ並びに書き込みデータ信
号線５にはデータを与える。

【００２６】更に、読み出しＭＯＳトランジスタ４及び
書き込みＭＯＳトランジスタ６の各ゲートＧ4，Ｇ6をワ
ードノード７ｎに共に接続している。ワードノード７ｎ
は、ワード信号線７上に在り、ワードノード７ｎ並びに
ワード信号線７には負電圧及び正電圧のうちのいずれか
の駆動電圧を供給する。

【００２７】読み出しＭＯＳトランジスタ４は、Ｎチャ
ネルであって、そのしきい値Ｖth4が正電圧であるた
め、このしきい値Ｖth4以上の駆動電圧Ｖnをゲートに印
加すると、このトランジスタ４がオンとなる。例えば、
基準電位ノード１ｎの基準電位ＶDDとして５Ｖを設定す
る場合は、読み出しＭＯＳトランジスタ４のしきい値Ｖ
th4を０.６Ｖ〜０.７Ｖ程度に設定し、また基準電位ノ
ード１ｎの基準電位ＶDDとして３Ｖを設定する場合は、
読み出しＭＯＳトランジスタ４のしきい値Ｖth4を０.５
Ｖ程度に設定するので、これらのしきい値Ｖth4以上の
駆動電圧Ｖnを設定する。

【００２８】また、書き込みＭＯＳトランジスタ６は、
Ｐチャネルであって、そのしきい値−Ｖth6が負電圧で
あるため、このしきい値−Ｖth6以下の駆動電圧−Ｖpを
ゲートに印加すると、このトランジスタ６がオンとな
る。例えば、書き込みデータノード５ｎのデータ（１又
は０）を示す各電位のうちの低い方の電位として−５Ｖ
を設定する場合は、書き込みＭＯＳトランジスタ６のし
きい値Ｖth6を−０.６Ｖ〜−０.７Ｖ程度に設定し、ま
た低い方の電位として−３Ｖを設定する場合は、書き込
みＭＯＳトランジスタ６のしきい値Ｖth6を−０.３Ｖ程
度に設定するので、これらのしきい値Ｖth6以下の駆動
電圧−Ｖpを設定する。

【００２９】ここで、読み出しＭＯＳトランジスタ４の
しきい値Ｖth4及び駆動電圧Ｖn、書き込みＭＯＳトラン
ジスタ６のしきい値−Ｖth6及び駆動電圧−Ｖpを比較す
ると、駆動電圧Ｖn＞しきい値Ｖth4＞しきい値−Ｖth6
＞駆動電圧−Ｖpの関係にある。

【００３０】したがって、読み出しＭＯＳトランジスタ
４及び書き込みＭＯＳトランジスタ６の各ゲートＧ4，
Ｇ6に共に接続されているワードノード７ｎに、駆動電
圧Ｖn及び駆動電圧−Ｖpのいずれかを選択的に印加する
と、これらのトランジスタ４，６が相補的にオンオフす
る。しかも、駆動電圧Ｖn及び駆動電圧−Ｖpは、相互に
逆極性であるため、これらの駆動電圧の設定範囲が広
く、これらの駆動電圧のバラツキによる各トランジスタ
４，６の誤動作を招き難い。

【００３１】この様な構成において、データを書き込む
ときには、このデータを書き込みデータノード５ｎに与
え、かつ駆動電圧−Ｖp（＜しきい値Ｖth6）をワードノ
ード７ｎに印加して、読み出しＭＯＳトランジスタ４を
オフにすると共に、書き込みＭＯＳトランジスタ６をオ
ンにして、書き込みデータノード５ｎのデータを書き込
みＭＯＳトランジスタ６を介して蓄積ＭＯＳトランジス
タ３のゲートＧ3に印加し、このデータを該ゲートＧ3に
書き込み、このデータに応じて蓄積ＭＯＳトランジスタ
３をオン又はオフにする。

【００３２】また、データを読み出すときには、駆動電
圧Ｖn（＞しきい値Ｖth4）をワードノード７ｎに印加し
て、読み出しＭＯＳトランジスタ４をオンにすると共
に、書き込みＭＯＳトランジスタ６をオフにする。この
とき、ゲートＧ3のデータに応じて蓄積ＭＯＳトランジ
スタ３がオンとなっていれば、基準電位ノード１ｎの基
準電位ＶDDが蓄積ＭＯＳトランジスタ３及び読み出しＭ
ＯＳトランジスタ４を介して読み出しデータノード２ｎ
に供給される。また、ゲートＧ3のデータに応じて蓄積
ＭＯＳトランジスタ３がオフとなっていれば、基準電位
ノード１ｎと読み出しデータノード２ｎ間が遮断され、
この基準電位ＶDDが読み出しデータノード２ｎに供給さ
れることはない。したがって、駆動電圧Ｖn（＞しきい
値Ｖth4）をワードノード７ｎに印加して、読み出しＭ
ＯＳトランジスタ４をオンにしたときに、読み出しデー
タノード２ｎの電位を検出すれば、蓄積ＭＯＳトランジ
スタ３のゲートＧ3のデータを読み出したことになる。

【００３３】この様なメモリセルの動作を整理すると、
次の表１の様になる。

【００３４】

【表１】

【００３５】この様に実施形態の装置では、相互に逆極
性の各駆動電圧−Ｖp，Ｖnに応答して、読み出しＭＯＳ
トランジスタ４及び書き込みＭＯＳトランジスタ６を相
補的にオンオフさせている。これらの駆動電圧−Ｖp，
Ｖnは、その設定範囲が広く、容易に設定することがで
きる。また、これらの駆動電圧のレベルのバラツキによ
る各トランジスタ４，６の誤動作が発生し難く、データ
ディスターブが抑制される。

【００３６】また、この実施形態の装置を図８の従来の
メモリセルと比べると、記憶装置全体の信号線の数を減
少させることができる。あるいは、読み出しデータノー
ド２ｎと書き込みデータノード５ｎを交互に用いるの
で、これらのノードを共通化することも可能であり、こ
の場合には、信号線の数を更に減少させることができ
る。

【００３７】図２は、図１の半導体記憶装置における１
つのメモリセルを示す平面図、図３は、図２のＡ−Ａに
沿う断面図である。

【００３８】図２及び図３から明らかな様に、この半導
体記憶装置は、ＳＯＩ構造を有している。このＳＯＩ構
造を形成するための方法としては、特に限定されず、イ
オン注入法、基板張り合わせ法（シリコン基板を張り合
わせた後に一方のシリコン基板を薄膜状に研磨する）等
を例示することができる。

【００３９】ここでは、Ｓｉ基板１１上に、絶縁層１２
を積層し、更に各ＭＯＳトランジスタ３，４，６のソー
スとドレインを含む半導体層１３を形成し、この上にゲ
ート酸化膜１４を介してポリシリコンからなるワード信
号線７（各ＭＯＳトランジスタ４，６のゲートＧ4，Ｇ6
を含む）、及び同じくポリシリコンからなる短絡線１５
（ＭＯＳトランジスタ３のゲートＧ3を含む）を形成
し、この後にサリサイド構造１６を形成し、更に短絡線
１７を形成して、蓄積ＭＯＳトランジスタ３のゲートＧ
3を短絡線１７を介して書き込みＭＯＳトランジスタ６
のドレインに接続している。蓄積ＭＯＳトランジスタ３
のソースは、基準電位信号線１に接続されている。

【００４０】そして、層間絶縁層１８を積層し、各コン
タクトホール１９，１９を形成してから、読み出しデー
タ信号線２及び書き込みデータ信号線５を形成し、読み
出しデータ信号線２をコンタクトホール１９を介して読
み出しＭＯＳトランジスタ４のドレインに接続すると共
に、書き込みデータ信号線５をコンタクトホール１９を
介して書き込みトランジスタ６のソースに接続してい
る。

【００４１】この様なＳＯＩ構造を適用することによっ
て、メモリセルのサイズを小さくして、その集積密度を
高くすることができる。

【００４２】図４は、図１の半導体記憶装置の変形例を
示している。ここでは、２つのメモリセル２１，２２を
上下対称に配置し、各メモリセル２１，２２の読み出し
データ信号線２を共通化すると共に、各メモリセル２
１，２２の書き込みデータ信号線５を共通化している。

【００４３】図５は、図４の各メモリセル２１，２２を
示す平面図、図６は、図５のＢ−Ｂに沿う断面図、図７
は、図５のＣ−Ｃに沿う断面図である。

【００４４】この半導体装置においては、各メモリセル
２１，２２の各ＭＯＳトランジスタ３，４，６を薄膜ト
ランジスタとして形成している。すなわち、基板２３の
表面に、各ＭＯＳトランジスタ３，４のソースとドレイ
ンを含む半導体層２４を形成し、ポリシリコンからなる
短絡線２５（２つのＭＯＳトランジスタ６のソースとド
レイン及び２つのＭＯＳトランジスタ３のゲートＧ3を
含む）、及び同じくポリシリコンからなる２つのワード
信号線７（２つのＭＯＳトランジスタ４のゲートＧ4及
び２つのＭＯＳトランジスタ６のゲートＧ6を含む）を
形成している。各読み出しＭＯＳトランジスタ４，４の
ソースと各蓄積ＭＯＳトランジスタ３，３のドレイン
は、共通化されている。

【００４５】そして、層間絶縁層２６を積層し、各コン
タクトホール２７，２８を形成してから、読み出しデー
タ信号線２及び書き込みデータ信号線５を形成し、読み
出しデータ信号線２をコンタクトホール２８を介して各
読み出しＭＯＳトランジスタ４，４のドレインに接続す
ると共に、書き込みデータ信号線５をコンタクトホール
２７を介して各書き込みトランジスタ６，６のソースに
接続している。

【００４６】この様な薄膜トランジスタを適用すること
によって、メモリセルの集積密度を高くすることができ
る。

【００４７】なお、この発明は、上記実施形態に限定さ
れるものでなく、多様に変形することができる。例え
ば、蓄積ＭＯＳトランジスタ３と書き込みＭＯＳトラン
ジスタ６の各チャネルの種類を相互に入れ替えても構わ
ない。また、基準電位ＶDDを接地電位を含む範囲で適宜
に設定することができる。

【００４８】

【発明の効果】以上説明した様に、この発明によれば、
読み出しスイッチング素子及び書き込みスイッチング素
子の相補的な動作に伴って、データを書き込んだり、デ
ータを読み出している。このため、例えば読み出しスイ
ッチング素子の駆動電圧を正のしきい値以上に設定する
と共に、書き込みスイッチング素子の駆動電圧を負のし
きい値以下に設定すれば良く、これらの駆動電圧の設定
が容易であって、これらのスイッチング素子の誤動作を
招き難い。

【００４９】また、読み出しデータノード、書き込みデ
ータノード、及びワードノードには、３本の信号線を接
続しなければならないものの、基準電位については、多
数のメモリセル間で共通化することができるので、図８
の従来のメモリセルと比較すると、記憶装置全体の信号
線の数を減少させることができる。

【００５０】一方、蓄積用スイッチング素子、読み出し
スイッチング素子、及び書き込みスイッチング素子をＳ
ＯＩ構造上に形成したり、あるいは該各スイッチング素
子を薄膜トランジスタとして形成すれば、この半導体記
憶装置におけるメモリセルのサイズを小さくして、その
集積密度を十分に向上させることができる。

【図面の簡単な説明】

【図１】この発明の半導体記憶装置の実施形態における
メモリセルを示す回路図

【図２】図１の半導体記憶装置におけるメモリセルを示
す平面図

【図３】図２のＡ−Ａに沿う断面図

【図４】図１の半導体記憶装置の変形例を示す回路図

【図５】図４の各メモリセルを示す平面図

【図６】図５のＢ−Ｂに沿う断面図

【図７】図５のＣ−Ｃに沿う断面図

【図８】従来の半導体装置におけるメモリセルの一例を
示す回路図

【図９】従来の半導体装置におけるメモリセルの他の例
を示す回路図

【図１０】従来の半導体装置におけるメモリセルの別の
例を示す回路図

【符号の説明】

１基準電位信号線１ｎ基準電位ノード２読み出しデータ信号線２ｎ読み出しデータノード３蓄積ＭＯＳトランジスタ４読み出しＭＯＳトランジスタ５書き込みデータ信号線５ｎ書き込みデータノード６書き込みＭＯＳトランジスタ７ワード信号線７ｎワードノード１１Ｓｉ基板１２絶縁層１３，２４半導体層１４ゲート酸化膜１５，１７，２５短絡線１６サリサイド構造１８，２６層間絶縁層１９，２７，２８コンタクトホール２１，２２メモリセル２３基板

Claims

【特許請求の範囲】

【請求項１】基準電位と読み出しデータノード間に、
蓄積スイッチング素子及び読み出しスイッチング素子を
直列接続して挿入し、書き込みデータノードと蓄積スイッチング素子のゲート
間に、読み出しスイッチング素子とは相補的に動作する
書き込みスイッチング素子を挿入し、読み出しスイッチング素子及び書き込みスイッチング素
子の各ゲートをワードノードに共に接続し、ワードノードの信号によって、読み出しスイッチング素
子及び書き込みスイッチング素子を相補的に動作させる
半導体記憶装置。
【請求項２】蓄積用スイッチング素子、読み出しスイ
ッチング素子、及び書き込みスイッチング素子は、ＳＯ
Ｉ構造上に形成される請求項１に記載の半導体記憶装
置。
【請求項３】蓄積スイッチング素子、読み出しスイッ
チング素子、及び書き込みスイッチング素子は、薄膜ト
ランジスタとして形成される請求項１に記載の半導体記
憶装置。