JP3645366B2 - 集積半導体メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、冗長装置を有する集積半導体メモリであって、マトリックス状にワード線およびビット線の交叉位置に配置されている正規メモリセルと、半導体メモリデバイスに印加されるワード線アドレス信号に関係してワード線を選択するためのワード線デコーダと、半導体メモリデバイスに印加されるビット線アドレス信号に関係してビット線を選択するためのビット線デコーダと、正規メモリセルのビット線に付設され、出力側で正規メモリセルから読出すべきデータ内容を出力すべきデータ線と接続されている外部の読出しまたは評価器回路と、少なくとも１つのプログラム可能な冗長デコーダを用いて故障したメモリセルの代用としてアドレス指定可能である冗長メモリセルとを有する集積半導体メモリに関する。
【０００２】
【従来の技術】
最近の集積半導体メモリではメモリセルは多数のメモリ領域ブロックユニット内に配置されている。作動中、電流および時間節減の理由からアドレス信号に関係してただ１つのメモリ領域ブロックユニットが能動化される。この半導体メモリの製造の際の収率を高めるため、冗長メモリセルを有する冗長導線を冗長導線に沿って設けることは知られている。冗長導線は作動の際に必要な場合には、すなわち冗長メモリセルが故障した正規のメモリセルを置換すべきとき（“冗長の場合”）に、正規の導線の代わりに駆動される。これは、置換すべき故障したメモリセルを有するそのつどの正規の導線のアドレス上でプログラム可能であるいわゆる冗長デコーダを介して行われる。
【０００３】
図５には、冗長装置を有するこれまでに使用された集積半導体メモリ１の概要図が示されている。メモリ１はマトリックス状に（ここには詳細には示されていない）ワード線およびビット線３、４の交叉位置に配置されている正規メモリセルを有し、その際にビット線は対としてそれ自体は公知の仕方でビット線３および相補性のビット線４に編成されており、図５には詳細には示されていないが対としてメモリセルのセルグリッドに配置されている内部の読出し回路を有しており、また各ビット線３、４は通常２つの半部を含んでおり、その一方は図５中で右側に、また他方は左側に配置されている。ここには詳細には示されていないが半導体メモリに印加されるワード線アドレス信号に関係してワード線を選択するためのワード線デコーダと、半導体メモリに印加されるビット線アドレス信号に関係してビット線を選択するためのビット線デコーダ５とが設けられており、その際にビット線デコーダ５の前に公知の仕方でビット線予充電装置６が接続されており、このビット線予充電装置６を用いてビット線３、４がデータの読出しの前に予充電電位に充電される。ビット線予充電装置６の一方の入力端に信号ＡＩＣ（＝Ａｄｄｒｅｓｓ ＩＮＰＵＴ Ｃｏｌｕｍｎ）が印加されており、この信号からビット線デコーダ５を駆動するための列アドレス信号が導出される。ビット線デコーダ５の出力端に列選択信号ＣＳＬＳ（＝Ｃｏｌｕｍｎ ＳｅｌｅｃｔＳｉｇｎａｌｓ）が与えられており、これらの信号はビット線３、４の選択のためにそれ自体は公知の仕方でスイッチ７の能動化のために供給される。さらに正規メモリセルのビット線３、４にはセルグリッドの外側に配置されている外部の読出しまたは評価器回路８（一般に公知の読出し増幅器）が付設されており、これらの読出しまたは評価器回路８は出力側で正規メモリセルから読出すべきデータ内容が出力されるデータ線ＤＬ０、ＤＬ１、ＤＬ２、ＤＬ３と接続されており、また入力側でＩ／Ｏ導線としても知られている外部のビット線ＢＥ０、ＢＥ１、ＢＥ２、ＢＥ３およびそれらの相補性のビット線と接続されている。メモリはさらに、プログラム可能な冗長デコーダ９を用いて故障したメモリセルの代用としてアドレス指定可能である（詳細には示されていない）冗長メモリセルを有する。そのために冗長デコーダ９に冗長メモリセルの列アドレスをプログラムするための詳細には示されていないプログラミング装置が付設されており、このプログラミング装置は光または電流の作用により遮断可能なそれ自体は公知のヒューズ要素を有する。入力側に同じく列アドレス信号ＡＩＣを与えられている冗長デコーダ９は一方ではビット線予充電装置６を制御するための冗長禁止信号Ｒｅｄｉｎｈを出力し、また他方ではスイッチ１０を駆動するための冗長選択信号ＲＥＤを出力する。スイッチ１０は、冗長の場合に正規メモリセルのデータ内容の代わりに詳細には示されていない冗長メモリセルのデータ内容をデータ線ＤＬ０ないしＤＬ３に出力することを可能にするため、選択された冗長ビット線１１およびそれらに対して相補性の冗長ビット線１２と読出し回路８との接続を可能にする。
【０００４】
図１による概要図により以下にこれまでに使用された図５による冗長装置の作用の欠点を説明する。冗長の場合には、外部の読出しまたは評価器回路８を用いて一義的な冗長ビット線信号が読出され得るように、正規ビット線３、４のデコーディングが阻止されることが必要である。冗長ビット線１１、１２は正規ビット線３、４と一緒に同一の外部の読出しまたは評価器回路８に接続されているので、またこの理由から常に正規メモリセルからのデータもしくは冗長メモリセルからのデータのみが読出され得るので、正規メモリセルからのデータを読出すために、ビット線デコーダ５またはビット線予充電装置６が冗長デコーダ９によりレリーズされなければならない。
【０００５】
公知の冗長装置はさらに、各個のメモリ領域ブロックユニットのなかで最大でもこのようなメモリ領域ブロックユニットの冗長ビット線の数に相当する数の正規ビット線しか冗長ビット線により置換可能でないという欠点を有する。各メモリ領域ブロックユニットはその際に、それ自体は公知の仕方で互いに無関係に能動化可能かつ駆動可能であるメモリセルの複数個のそれぞれ８つのアレイまたはメモリセルブロックを有するユニットとして理解される。作動中、このような半導体メモリではすべてのユニットが同時に作動させられるのではなくメモリ領域ブロックユニットの一部分のみが作動させられる。この目的で各メモリ領域ブロックユニットはそのつどのメモリ領域ブロックユニットに対応付けられているブロック選択信号を用いて選択可能である。選択は、ワード線アドレス信号（およびそれらに対して相補性の信号）の第１の部分により制御されてすべてのメモリ領域ブロックユニットを同時に能動化する詳細には示されていない）ブロックデコーダを用いて行われる。このことはいま実際上、メモリ領域ブロックユニット内のこのような半導体メモリが同一のメモリ領域ブロックユニット内に存在している相応の冗長メモリセルを有する冗長ビット線よりも故障したメモリセルを有する多くの正規ビット線を含んでいることに通じ得る。このようなメモリは、その場合、考察されているメモリ領域ブロックユニットとは別のメモリブロックユニット内に場合によってはこれらの他のメモリ領域ブロックユニット内で利用されない冗長メモリセルを有する冗長ビット線がなお十分に存在しているとしても、これまでに公知の冗長アーキテクチュアによっては修理可能でない。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、冗長装置を有する集積半導体であって、必要な場合には、すなわち故障したメモリセルが存在する際には、冗長装置の一層良好な利用を可能にし、またさらに占有面積の最小化、制御導線の負荷の減少および必要な場合に使用すべき冗長メモリセルへのアクセスの迅速化を可能にする集積半導体メモリを提供することにある。
【０００７】
【課題を解決するための手段】
この課題を解決するため、本発明によれば、冗長メモリセルに、少なくとも１つのプログラム可能な冗長デコーダにより駆動可能であり入力側で冗長メモリセルと、また出力側でデータ線と接続可能である外部の冗長読出しまたは評価器回路が対応付けられており、また少なくとも１つのプログラム可能な冗長デコータにより駆動可能な外部の冗長読出しまたは評価器回路に、それぞれ付設の外部の冗長読出しまたは評価器回路とデータ線との間と接続されておりまた冗長選択信号に関係して外部の冗長読出しまたは評価器回路の出力端に与えられている冗長メモリセルのデータ内容を選択されたデータ線上にレリーズするそれぞれ１つの冗長制御回路が対応付けられている。
【０００８】
本発明による集積半導体メモリは、冗長メモリセルに、少なくとも１つのプログラム可能な冗長デコーダにより駆動可能であり、入力側で冗長メモリセルと、また出力側でデータ線と接続されている冗長読出し回路が付設されていることにより優れている。冗長メモリセルに対する固有の読出し回路を設けることにより、ビット線デコーダがもはや冗長デコーダによりレリーズされる必要がなくなり、このことは有利なことにアドレス伝播時間短縮と結び付けられている。一般に故障したメモリセルを置換すべき冗長セルの冗長データの出力が冗長デコーダによる正規の列デコーダのレリーズ後に初めて行われ、このことがアクセスの時間的遅れと結び付けられている従来技術と異なり、本発明による冗長回路の配置は、正規データが出力されるか冗長データが出力されるかの決定を本来のデータ出力端において初めて行うことを可能にする。これにより約２ｎｓ（２ナノ秒）のオーダーでアクセス時間の顕著な短縮が行われる。さらに、本発明による配置は種々のデータ線への冗長ビット線のフレキシブルな対応付けを行い、それによって特に、同時に選択されたメモリブロックからの冗長ビット線が相互間で使用され得ることが可能にされる。本発明による冗長配置により、冗長メモリセルに対して追加的に設けるべき読出し回路に基づく回路技術的な追加費用にもかかわらず、冗長メモリセルの一層良好な利用が可能にされる。なぜならば、他のメモリセルブロックおよびユニットからのメモリセルが冗長メモリセルにより置換され得るので、冗長メモリセルの数を同じとして公知の冗長配置に比較してはるかに多くの冗長メモリセルが使用され得るからである。
【０００９】
本発明の他の構成では、冗長メモリセルが冗長ビット線に沿って配置されており、プログラム可能な冗長デコーダが、プログラミング装置を有する、冗長メモリセルの冗長ビット線を選択するための冗長ビット線デコーダであってよい。その際に冗長ビット線は対として冗長ビット線および相補性の冗長ビット線に配置されており、その際に少なくとも１つの各々の冗長ビット線対に固有の外部の冗長読出し回路が付設されているとよい。
【００１０】
本発明の別の構成では、少なくとも１つのプログラム可能な冗長デコーダにより駆動可能な冗長読出し回路に、それぞれ付設の外部の冗長読出し回路とデータ線との間と接続されており、また冗長選択信号に関係して外部の冗長読出し回路の出力端に与えられている冗長メモリセルのデータ内容を選択されたデータ線上にレリーズするそれぞれ１つの冗長制御回路が対応付けられている。
【００１１】
その際に、冗長ビット線に、冗長デコーダから出力される冗長選択信号により駆動され、また冗長ビット線と付設の外部の冗長読出しまたは評価器回路との接続を生じさせるスイッチが対応付けられていてよい。
【００１２】
本発明の別の構成では、メモリセルは複数個のメモリ領域ブロックユニットに編成されており、その際に各メモリ領域ブロックユニットに複数個のメモリセルブロックが配置されている。作動中、すべてのメモリ領域ブロックユニットが同時に能動化かつ駆動されるのではなく、それぞれただ１つのメモリ領域ブロックユニットが能動化かつ駆動される。そのために各メモリ領域ブロックユニットはそのつどのメモリ領域ブロックユニットに対応付けられているブロック選択信号を用いて選択可能である。冗長装置の本発明による配置はいま有利なことにメモリ領域ブロックユニット内の冗長メモリセルがユニット内の少なくとも２つの相い異なるメモリ領域ブロックからの故障したメモリセルの置換のために能動化可能であることを可能にする。こうして、常に特定のメモリ領域ブロックからの冗長メモリセルしか能動化可能でない公知の解決策と比較して、冗長メモリセルのはるかに良好な利用が可能にされる。
【００１３】
【実施例】
以下、本発明の実施例を図面により一層詳細に説明する。
【００１４】
図面には、故障したメモリセルを同じく半導体基板の上に配置されている冗長メモリセルにより置換するために半導体基板の上に構成された冗長装置を有する本発明による半導体メモリの好ましい実施例の概要図が示されている。以下で能動化された信号または能動化された状態を有する信号と呼ぶ場合、それは論理“１”の状態を有する信号を意味し、さもなければ信号は論理“０”状態を有するものとする。これはいわゆる正論理に相当し、また単に表示を簡単にするのに用いられている。他の論理取り決めももちろん可能である。図示の半導体メモリは１６ビットランダムアクセスメモリ（“ＤＲＡＭ”）であり、またメモリセルを含んでいる複数個のたとえば４つのメモリ領域ブロックユニットを有する。メモリ領域ブロックユニットは回路技術的に等しく構成されており、メモリ領域ブロックユニット１３が図４に一層詳細に示されている。各メモリ領域ブロックユニット１３はその際に、それ自体は公知の仕方で互いに無関係に能動化かつ作動可能である複数個のそれぞれ８つのメモリセルのアレイまたはメモリセルブロック１４を有する１つのユニットである。ブロック１４内でそれぞれ複数個の５１２ｋに配置されているメモリセルは正規メモリセルと呼ばれ、またそれらのアドレス指定および作動はなんらの冗長回路手段の助けなしに公知の仕方で行われる。正規メモリセルは（図面には詳細には示されていない）正規ワード線に沿って配置されており、またそれらを介してアドレス指定可能であり、また正規ビット線３、４に沿って配置されており、その際に各正規ビット線は２つの半部を含んでいる。正規ビット線３、４にスイッチ７を介して読出し回路８（読出し増幅器）が接続されている。メモリセルはその際にそれぞれ付設の正規ビット線および正規ワード線を介して典型的に一般に公知のアドレス多重化法で半導体メモリに印加されるアドレス信号を用いてアドレス指定可能である。その際にそれ自体は公知の仕方で第１の時点でワード線アドレス指定を司るワード線アドレス信号がクロック信号／ＲＡＳにより制御されてワード線アドレスバッファのなかに一時記憶される。相応して第２の時点でビット線アドレス指定を司るビット線アドレス信号がクロック信号／ＣＡＳにより制御されてビット線アドレスバッファに一時記憶される。アドレスバッファの出力端にこれらのアドレス信号が真の形態および相補性の形態で現れる。作動中、このような半導体メモリにおいてすべてのメモリ領域ブロックユニットが同時に能動化かつ駆動されるのではなく、それぞれ１つのメモリ領域ブロックユニットしか能動化かつ駆動されない。この目的で各メモリ領域ブロックユニットはそのつどのメモリ領域ブロックユニットに対応付けられているブロック選択信号を用いて選択可能である。選択はワード線アドレス信号（およびそれに対して相補性の信号）の第１の部分により制御される詳細には示されていないブロックデコーダを用いて行われる。
【００１５】
本発明によれば、冗長メモリセルに、少なくとも１つのプログラム可能な冗長デコーダ９により駆動可能であり、入力側で冗長メモリセルと、また出力側でデータ線ＤＬ０ないしＤＬ３と接続されている固有の冗長読出し回路１５が付設されている。その際に冗長ビット線１１、１２は対として冗長ビット線１１および相補性の冗長ビット線１２に配置されており、また少なくとも各冗長導線対に固有の冗長読出し回路１５が対応付けられている。正規メモリセルに対応付けられている読出し回路８と同様に冗長読出し回路１５も、図面中に外部評価器と呼ばれているそれ自体は公知の読出し増幅器の構成部分である。特に図３から明らかなように、冗長読出し回路１５にはさらに、それぞれ付設の冗長読出し回路１５とデータ線ＤＬ０ないしＤＬ３との間と接続されておりまた冗長デコーダ９から出力される冗長選択信号ＲＥＤＡ１、ＲＥＤＡ０に関係して外部の冗長読出し回路１５の出力端に与えられている冗長メモリセルのデータ内容を選択されたデータ線上にレリーズする冗長制御回路１６が対応付けられている。別の冗長選択信号ＲＥＤＡは冗長ビット線１１、１２を付設の冗長読出し回路１５に選択的に接続するためのスイッチ１０を制御し、また同時に冗長読出し回路１５にそれらを能動化するための信号を与える。同じく冗長読出し回路１５にアドレス‐過渡‐データ信号と呼ばれる信号ＡＴＤが与えられている。
【００１６】
図３および図４による本発明による冗長装置の作動方法を図２による概要図により一層詳細に説明する。アドレスバッファから出力されたアドレス信号ＡＩＣまたはそれらから導出された信号は同時に正規の列デコーダ５６および冗長デコーダ９に与えられている。正規ビット線３、４に生じている正規メモリセルのデータ内容は通常の仕方で冗長読出し回路１５により読出される。いま正規メモリセルからのデータ内容が冗長メモリセルのデータ内容により置換されるべき場合には、正規の読出し回路８が遮断され、また冗長読出し回路１５が相応にデータ線ＤＬ０ないしＤＬ３上にレリーズされる。これは、プログラミング装置の状態に従って固定的にプログラムされており、冗長デコーダ９がスイッチおよび冗長制御回路１６に出力する冗長選択信号ＲＥＤＡ、ＲＥＤＢに関係して行われる。
【００１７】
冗長メモリセルは、エラーを有する正規のメモリセルを置換するために使用可能であり、その際にエラーは置換すべきメモリセル自体のなかで生じたものであってもよいし、その作動と関連してたとえば対応付けられているビット線、ワード線、読出し増幅器、アドレスデコーダに生じたものであってもよい。
【００１８】
図１による従来の解決策では正規の列デコーダがあらゆる場合に冗長デコーダによりレリーズされなければならないが、図２による本発明の解決策では、正規のデータが出力されるか冗長データが出力されるかの決定が本来のデータ出力の際に初めて行われるので、約２ｎｓのアクセス時間の短縮が可能にされる。
【図面の簡単な説明】
【図１】従来の半導体メモリにおける冗長措置の時間的順序の概要図である。
【図２】本発明による冗長措置の時間的順序の概要図である。
【図３】本発明の一実施例による冗長装置を有する半導体メモリの概要図である。
【図４】冗長装置を有する本発明による半導体メモリの別の詳細図である。
【図５】従来の冗長装置を有する半導体メモリの概要図である。
【符号の説明】
１ 半導体メモリ
３、４ ビット線
８ 読出しまたは評価器回路
９ 冗長デコーダ
１１、１２ 冗長ビット線
１３ メモリ領域ブロックユニット
１４ メモリ領域ブロック
１５ 冗長読出しまたは評価器回路
１６ 冗長制御回路
ＤＬ０〜ＤＬ３ データ線
ＲＥＤＡ、ＲＥＤＢ 冗長選択信号

Claims (9)

1. 冗長装置を有する集積半導体メモリであって、
   マトリックス状にワード線およびビット線（３、４）の交叉位置に配置されている正規メモリセルと、
   半導体メモリデバイス（１）に印加されるワード線アドレス信号に関係してワード線を選択するためのワード線デコーダと、
   半導体メモリデバイス（１）に印加されるビット線アドレス信号に関係してビット線（３、４）を選択するためのビット線デコーダ（５）と、
   正規メモリセルのビット線（３、４）に対応付けられており、出力側で正規メモリセルから読出すべきデータ内容を出力すべきデータ線（ＤＬ０ないしＤＬ３）と接続されている外部の読出しまたは評価器回路（８）と、
   少なくとも１つのプログラム可能な冗長デコーダ（９）を用いて故障したメモリセルの代用としてアドレス指定可能である冗長メモリセルと
   を有する集積半導体メモリにおいて、
   冗長メモリセルに、少なくとも１つのプログラム可能な冗長デコーダ（９）により駆動可能であり入力側で冗長メモリセルと、また出力側でデータ線（ＤＬ０ないしＤＬ３）と接続可能である外部の冗長読出しまたは評価器回路（１５）が対応付けられており、
   また少なくとも１つのプログラム可能な冗長デコーダ（９）により駆動可能な外部の冗長読出しまたは評価器回路（１５）に、それぞれ付設の外部の冗長読出しまたは評価器回路（１５）とデータ線（ＤＬ０ないしＤＬ３）との間と接続されておりまた冗長選択信号（ＲＥＤＡ、ＲＥＤＢ）に関係して外部の冗長読出しまたは評価器回路（１５）の出力端に与えられている冗長メモリセルのデータ内容を選択されたデータ線（ＤＬ０ないしＤＬ３）上にレリーズするそれぞれ１つの冗長制御回路（１６）が対応付けられている
   ことを特徴とする集積半導体メモリ。
2. 冗長メモリセルが冗長ビット線（１１、１２）に沿って配置されており、プログラム可能な冗長デコーダ（９）が、プログラミング装置を有する、冗長メモリセルの冗長ビット線（１１、１２）を選択するための冗長ビット線デコーダであることを特徴とする請求項１記載の集積半導体メモリ。
3. 冗長ビット線（１１、１２）が対として冗長ビット線（１１）および相補性の冗長ビット線（１２）に配置されており、また少なくとも各々の冗長ビット線対（１１、１２）に固有の外部の冗長読出しまたは評価器回路（１５）が対応付けられていることを特徴とする請求項１または２記載の集積半導体メモリ。
4. 冗長ビット線に、冗長デコーダ（９）から出力される冗長選択信号により駆動され、また冗長ビット線と付設の外部の冗長読出しまたは評価器回路との接続を生じさせるスイッチ（１０）が対応付けられていることを特徴とする請求項１ないし３のいずれか１つに記載の集積半導体メモリ。
5. 正規メモリセルが、付設の能動化装置を介して個々に能動化可能な多くのメモリ領域ブロックユニット（１３）内に配置されており、これらの能動化可能な多くのメモリ領域ブロックユニット（１３）がそれらの能動化装置を介してブロック選択信号により能動化可能であることを特徴とする請求項１ないし４のいずれか１つに記載の集積半導体メモリ。
6. メモリ領域ブロックユニット内の冗長メモリセルが少なくとも２つの相い異なるメモリ領域ブロック（１４）からの故障したメモリセルの代用として能動化可能であることを特徴とする請求項５記載の集積半導体メモリ。
7. 冗長デコーダのプログラミング可能性が、光または電流の作用により遮断可能なヒューズ要素を有し、プログラミング装置によりプログラム可能な要素により与えられていることを特徴とする請求項１ないし６のいずれか１つに記載の集積半導体メモリ。
8. 半導体メモリ（１）がダイナミックランダムアクセスメモリ（ＤＲＡＭ）であることを特徴とする請求項１ないし７のいずれか１つに記載の集積半導体メモリ。
9. ダイナミックランダムアクセスメモリが４メガ、１６メガまたはそれ以上のメモリセル数を有することを特徴とする請求項８記載の集積半導体メモリ。

Images