JPS6197962A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To shorten the pitch between gate electrodes by a method wherein a gate electrode of one MISFET of flip-flop circuit composed of two MISFETs is extended for cross connection. CONSTITUTION:One end of MISFET Q1, Q2 is connected to a wiring for power supply voltage Vcc and a gate gate electrode of the other MISFET Q2, Q1 and a switching MISFET while the other end is connected to another wiring for reference voltage. These resistance elements R1, R2 control the current from the wiring for power supply voltage Vcc stably storing any written data to be self-biased. Through these procedures, any wiring for cross connection between gate electrodes may be eliminated.

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、スタティック型ランダムアクセスメモリを備えた半
４体集積回路装置［以下、ＳＲＡＭ　（Ｓ　ｊａｔｉｃ
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）　　と
いうコに適用して有効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a semiconductor integrated circuit device, and in particular to a semi-quadramid integrated circuit device [hereinafter referred to as SRAM (SRAM)] equipped with a static random access memory.
This technology relates to a technology that is effective when applied to random access memory (Random Access Memory).

［背景技術］ ＳＲＡＭのメモリセルを構成するフリップフロップ回路
は、書き込まれた情報を安定に保持するために、一方の
Ｍ　Ｉ　Ｓ　ＦＥＴの出力部と他方のＭＩ　５ＦＥＴの
入力部とを接続する交差結合がなされている。[Background Art] In order to stably hold written information, a flip-flop circuit that constitutes a memory cell of an SRAM uses a cross-over circuit that connects the output part of one MI S FET and the input part of the other MI 5FET. A connection has been made.

この交差結合は、それぞれの交差用配線が互いに接続さ
れないように、異なる導２！暦で形成する必要がある１
例えば、特願昭５９−１２５２４７号に記載された２つ
の抵抗素子と２つのＭＩＳＦＥＴとでフリップフロップ
回路を構成するＳＲＡＭでは、前記交差結合が以下に述
べるように形成されている。すなわち、Ｍ　Ｉ　Ｓ　Ｆ
ＥＴのゲート電極よりも下層の半導体領域で一方の交差
用配線を形成し、前記ゲート電極よりも上層でかつ抵抗
素子と同−導ｆ！層で他方の交差用配線を形成している
。This cross-coupling is performed on different conductors 2! so that the respective cross-wirings are not connected to each other. It is necessary to form the calendar 1
For example, in the SRAM described in Japanese Patent Application No. 59-125247, in which a flip-flop circuit is constructed of two resistive elements and two MISFETs, the cross-coupling is formed as described below. That is, M I S F
One of the crossing wirings is formed in a semiconductor region below the gate electrode of the ET, and in a layer above the gate electrode and having the same conductivity as the resistance element f! The other layer forms the wiring for crossing.

前記一方の交差用配線は、スイッチ用ＭＩＳＦＥＴの半
導体領域とフリップフロップ回路のＭＩＳＦＥＴの半導
体領域とを一体化して形成することができる。これは、
それらを導電層で接続するために必要とされるマスク合
せ余裕が不要となり。The one crossing wiring can be formed by integrating the semiconductor region of the switch MISFET and the semiconductor region of the MISFET of the flip-flop circuit. this is,
The mask alignment margin required to connect them with a conductive layer is no longer required.

メモリセルの集積度を向上する上で有利である。This is advantageous in improving the degree of integration of memory cells.

また、他方の交差用配線として、フリップフロップ回路
を構成する２つのＭＩＳＦＥＴのゲート電極間に、ゲー
ト電極と同一導電層で形成することが考えられる。しか
しながら、半導体領域はゲート電極又はそ九と同一導電
層を不純物導入用マスクとして使用しているので、前記
一方の交差用配線が切断されてしまう、このために、他
方の交差用配線は、２つ抵抗素子間部に、ゲート電極よ
りも上層で抵抗素子と同一導電層で形成する必要がある
。Moreover, it is conceivable to form the other crossing wiring between the gate electrodes of two MISFETs constituting the flip-flop circuit using the same conductive layer as the gate electrode. However, since the semiconductor region uses the same conductive layer as the gate electrode or the same conductive layer as a mask for introducing impurities, one of the crossing wirings is cut, and therefore the other crossing wiring is It is necessary to form the same conductive layer as the resistor element above the gate electrode between the resistor elements.

しかしながら、かかる技術における検討の結果、本発明
者は、以下の理由によって、ＳＲＡＭの集積度を向上す
ることが（拒めて困難になるという問題点を見い出した
。However, as a result of studies on this technology, the inventors of the present invention have found that it is difficult to improve the degree of integration of SRAMs due to the following reasons.

２つの抵抗素子間に交差用配線を設けたことで。By providing cross wiring between two resistance elements.

抵抗素子間ピッチが増大し、さらに、それらのマスク合
せ余裕が必要となるので、抵抗素子間ピッチがより増大
する。この抵抗素子間ピッチは、その下部に配置される
フリップフロップ回路のＭＥＳＦＥＴのゲート電極間ピ
ッチとして表られれるので、メモリセルの占有面積を著
しく増大させてしまうからである。The pitch between the resistive elements increases, and since a mask alignment margin is required, the pitch between the resistive elements further increases. This is because the pitch between the resistor elements is expressed as the pitch between the gate electrodes of the MESFET of the flip-flop circuit disposed below the resistance element, which significantly increases the area occupied by the memory cell.

［発明の目的］ 本発明の目的は、半導体集積回路装置の集積度を向上す
ることが可能な技術手段を提供することにある。[Object of the Invention] An object of the present invention is to provide technical means that can improve the degree of integration of a semiconductor integrated circuit device.

本発明の他の目的は、ＳＲＡＭにおいて、メモリセルの
フリップフロップ回路を構成するＭＩＳＦＥＴのゲート
電極間ピッチ又は抵抗素子間ピッチを縮小し、その集積
度を向上することが可能な技術を提供することにある。Another object of the present invention is to provide a technology that can reduce the pitch between gate electrodes or the pitch between resistive elements of MISFETs constituting a flip-flop circuit of a memory cell in an SRAM, and improve the degree of integration thereof. It is in.

本発明の他の目的は、ＳＲＡＭにおいて、メモリセルの
フリップフロップ回路を構成する抵抗素子と同一導電層
で形成される交差用配線をなくシ。Another object of the present invention is to eliminate crossing wiring formed of the same conductive layer as a resistance element constituting a flip-flop circuit of a memory cell in an SRAM.

それらのマスク合せ余裕をなくすことにより、その集積
度を向上することが可能な技術を提供することにある。The object of the present invention is to provide a technology that can improve the degree of integration by eliminating the mask alignment margin.

本発明の他の目的は、ＳＲＡＭにおいて、メモリセル及
びメモリセルに接続されるデータ線の占有面積を縮小し
、その集積度を向上することが可能な技術を提供するこ
とにある。Another object of the present invention is to provide a technique that can reduce the area occupied by memory cells and data lines connected to the memory cells and improve the degree of integration in an SRAM.

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。[Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows.

すなわち、２つのＭ　Ｉ　Ｓ　ＦＥＴで構成されたフリ
ップフロップ回路の一方のＭＩＳＦＥＴのゲート電極を
延在して交差結合をすることにより、ゲート電極間に交
差結合のための配線を設ける必要がなくなる。また、ゲ
ート？１１ｆｆｌよりも上層の抵抗素子間に交差結合の
ための配線を設ける必要がなくなる。That is, by extending the gate electrode of one MISFET of a flip-flop circuit composed of two MISFETs for cross-coupling, there is no need to provide wiring for cross-coupling between the gate electrodes. Also, the gate? There is no need to provide wiring for cross-coupling between resistive elements in layers above 11ffl.

これによって、それらのマスク合せ余裕もなくなり、ゲ
ート電極間ピッチ又は抵抗素子間ピッチを縮小すること
ができるので、メモリセルの占有面積を縮小し、ＳＲＡ
Ｍの集積度を向上することができる。This eliminates the mask alignment margin and allows the pitch between gate electrodes or the pitch between resistive elements to be reduced, reducing the area occupied by the memory cell and reducing the SRA
The degree of integration of M can be improved.

以下、本発明の構成について１本発明を、２つの抵抗素
子と２つのＭＩＳＦＥＴとでメモリセルのフリップフロ
ップ回路を構成したＳＲＡＭに適用した一実施例ととも
に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The structure of the present invention will be described below along with an embodiment in which the present invention is applied to an SRAM in which a flip-flop circuit of a memory cell is configured with two resistive elements and two MISFETs.

［実施例］ 第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図である。[Embodiment] FIG. 1 shows an SRAM for explaining an embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram showing a memory cell of FIG.

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。In addition, in all the figures of the embodiment, parts having the same functions are given the same reference numerals, and repeated explanations thereof will be omitted.

第１図において、ＷＬはワード線であり１行方向に延在
し、列方向に複数本設けられている（、以下、ワード線
の延在する方向を行方向という）。In FIG. 1, word lines WL extend in one row direction, and a plurality of word lines are provided in the column direction (hereinafter, the direction in which the word lines extend will be referred to as the row direction).

ワード線ＷＬは、後述するスイッチ用ＭＴＳＦＥＴを制
御するためのものである。The word line WL is for controlling a switch MTSFET which will be described later.

ＤＬ、ＤＬはデータ線であり１列方向に延在し、行方向
に複数本設けられている（以下、データ線の延在する方
向を列方向という）、このデータ線ＤＬ、ＤＬは、後述
するメモリセルと書込回路又は読出回路との間で情報と
なる電荷を伝達するためのものである。DL and DL are data lines that extend in one column direction and are provided in plural lines in the row direction (hereinafter, the direction in which the data lines extend is referred to as the column direction).The data lines DL and DL will be described later. This is for transmitting charges serving as information between a memory cell and a write circuit or a read circuit.

Ｑｌ、Ｑ２はＭ　Ｉ　Ｓ　ＦＥＴであり、一端が後述す
る抵抗素子を介して電源電圧用配線Ｖｃｃ（例えば、　
５．０　［Ｖ］　）　、他方（７）　Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　２、Ｑ、のゲート電極及びスイッチ用ＭＩ
ＳＦＥＴに接続され、他端が基準電圧用配線Ｖｓｓ（例
えば。Ql and Q2 are M I S FETs, one end of which is connected to power supply voltage wiring Vcc (for example,
5.0 [V] ), the other (7) MISF
E T Q 2, Q, gate electrode and switch MI
The other end is connected to the SFET, and the other end is connected to the reference voltage wiring Vss (for example.

０［Ｖ］）に接続されている。0 [V]).

Ｒ１，Ｒ２は抵抗素子である。この抵抗素子Ｒ１、Ｒ２
は、電源電圧用配ＬＡＶｃｃから流れる電流量を制御し
、書き込まれた情報を安定に保持するためのものである
。抵抗素子Ｒｒ　、　Ｒ２は、後述するがセルフバイア
スされるようになっている。R1 and R2 are resistance elements. These resistance elements R1, R2
is for controlling the amount of current flowing from the power supply voltage wiring LAVcc and stably holding the written information. The resistive elements Rr and R2 are designed to be self-biased, as will be described later.

一対の入出力端子を有するフリップフロップ回路は、２
つのＭＩ　５ＦＥＴＱ＋　、Ｑ２と抵抗素子Ｒ１，Ｒ２
とによって構成されている。このフリップフロップ回路
は、前記データ線ＤＬ、Ｄ、Ｌから伝達さ九る１”、”
　ｏ　”の情報を蓄積するためのものである。A flip-flop circuit having a pair of input and output terminals has two
MI 5FETQ+, Q2 and resistance elements R1, R2
It is composed of. This flip-flop circuit receives signals from the data lines DL, D, and L.
This is for accumulating information on ``o''.

Ｑｓ＋、Ｑｓ２はスイッチ用ＭＩＳＦＥＴであり、一端
がデータｉＤＬ、ＤＬに接続され、他端が前記フリップ
フロップ回路の一対の人出カ端子に接続されている。こ
のスイッチ用ＭＩＳＦＥＴＱｓ＋　、ＱＳ２は、ワード
線ＷＬによって制御され、フリップフロップ回路とデー
タ線ＤＬ、ＤＬとの間でスイッチ機能をするためのもの
である。Qs+ and Qs2 are switching MISFETs, one end of which is connected to data iDL and DL, and the other end connected to a pair of output terminals of the flip-flop circuit. The switch MISFETs Qs+ and QS2 are controlled by the word line WL and serve as a switch between the flip-flop circuit and the data lines DL and DL.

Ｃは情報蓄積用容量（寄生容量）であり、主として、一
方のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　１．　Ｑ　２のゲー
ト電極及び他方のＭＩ　５ＦＥＴＱ２　、Ｑ＋の一方の
半導体領域（ソース領域又はドレイン領域）に付加され
ている。この情報蓄積用容量Ｃは、メモリセルの情報と
なる電荷を蓄積するためのものである。C is an information storage capacitance (parasitic capacitance), and is mainly used for one M I S F E T Q 1. It is added to the gate electrode of Q2, the other MI5FETQ2, and one semiconductor region (source region or drain region) of Q+. This information storage capacitor C is for storing charge that becomes information of the memory cell.

Ｓ　ＲＡ　Ｍのメモリセルは、一対の入出力端子を有す
るフリップフロップ回路とスイッチ用ＭＩＳＦ　Ｅ　Ｔ
　Ｑ　ｓ　＋　、　Ｑ　Ｓ　２はスイッチ用ＭＩＳＦＥ
Ｔとによって構成されている。そして、メモリセルは、
ワード線ＷＬとデータ！！ＤＬ、ＤＬとの所定交差部に
複数配置されて設けられており、メモリセルアレイを構
成している。The SRAM memory cell consists of a flip-flop circuit having a pair of input/output terminals and a switch MISFET.
Q s + and Q s 2 are MISFEs for switches
It is composed of T. And the memory cell is
Word line WL and data! ! A plurality of them are arranged at predetermined intersections between the DL and the DL, forming a memory cell array.

次に、本実施例の具体的な構成について説明する。Next, the specific configuration of this embodiment will be explained.

第２図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す要部平面図、第３図は、第２図の■
−■切断線における断面図である。FIG. 2 shows an SRAM for explaining one embodiment of the present invention.
Figure 3 is a plan view of the main part showing the memory cell in Figure 2.
It is a sectional view taken along the -■ cutting line.

なお、第２図及び後述する第４図乃至第６図に示す平面
図は１本実施例の構成をわかり易すくするために、各導
電層間に設けられるフィールド絶縁膜以外の絶縁膜は図
示しない。Note that the plan views shown in FIG. 2 and FIGS. 4 to 6 described later are one insulating film other than the field insulating film provided between each conductive layer to make the structure of this embodiment easier to understand.

第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板である。この半導体基板１は、Ｓ
ＲＡＭを構成するためのものである。In FIGS. 2 and 3, reference numeral 1 denotes an n-type semiconductor substrate made of single crystal silicon. This semiconductor substrate 1 is made of S
This is for configuring RAM.

２はｐ−型のウェル領域であり、半導体基板１の所定主
面部に設けられている。このウェル領域２は、相補型の
Ｍ　Ｉ　Ｓ　ＦＥＴを構成するためのものである。Reference numeral 2 denotes a p-type well region, which is provided on a predetermined main surface portion of the semiconductor substrate 1. This well region 2 is for configuring a complementary type MI S FET.

３はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板ｌ及びウェル領域２の主面上部に設けら゛れ
でいる。このフィールド絶縁膜３は。A field insulating film 3 is provided on the main surface of the semiconductor substrate 1 and the well region 2 between the semiconductor element forming regions. This field insulating film 3.

半導体素子間を電気的に分離するためのものである。This is for electrically isolating semiconductor elements.

メモリセルを構成するＭ　ｒ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ□、
Ｑ２及びスイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　
＋　、Ｑ　Ｓ　２は。M r S F E T Q□, which constitutes a memory cell.
MISFET Qs for Q2 and switch
+, Q S 2 is.

フィールド絶！［３によってその周囲を囲まれ規定され
ている。そして、ＭＩ　５ＦＥＴＱ２とスイッチ用Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　２とは、交差結合をする
ために、一体内にフィールド絶縁膜３によって規定され
ている。ＭＩＳＦＥＴＱ＋とスイッチ用ＭＩ　Ｓ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓ　Ｉとは、前記Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　２とスイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ
　２とに対して交差する位置に分離してフィールド絶縁
膜３によって規定されている。ＭＩＳ、ＦＥＴＱ＋とス
イッチ用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　１　とは、フ
ィールド絶Ｂ膜３の上部に設けられる導電層により交差
結合が施されるようになっている。Absolute field! [It is surrounded and defined by 3. And MI 5FETQ2 and M for switch
I S F E T Q S 2 is integrally defined by a field insulating film 3 for cross-coupling. MISFETQ+ and MISFET for switch
E T Q s I refers to the M I S F E T
Q2 and switch MISFET QS
2 and is separated and defined by a field insulating film 3. The MIS, FETQ+, and switch MISFETQs1 are cross-coupled by a conductive layer provided on the top of the field isolation B film 3.

４はＰ型のチャネルストッパ領域であり、フィールド絶
縁膜３下部のウェル領ｆＩｉ、２の主面部に設けられて
いる。このチャネルストッパ領域４は、寄生Ｍ　Ｉ　Ｓ
　ＦＥＴを防止し、半導体素子間を電気的により分離す
るためのものである。A P-type channel stopper region 4 is provided on the main surface of the well region fIi, 2 under the field insulating film 3. This channel stopper region 4 is a parasitic M I S
This is to prevent FETs and further electrically isolate semiconductor elements.

５は絶８膜であり、半導体素子形成領域となる半導体基
板１及びウェル領域２の主面上部に設けられている。こ
の絶縁ｃ４５は、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのものである。Reference numeral 5 denotes an insulator 8 film, which is provided on the upper main surface of the semiconductor substrate 1 and the well region 2, which serve as semiconductor element formation regions. This insulation c45 is mainly for configuring the gate insulation film of the MISFET.

６は接続孔であり、所定部の絶縁膜５を除去して設けら
れている。この接続孔６は、半導体素子（半導体領域）
と配線（半導体領域を形成するために不純物導入用マス
クとして用いる導ｍＦ！Ｉ）とを電気的に接続するため
のものである。Reference numeral 6 denotes a connection hole, which is provided by removing a predetermined portion of the insulating film 5. This connection hole 6 is connected to a semiconductor element (semiconductor region).
This is for electrically connecting the conductor and wiring (conductive mF!I used as a mask for impurity introduction to form a semiconductor region).

７Ａ乃至７Ｄは導電層であり、フィールド絶縁膜３又は
絶縁膜５の所定上部に延在して設けられている。Conductive layers 7A to 7D are provided extending over a predetermined upper portion of the field insulating film 3 or the insulating film 5.

導′２ｉ１層７Ａは、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｓ　Ｉ。The conductor'2i1 layer 7A is the M I S F E for the switch.
T Qs I.

Ｑ　Ｓ　２形成領域の絶縁筒５上部に設けられ、フイ−
ルド絶縁膜３上部を行方向に延在して設けられている。Provided on the upper part of the insulating cylinder 5 in the QS 2 forming area,
They are provided extending in the row direction above the field insulating film 3.

この導ｆｆ１ＪＩ７Ａは、スイッチ用ＭＩ　５ＦＥＴＱ
Ｓ１．ＱＳ２形成領域でゲート電極を構成し、それ以外
の部分では、ワードａＷＬを構成するためのものである
。This conductor ff1JI7A is MI 5FETQ for switch
S1. The QS2 formation region constitutes a gate electrode, and the other portions constitute a word aWL.

導％ｆｆ７Ｂは、接続孔６を通してフリップフロップ回
路を構成するＭＩ　Ｓ　ＦＥＴＱ＋　、Ｑ２の一方の半
導体領域と電気的に接続するように設けられ、導電層７
Ａと同様に、フィールド絶縁膜３上部を行方向に延在し
て設けられでいる。この導電５７Ｂは、行方向に配置さ
れる複数のメモリセルのそれぞれの一方の半導体領域に
接続される基準電圧用配線Ｖｓｓを構成するためのもの
である。The conductive layer 7B is provided so as to be electrically connected to one semiconductor region of the MI S FETQ+, Q2 constituting the flip-flop circuit through the connection hole 6.
Similar to A, it is provided extending above the field insulating film 3 in the row direction. This conductor 57B is for configuring a reference voltage wiring Vss connected to one semiconductor region of each of a plurality of memory cells arranged in the row direction.

Ｊ！４電層７Ａと導電Ｊｆｆ７Ｂとは、同一導電性材料
で、同一導電層に設けられており、それらが交差しない
ように、互に離隔し、略平行に設けられている。J! The 4-conductor layer 7A and the conductive Jff7B are made of the same conductive material and are provided on the same conductive layer, and are spaced apart from each other and provided substantially parallel so that they do not intersect.

導電層７Ｃは、一端部が、接続孔６を通してスイッチ用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　＋の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び一方
のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２形成領域の絶縁ｗＡ
５上部を延在し、接続孔６を通して他方のＭ　Ｉ　Ｓ　
ＦＥＴＱ＋の半導体領域と電気的に接続するように設け
られている。この導電ＦＷ７Ｇは、絶縁膜５上部でＭＩ
ＳＦＥＴＱ２のゲート電極を構成し、がっ、スイッチ用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　Ｉと他方のＭＩＳＦ
ＥＴＱ、との交差結合をするためのものである。The conductive layer 7C has one end electrically connected to the semiconductor region of the switch MISFETQs+ through the connection hole 6, and the other end connected to the field insulating film 3 and one MISFET Qs+. Insulation wA of E T Q 2 formation area
5 and extends through the connecting hole 6 to connect the other MIS.
It is provided so as to be electrically connected to the semiconductor region of FETQ+. This conductive FW 7G has MI on the upper part of the insulating film 5.
It constitutes the gate electrode of SFETQ2, and the MISF for the switch and the other MISF
This is for cross-coupling with ETQ.

導電層７Ｄは、一端部が、接続孔６を通してスイッチ用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　２の半導体領域と電
気的に接続し、他端部が、フィールド絶縁膜３及び他方
のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉ形成領域の絶縁膜５
上部を延在するように設けられている。この導’１１Ｍ
７Ｄは、絶縁膜５上部でＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
Ｌのゲート電極を構成するためのものである。スイッチ
用ＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　２とＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　２とは、前述したように、半導体領域を
一体的に構成しであるので、この導電層で交差結合させ
る必要はない。The conductive layer 7D has one end electrically connected to the semiconductor region of the switch MISFET QS 2 through the contact hole 6, and the other end connected to the field insulating film 3 and the other MISFET QS 2. Insulating film 5 in E T Q I formation region
It is provided so as to extend from the top. This guide'11M
7D is the M I S F E T Q above the insulating film 5.
This is for configuring the gate electrode of L. MISFET Qs 2 and MISF for switches
As described above, E T Q 2 is an integrated semiconductor region, so there is no need for cross-coupling with this conductive layer.

なお、スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｓ　２
　トＭ　Ｉ　Ｓ　ＦＥ　Ｔ　Ｑ　２とは、スイッチ用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　ｔ　とＭ　Ｉ　Ｓ　Ｆ
　Ｅ　Ｔ　Ｑ　＋の交差結合と同様に、導電Ｍ７Ｄを所
定の形状にして交差結合させてもよい。In addition, M I S F E T Q S 2 for the switch
M I S F E T Q 2 is M for switch.
I S F E T Q s t and M I S F
Similar to the cross-coupling of E T Q +, conductive M7D may be shaped and cross-coupled.

導電層７Ａ乃至７Ｄは、半導体領域よりも低い抵抗値の
導電性材料である。多結晶シリコンの上部にシリコンと
高融点金属との化合物であるシリサイドを設けたポリサ
イド（Ｍ　ｏ　Ｓ　１２１　Ｔ　ｘ　Ｓ　ｉ２１ＴａＳ
ｉｉ　、ＷＳｉｚ　／ｐｏｌｙｓｉ）で構成する。また
。The conductive layers 7A to 7D are made of a conductive material having a lower resistance value than the semiconductor region. Polycide (MoS 121T
ii, WSiz/polysi). Also.

導電ｆｆ１７Ａ乃至７Ｄは、その導電性材料として。Conductive ff17A to 7D are conductive materials.

シリサイド（ＭｏＳｉｚ、ＴｉＳｉ２．Ｔａ５ｉｚ　、
ＷＳｉ２）、高融点金属（Ｍ　ｏ　ｒ　Ｔ　ｉ＋　Ｔ　
ａ　、　Ｗ　）等で構成してもよい。Silicide (MoSiz, TiSi2.Ta5iz,
WSi2), high melting point metal (M or Ti+ T
a, W), etc.

導ｍＦＪ７Ａ乃至７Ｄは、ポリサイド、シリサイド、高
融点金属等の導電性材料で構成することにより、８［Ω
／口］程度の抵抗直にすることができる。これによって
、導ｆｔ１層７Ｂ（基＄電圧用配線Ｖ　ｓ　ｓ　）は、
半導体領域で構成した場合に比べ。The conductive mFJ7A to 7D are made of conductive materials such as polycide, silicide, and high melting point metals, so that
/ mouth] resistance can be reduced to about 100%. As a result, the conductive ft1 layer 7B (base voltage wiring V s s ) is
Compared to the case where it is configured in a semiconductor area.

その抵抗値が１桁程度小さくなり、特に、メモリセルア
レイおける行方向の占有面積を著しく低減することがで
きる。さらに、所定毎のメモリセル間にアルミニウム配
線を走らせ、導電層７Ｂと接続してその電位の変動を抑
制する等の必要があるが、導電Ｍ７Ｂは、その抵抗値が
低く、前記アルミニウム配線の本数を低減することがで
きるので、特に、メモリセルアレイにおける列方向の集
積度を向上することができる。The resistance value is reduced by about an order of magnitude, and in particular, the area occupied in the row direction of the memory cell array can be significantly reduced. Furthermore, it is necessary to run aluminum wiring between predetermined memory cells and connect it to the conductive layer 7B to suppress fluctuations in its potential. However, the conductive M7B has a low resistance value, and the number of aluminum wirings is In particular, the degree of integration in the column direction of the memory cell array can be improved.

また、導電Ｍ７Ｂは、抵抗値が低いので、メモリセルを
流れる電流によってその電位に変動を生じることを抑制
することができる。これによって、情報の書き込み及び
読み出し動作におけるマージンを大きくすることができ
るので、誤動作を防止することができる。Further, since the conductive M7B has a low resistance value, it is possible to suppress fluctuations in its potential caused by a current flowing through the memory cell. This makes it possible to increase the margin in information writing and reading operations, thereby making it possible to prevent malfunctions.

また、低い抵抗値の導電層７ｃを延在してフリップフロ
ップ回路の交差結合をすることにより。Also, by extending the conductive layer 7c with a low resistance value and cross-coupling the flip-flop circuit.

導電層７Ｃと導電Ｊｆｆ７Ｄとの間に交差結合のための
導電層を同−導２！層又は異なる導電層で設ける必要が
なくなるので、それらの間の距Ｈ（ｉｖｌ　Ｉ　５ＦＥ
ＴＱ＊　、Ｑ２のゲート電極間ピッチの縮小）をするこ
とができる、これによって、フリップフロップ回路、す
なわち、メモリセルの占有面積を縮小することができる
ので、特に、メモリセルアレイにおける列方向の集積度
を向上することができる、　導電層７Ａ乃至７Ｄは、１
２造工程における第１層目の導１１層形成工程により形
成される。A conductive layer for cross-coupling is provided between the conductive layer 7C and the conductive Jff7D. layer or different conductive layers, the distance H(ivl I 5FE
TQ*, the pitch between the gate electrodes of Q2) can be reduced, thereby reducing the area occupied by the flip-flop circuit, that is, the memory cell. The conductive layers 7A to 7D can improve 1
It is formed by the first layer 11 layer forming step in the second manufacturing step.

８はロー型の半導体領域であり、スイッチ用Ｎ１１５Ｆ
ＥＴＱｓ　ｌ　、ＱＳ２　、ＭＩ　５ＦＥＴＱ＋　。8 is a low type semiconductor area, N115F for switch
ETQs l , QS2 , MI 5FETQ+ .

Ｑ２形成領域となる導１！層７Ａ、７Ｃ，７Ｄの両側部
、（ソース領域又はドレイン領域とチャネルが形成され
る領域との間）のウェル領域２の主面部に設けられてい
る。この半導体領域８は、ＬＤＤ　（Ｌ　ｚｇｈｔｌｙ
旦ｏｐｅｄ旦ｒａｉｎ）１２造を構成するためのもので
ある。Lead 1 becomes the Q2 formation area! They are provided on both sides of the layers 7A, 7C, and 7D, and on the main surface of the well region 2 (between the source or drain region and the region where the channel is formed). This semiconductor region 8 is LDD (Lzghtly
This is for constructing a 12-piece structure.

この半導体領域８は、後述する実質的なソース領域又は
ドレイン領域となる半導体領域に比べて低い不純物濃度
を有している。これによって、半導体領域８とウェル領
域とのｐｎ接合部における電界強度を緩和できるのでｌ
ＭＩＳＦＥＴのｐｎ接合耐圧（ソース又はドレイン耐圧
）を向上することができる。This semiconductor region 8 has a lower impurity concentration than a semiconductor region that becomes a substantial source region or drain region, which will be described later. This makes it possible to reduce the electric field strength at the pn junction between the semiconductor region 8 and the well region.
The pn junction breakdown voltage (source or drain breakdown voltage) of MISFET can be improved.

また、半導体領域８は、接合深さくｘｊ）を浅（形成す
るので、ゲート電極下部（チャネルが形成される領域）
への回り込みを小さくすることができる。これによって
、短チヤネル効果を抑制することができる。In addition, since the semiconductor region 8 is formed with a shallow junction depth (xj), the lower part of the gate electrode (the region where the channel is formed) is
It is possible to reduce the amount of wraparound. Thereby, short channel effects can be suppressed.

半導体領域８は、主として、導電層７Ａ、７Ｃ。The semiconductor region 8 mainly includes conductive layers 7A and 7C.

７Ｄを不純物導入用マスクとして用い、イオン注入技術
によって形成するので、導電層７Ａ、７Ｃ。Conductive layers 7A and 7C are formed by ion implantation technology using 7D as a mask for impurity introduction.

７Ｄに対して自己整合で構成される。Constructed with self-alignment to 7D.

９は不純物導入用マスクであり、導電層７Ａ乃至７Ｄの
両側部にそれらに対して自己整合で設けられている。こ
の不純物導入用マスク９は、実質的なソース領域又はド
レイン領域を構成′するのに使用されるもので、主とし
て、ＬＤＤＪｉＷ造を構成するためのものである。なお
、不純物導入用マスク９は、後述するｎ＋型の半導体領
域及びＰ＋型の半導体領域を構成した後に除去し、ＳＲ
ＡＭの完成時にはなくてもよい。Reference numeral 9 denotes a mask for impurity introduction, which is provided on both sides of the conductive layers 7A to 7D in self-alignment with them. This impurity introduction mask 9 is used to constitute a substantial source region or drain region, and is mainly used to construct the LDD JiW structure. Note that the impurity introduction mask 9 is removed after forming an n+ type semiconductor region and a P+ type semiconductor region, which will be described later.
It does not need to be present when AM is completed.

１０はｎ＋型の半導体領域であり、導電層７Ａ。10 is an n+ type semiconductor region, and is a conductive layer 7A.

７Ｇ、７Ｄの両側部の絶縁膜５を介したウェル領域２主
面部、又は、導電ＭＯＢ、７Ｃ，７Ｄの下部の接続孔６
部のウェル領域２主面部に設けられている。この半導体
領域１０は、ＭＩＳＦＥＴの実質的なソース領域又はド
レイン領域、ｙ：、いは。Connection hole 6 on the main surface of well region 2 via insulating film 5 on both sides of 7G and 7D, or on the lower part of conductive MOB, 7C and 7D
It is provided on the main surface of the well region 2 in the section. This semiconductor region 10 is a substantial source region or drain region of the MISFET, y:, or.

フリップフロップ回路の交差結合用配線を構成するため
のものである。This is for configuring cross-coupling wiring for flip-flop circuits.

半導体領域１０は、前記不純物導入用マスク９を用い、
イオン注入技術で不純物を導入して形成するので、不純
物導入用マスク９．又は、導電層７Ａ乃至７Ｄに対して
自己整合で構成される。The semiconductor region 10 is formed using the impurity introduction mask 9,
Since impurities are introduced using ion implantation technology, the impurity introduction mask 9. Alternatively, it is configured in a self-aligned manner with respect to the conductive layers 7A to 7D.

１１はＰ゛型の半導体領域であり、所定の半導体領域１
０下部のウェル領域２主面部に、半導体領域１０と接触
して設けられている。Reference numeral 11 denotes a P'' type semiconductor region, and a predetermined semiconductor region 1
The semiconductor region 10 is provided in contact with the semiconductor region 10 at the main surface portion of the well region 2 below the well region 2 .

この半導体領域１１は、特に、フリップフロップ回路の
ＭＩ　５ＦＥＴＱ＋　、Ｑ２の半導体領域１０の下部、
スイッチ用ＭＩ　５ＦＥＴＱｓ＋　、Ｑｓ２の一方の半
導体領域１０の下部（第２図では。This semiconductor region 11 is particularly suitable for the lower part of the semiconductor region 10 of MI 5FETQ+, Q2 of the flip-flop circuit,
The lower part of the semiconductor region 10 of one of the switch MI 5FETs Qs+ and Qs2 (in FIG. 2).

１１（Ｐ”）と表示して点線で囲まれた領域の半導体領
域１０下部）に設けられている。すなわち、半導体領域
１１は、メモリセルにおける情報となる電荷の蓄積量を
増大させるのに寄与する部分に設けられている。半導体
領域１１は、ウェル領域２と半導体領域１．０とのＰｎ
接合に比べて不純物濃度が高いもの同志のｐｎ接合であ
り、接合容量を増大させ、情報ｓＢ用容景Ｃの情報とな
る電荷の蓄積量を増大させている。この情報となる電荷
の蓄積量を増大させることによって、アルファ（以下、
αという）線により生じるソフトエラーを防止すること
ができる。また、半導体領域１１は、ウェル領域２に比
べて高い不純物濃度で構成しているので、α線により生
じる少数キャリアの不要な侵入を抑制するバリア効果を
高めることができ、前記と同様にソフトエラーを防止す
ることができる。11(P'') and is surrounded by a dotted line (at the bottom of the semiconductor region 10). In other words, the semiconductor region 11 contributes to increasing the amount of charge that is stored as information in the memory cell. The semiconductor region 11 is provided in the Pn region between the well region 2 and the semiconductor region 1.0.
This is a pn junction with a higher impurity concentration than the junction, increasing the junction capacitance and increasing the amount of accumulated charge that becomes the information for the information sB view C. By increasing the amount of accumulated charge that serves as this information, alpha (hereinafter referred to as
It is possible to prevent soft errors caused by lines (referred to as α). In addition, since the semiconductor region 11 is configured with a higher impurity concentration than the well region 2, it is possible to enhance the barrier effect of suppressing unnecessary invasion of minority carriers generated by α rays, and as described above, soft error can be prevented.

また、半導体領域１１は、＠記不純物導入用マスク９を
用い、イオン注入技術で不純物を導入して形成するので
、チャネルが形成される領域に達しないように構成され
、不純物導入用マスク９゜又は、導電層７Ｃ，７Ｄに対
して自己整合で構成される。これによって、半導体領域
１１を構成するための８造工程におけるマスク合せ余裕
度を８要としなくなるので、ＳＲＡＭの集積度を向上す
ることができる。Further, since the semiconductor region 11 is formed by introducing impurities by ion implantation technique using the impurity introduction mask 9 mentioned above, it is configured so that it does not reach the region where the channel is formed, and the impurity introduction mask 9° Alternatively, it is configured in a self-aligned manner with respect to the conductive layers 7C and 7D. This eliminates the need for 8 mask alignment margins in the 8 fabrication steps for configuring the semiconductor region 11, so that the degree of integration of the SRAM can be improved.

また、半導体領域１１を構成する不純物（例えば、ボロ
ンイオン）は、半導体領域１０を構成する不純物（例え
ば、ヒ素イオン）に比べて拡散速度が速く、同一の不純
物導入用マスク９を使用するので、半導体領域１１は、
半導体領域１０にそって或いは半導体領域ｌＯを包み込
むように設けられる。これによって、半導体領域１１と
半導体領域１０とのｐｎ接合面積を増大させることがで
きるので、接合容量をより増大又はバリア効果をより富
めることができる。In addition, since the impurities (for example, boron ions) constituting the semiconductor region 11 have a faster diffusion rate than the impurities (for example, arsenic ions) constituting the semiconductor region 10, and the same impurity introduction mask 9 is used, The semiconductor region 11 is
It is provided along the semiconductor region 10 or so as to wrap around the semiconductor region IO. As a result, the pn junction area between the semiconductor region 11 and the semiconductor region 10 can be increased, so that the junction capacitance can be further increased or the barrier effect can be further enhanced.

また、半導体領域１１は、少なくとも半導体領域８下部
、すなわち、半導体領域１ｏとウェル領域２とのｐｎ接
合部からチャネルが形成される領域に伸びる空乏領域を
抑制する部分に設けられている。これによって、ソース
領域及びドレイン領域間となる半導体領域１０間の空乏
領域の結合を防止することができるので、バンチスルー
を防止することができる。このバンチスルーを防止する
ことによって、短チヤネル効果を低減することができる
。Further, the semiconductor region 11 is provided at least in the lower part of the semiconductor region 8, that is, in a portion that suppresses a depletion region extending from the pn junction between the semiconductor region 1o and the well region 2 to a region where a channel is formed. This makes it possible to prevent coupling of the depletion regions between the semiconductor regions 10 between the source and drain regions, thereby preventing bunch-through. By preventing this bunch through, the short channel effect can be reduced.

なお、半導体領域１１は、単にバリア効果を高めるため
に使用してもよく、その場合には、半導体領域１０と適
度に離隔させる。Note that the semiconductor region 11 may be used simply to enhance the barrier effect, and in that case, it is appropriately separated from the semiconductor region 10.

また、半導体領域ｌＯを７Ａ〜７Ｃを不純物導入用マス
クとして構成し半導体領域１１を不純物導入用マスク９
を用いて構成し、半導体領域８を設けなくともよい。Further, the semiconductor region 10 is configured with 7A to 7C as impurity introduction masks, and the semiconductor region 11 is configured as an impurity introduction mask 9.
The semiconductor region 8 may be omitted.

スイッチ用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　＋　、　
Ｑ　Ｓ　２は、主として、ウェル領域２、絶縁膜５．導
電層７Ａ、一対の半導体領域８、一対の半導体領域１０
及び半導体領域１１によって構成されている。M I S F E T Q s + for switch,
Q S 2 mainly consists of well region 2, insulating film 5. Conductive layer 7A, pair of semiconductor regions 8, pair of semiconductor regions 10
and a semiconductor region 11.

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｉは、主として、ウェル
領域２゜絶縁膜５、導電ＭＡＤ、一対の半導体領域８．
一対の半導体領域１０及び半導体領域１１によって構成
されている。M I S F E T Q I mainly consists of a well region 2°, an insulating film 5, a conductive MAD, a pair of semiconductor regions 8.
It is composed of a pair of semiconductor regions 10 and 11.

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２は、主として、ウェル
領域２゜絶縁ＷＡＳ、導電ｆｆ１７Ｇ、一対の半導体領
域８．一対の半導体領域１０及び半導体領域１１によっ
て構成されている。M I S F E T Q 2 mainly includes a well region 2° insulating WAS, a conductive ff17G, and a pair of semiconductor regions 8. It is composed of a pair of semiconductor regions 10 and 11.

１２は絶縁膜であり、導電層７Ａ乃至７Ｄ、半導体領域
１０等を覆うように設けられている。このＷＡ縁ｖ、１
２は、導電層７Ａ乃至７Ｄ、半導体領域１０等とその上
部に設けられる導電層とを電気的に分晟するためのもの
である。半導体領域１１は絶：４１ＥＰａ　１２をとう
して形成してもよい。An insulating film 12 is provided to cover the conductive layers 7A to 7D, the semiconductor region 10, and the like. This WA edge v, 1
Reference numeral 2 is for electrically separating the conductive layers 7A to 7D, the semiconductor region 10, etc., and the conductive layer provided thereon. Semiconductor region 11 may be formed with a thickness of 41 EPa 12.

また、絶縁膜１２は、抵抗素子Ｒ１，Ｒ２をセルフバイ
アスさせるＭＩ　Ｓ型構造を構成するためのゲート絶縁
膜として、さらに、情報蓄積用容量Ｃを構成するための
絶ａ膜として使用される。Further, the insulating film 12 is used as a gate insulating film for configuring an MIS type structure for self-biasing the resistance elements R1 and R2, and further as an insulating film for configuring the information storage capacitor C.

１３は接続孔であり、所定の導電Ｍ７Ｃ，７Ｄ及び半導
体領域１０上部の絶縁膜１２を除去して１没けられてい
る。この接続孔１３は、所定の導電ＪＭ７Ｃ，７Ｄ及び
半導体領域１０とその°上部に設けら九る導電ｍとを電
気的に接続するためのものである。Reference numeral 13 denotes a connection hole, which is sunk by removing the insulating film 12 above the predetermined conductors M7C and 7D and the semiconductor region 10. This connection hole 13 is for electrically connecting the predetermined conductive JM7C, 7D and semiconductor region 10 to the conductive m provided above.

１４Ａは導電層であり、導電層７Ｂ（基準電圧用配線Ｖ
ｓｓ）と重ね合わされ、かつ、絶縁膜１２上部を導電層
７Ｂと略同様の行方向に延在して設けられている。この
導電、Ｊｆｆｌ　４Ａは１行方向に配置されるメモリセ
ルのそれぞれに接続される電源電圧用配線Ｖｃｃを構成
するためのものである。14A is a conductive layer, and conductive layer 7B (reference voltage wiring V
ss), and extends above the insulating film 12 in substantially the same row direction as the conductive layer 7B. This conductor Jffl 4A is for configuring a power supply voltage wiring Vcc connected to each of the memory cells arranged in one row direction.

導電層１４Ａ（電源電圧用配線Ｖｃ　ｃ）と導電層７Ｂ
（基準電圧用配線Ｖｓｓ）とを絶縁膜１２を介在させて
重ね合わせたことによって、情報蓄積用容量Ｃの情報と
なる電荷の蓄積量を増大することができる。この情ｖｄ
蓄積用容ＭＣの蓄積量の増大は、導電ｙｒＩｌ　４Ａと
半導体領域で構成した基準電圧用配線とを重ね合わせた
ものに比べて、絶に’ＤＧの膜厚が薄くなるので、大き
なものにすることができる。情報Ｓ積用容量Ｃの蓄積量
の増大によって、α線により生じるソフトエラーを防止
することができる。Conductive layer 14A (power supply voltage wiring Vc c) and conductive layer 7B
(Reference voltage wiring Vss) are overlapped with each other with the insulating film 12 interposed therebetween, thereby making it possible to increase the amount of charge stored as information in the information storage capacitor C. this love vd
In order to increase the storage capacity of the storage capacitor MC, the film thickness of the 'DG is definitely thinner compared to the case where the conductive yrIl 4A and the reference voltage wiring made up of the semiconductor region are superimposed, so it must be made larger. be able to. By increasing the storage amount of the information S product capacity C, soft errors caused by α rays can be prevented.

また、導電層７Ｂの所定部を、その他の部分よりも大き
な面積で構成し、導電ｙ！Ｊ１４Ａの所定部を、その他
の部分よりも大きな面積で構成し、導電Ｊ’Ｊ７Ｂの所
定部と導電ＷＪ１４Ａの所定部とを重ね合わせて、さら
に情報蓄積用容量Ｃの蓄積量を増大させてもよい。Further, a predetermined portion of the conductive layer 7B is configured to have a larger area than other portions, and the conductivity y! It is also possible to further increase the storage amount of the information storage capacitor C by configuring a predetermined portion of J14A to have a larger area than other portions, and by overlapping a predetermined portion of conductive J'J7B and a predetermined portion of conductive WJ14A. good.

・　　１４Ｂは抵抗素子であり、一端部が導電層１４Ａ
Ｉ：電気的に接続され、他端部が接続孔６，１３を通し
て導電層７Ｃ１半導体領域ｌＯ又は導電層７Ｄ、半導体
領域１０に電気的に接続されている。- 14B is a resistance element, one end of which is the conductive layer 14A
I: Electrically connected, and the other end is electrically connected to the conductive layer 7C1 semiconductor region IO or the conductive layer 7D and the semiconductor region 10 through the connection holes 6 and 13.

この抵抗素子１４Ｂは、抵抗素子Ｒ１、Ｒ２を構成する
ためのものである。This resistance element 14B is for configuring resistance elements R1 and R2.

抵抗素子１４Ｂは、絶縁膜１２を介して、導電層７Ｃ又
は導電Ｎ７Ｄと重ね合わされ、略同様の列方向に延在し
て設けられている。すなわち、導電層７Ｃ又は導電層７
Ｄをゲート電極、絶縁膜１２を絶縁物、抵抗素子１４Ｂ
を半導体とするＭＩＳ型構造を構成している。これは、
ＭＩＳＦＥＴＱＩの導電層７Ｄ（ゲート電極）が’　Ｈ
ｉｇｈ”レベルの電位に印加され、ＭＩＳＦＥＴＱ２の
導電層７Ｃ（ゲート電極）が“Ｌｏす″レベルの電位に
印加された時に、抵抗素子１４Ｂ（Ｒ２）は、電源電圧
用配線Ｖｃｃからの電流が流れ易すくなり、抵抗素子１
４Ｂ（Ｒｊ）は、Ｎ漏電圧用配線Ｖｃｃからの電流が流
れ易にくくなる（セルフバイアス）。The resistance element 14B is provided so as to overlap the conductive layer 7C or the conductive layer N7D with the insulating film 12 interposed therebetween, and extend in substantially the same column direction. That is, the conductive layer 7C or the conductive layer 7
D is a gate electrode, insulating film 12 is an insulator, and resistance element 14B
It constitutes an MIS type structure in which the semiconductor is used as a semiconductor. this is,
The conductive layer 7D (gate electrode) of MISFETQI is 'H
When the electric potential of the conductive layer 7C (gate electrode) of the MISFET Q2 is applied to the electric potential of the “high” level and the electric potential of the “low” level is applied to the conductive layer 7C (gate electrode) of the MISFET Q2, the current from the power supply voltage wiring Vcc flows through the resistance element 14B (R2). resistance element 1.
4B (Rj) makes it difficult for current to flow from the N leakage voltage wiring Vcc (self-bias).

すなわち、抵抗素子１４　Ｂ　（Ｒｚ　、　Ｒ２）は、
メモリセルに書き込まれた情報（電圧）によってその抵
抗値を変化させ、パ１″′、゛″０″の電圧差を明確に
する方向に電流を供給することができるので、情報とな
る電荷を安定に保持することができる。That is, the resistance element 14B (Rz, R2) is
The resistance value can be changed depending on the information (voltage) written in the memory cell, and current can be supplied in the direction that makes the voltage difference between 1'' and 0'' clear, so the electric charge that is the information can be Can be held stably.

導電ｆｆ１１４Ａ及び抵抗素子１４Ｂは、製造工程にお
ける第２層目の導′：Ｊｉ層形成工程によって形成さ九
１例えば、化学的気相析出（以下、ＣＶＤという）技術
で形成した多結晶シリコンで構成する。The conductive element 114A and the resistive element 14B are formed by forming the second conductive layer in the manufacturing process, and are made of, for example, polycrystalline silicon formed by chemical vapor deposition (hereinafter referred to as CVD) technology. do.

そして、導電層１４Ａは、多結晶シリコンに抵抗値を低
減するための不純物を導入し、抵抗素子１４Ｂは、多結
晶シリコンのまま又はそれに適度に導電ｆｆ１４Ａより
も少ない量の不純物を導入して形成する。この前記導電
ｙ！Ｊ１４Ａを構成する不純物の導入は１例えば、ヒ素
イオンを用い、イオン注入技術で導入する。イオン注入
技術による不純物の導入は、不純物濃度依存性がないの
で、熱拡散技術に比べ、導電ＪＷ１４Ａの抵抗値の制御
性は極めて良好になる。The conductive layer 14A is formed by introducing an impurity into polycrystalline silicon to reduce the resistance value, and the resistance element 14B is formed by using polycrystalline silicon as it is or by introducing a moderate amount of impurity into it that is smaller than the conductive layer ff14A. do. This conductivity y! The impurities constituting J14A are introduced by ion implantation using, for example, arsenic ions. Since the introduction of impurities by ion implantation technology has no dependence on impurity concentration, the controllability of the resistance value of the conductive JW14A is much better than that by thermal diffusion technology.

また、イオン注入技術による不純物の導入は、熱拡散技
術に比べて、不純物導入用マスク下部への回り込みが小
さいので、加工寸法の余裕度を低減することができ、抵
抗素子１４Ｂの縮小又は抵抗素子１４Ｂを充分に長く構
成することができる。In addition, when introducing impurities using ion implantation technology, the amount of wraparound to the lower part of the impurity introduction mask is smaller than when using thermal diffusion technology, so it is possible to reduce the tolerance of processing dimensions, and reduce the size of the resistor element 14B or reduce the size of the resistor element 14B. 14B can be configured to be sufficiently long.

また、第２Ｆ！Ｊ目の導電層形成工程では、フリップフ
ロップ回路の交差結合等の配線を構成する必要がなく、
導電層１４Ａと抵抗素子１４Ｂとのマスク合せ余裕度を
考慮するだけでよいので、抵抗素子１４Ｂの縮小又は抵
抗素子１４Ｂを導電層１４Ａと接続孔１３との間で充分
に長く構成することができる。Also, 2nd F! In the J-th conductive layer formation process, there is no need to configure wiring such as cross-coupling of the flip-flop circuit.
Since it is only necessary to consider the mask alignment margin between the conductive layer 14A and the resistive element 14B, the resistive element 14B can be reduced or the resistive element 14B can be configured to be sufficiently long between the conductive layer 14A and the connection hole 13. .

前記抵抗素子１４Ｂを充分に長く構成することにより、
その抵抗値を増大することができ、情報２区持するため
に、抵抗素子１４Ｂから流れるスタンバイ′な流を小さ
くすることができる。By configuring the resistive element 14B to be sufficiently long,
The resistance value can be increased, and the standby current flowing from the resistor element 14B can be reduced in order to hold two pieces of information.

また、前記抵抗素子１４Ｂを充分に長く構成することに
より、抵抗素子１４Ｂと導′ｓｉ層１４Ａとの接合部、
又は、抵抗素子１４Ｂと半導体領域１０、導電Ｆ１７Ｃ
，７Ｄとの接合部から抵抗素子１４Ｂの内部に形成され
る空乏領域間の結合を防止することができる。これによ
って、抵抗素子１４Ｂにおけるバンチスルーを防止する
ことができる。Furthermore, by configuring the resistive element 14B to be sufficiently long, the junction between the resistive element 14B and the conductive Si layer 14A,
Or, the resistive element 14B, the semiconductor region 10, and the conductive F17C
, 7D can be prevented from coupling between the depletion regions formed inside the resistance element 14B. This makes it possible to prevent bunch-through in the resistance element 14B.

イオン注入技術による不純物の導入は、抵抗値の制御性
が良いので１周辺回路１例えば、入力保護回路の抵抗素
子の構成に使用してもよく、又、この入力保護回路の抵
抗素子は、導電層１４Ａと同一製造工程で、かつ、同程
度の抵抗値で構成してもよい。Since the introduction of impurities by ion implantation has good controllability of the resistance value, it may be used for configuring the resistor elements of the peripheral circuit 1, for example, the input protection circuit. It may be constructed using the same manufacturing process as the layer 14A and having approximately the same resistance value.

１５は絶縁膜であり、導電！１４Ａ及び抵抗素子１４Ｂ
上部に設けられている。この絶ａｉｉｓは、導電ｆｆ１
４Ａ及び抵抗素子１４Ｂとその上部に設けられる導ｇｉ
との電気的な分離をするためのものである。15 is an insulating film, which is conductive! 14A and resistance element 14B
It is located at the top. This absolute aiis is conductive ff1
4A and the resistor element 14B and the conductive wire provided above it.
This is for electrical isolation from the

１６は接続孔であり、スイッチ用Ｍ　Ｉ　Ｓ　ＦＥＴＱ
Ｓｌ、ＱＳ２の一方の半導体領域１０上部の絶縁膜５，
１２．１５を除去して設けられている。16 is a connection hole, which connects M I S FETQ for switch.
Insulating film 5 on top of one semiconductor region 10 of Sl, QS2,
12.15 is removed.

この接続孔１６は、半導体領域１０と絶縁［１５の上部
に設けられる導電層との電気的な接続をするためのもの
である。This connection hole 16 is for electrically connecting the semiconductor region 10 and the conductive layer provided on the upper part of the insulator [15].

１７は導電層であり、接続孔１６を通して所定の半導体
領域１０と電気的に接続し、絶縁膜１５上部を導電Ｈ７
Ａ、７Ｂ、１４Ｂと交差するように列方向に延在し、導
電層７Ｇ、７Ｄ、抵抗素子１４Ｂと重ね合わされて設け
られている。この導電層１７は、データ線ＤＬ、ＤＬを
構成するためのものである。そして、導電層７Ｃ，１７
、抵抗素子１４Ｂ又は導電層７Ｄ、１７．抵抗素子１４
Ｂを重ね合わせることにより、平面的な面積を縮小する
ことができるので、ＳＲＡＭの集積度を向上することが
できる。A conductive layer 17 is electrically connected to a predetermined semiconductor region 10 through a contact hole 16, and a conductive layer 17 is formed on the upper part of the insulating film 15.
The conductive layers 7G, 7D, and the resistive element 14B extend in the column direction so as to intersect with the conductive layers 7G, 7D, and the resistive element 14B. This conductive layer 17 is for forming data lines DL, DL. And conductive layers 7C, 17
, resistance element 14B or conductive layer 7D, 17. Resistance element 14
By overlapping B, the planar area can be reduced, and the degree of integration of the SRAM can be improved.

導電層１７は、製造工程における第３層目の導電切形成
工程により形成される。The conductive layer 17 is formed by a third layer conductive cutting step in the manufacturing process.

このようにして構成されるメモリセルは、Ｘａ−Ｘａ線
又はｘｂ−ｘｂ線に路線対称で行方向に複Ｘ２配置され
、Ｙａ又はＹｂに略１８ｏ［度コの回転角度の回転対称
で列方向に複数配置され、メモリセルアレイを構成して
いる。The memory cells configured in this manner are arranged in multiple X2 lines in the row direction with line symmetry to the Xa-Xa line or A plurality of cells are arranged to form a memory cell array.

次に１本実施例の製造方法について説明する。Next, a manufacturing method of this embodiment will be explained.

第４図乃至第１０図は１本発明の一実施例の製造方法を
説明するための各製造工程におけるＳＲＡ　Ｍのメモリ
セルを示す図であり、第４図乃至第６図は、その要部平
面図、第７図乃至第１０図は。4 to 10 are diagrams showing SRAM memory cells in each manufacturing process for explaining a manufacturing method according to an embodiment of the present invention, and FIGS. 4 to 6 show the main parts thereof. The plan view, FIGS. 7 to 10.

その断面図である。なお、第７図は、第４図の■−■切
断線における断面を示し、第９図は、第５図のＩＸ−Ｉ
Ｘ切断線における断面を示し、第１０図は、第６図のＸ
−Ｘ切断線における断面を示している。FIG. Note that FIG. 7 shows a cross section taken along the section line ■-■ in FIG. 4, and FIG. 9 shows a cross section taken along the line IX-I in FIG.
FIG. 10 shows a cross section along the X section line, and FIG.
A cross section taken along the -X cutting line is shown.

まず、単結晶シリコンからなるｎ−型の半導体基板１を
用意する。この半導体基板１の所定の主面部にＰ−型の
ウェル領域２を形成する。First, an n-type semiconductor substrate 1 made of single crystal silicon is prepared. A P-type well region 2 is formed in a predetermined main surface portion of this semiconductor substrate 1.

前記ウェル領域２は１例えば、２Ｘ１０″”　　［ａｔ
０１１５１０１１”　］程度のＢＦ２イオンを６０［Ｋ
ｅＶ］程度のエネルギのイオン注入技術によって導入し
。The well region 2 is 1, for example, 2×10″” [at
01151011"] BF2 ions at 60[K
It is introduced by ion implantation technology with an energy of about [eV].

引き伸し拡散を施すことにより形成する。Formed by stretching and diffusing.

そして、半導体基板１及びウェル領域２の所定の主面上
部に、フィールド絶縁膜３を形成し、ウェル領域２の所
定の主面部に、Ｐ型のチャネルストッパ領域４を形成す
る。Then, a field insulating film 3 is formed on a predetermined main surface of the semiconductor substrate 1 and the well region 2, and a P-type channel stopper region 4 is formed on a predetermined main surface of the well region 2.

フィールド絶縁膜３は、選択的な熱酸化技術で形成した
酸化シリコン膜を用いる。The field insulating film 3 is a silicon oxide film formed by selective thermal oxidation technology.

チャネルストッパ領域４は１例えば３Ｘ１０”［ａｔｏ
ｍｓ／ｃｍ”　］程度のＢＦ２イオンを６０［ＫｅＶコ
程度のエネルギのイオン注入技術によって導入しフィー
ルド絶縁膜３の熱酸化技術で引き伸し拡散を施すことに
より形成する。The channel stopper region 4 is 1, for example, 3×10” [ato
The field insulating film 3 is formed by introducing BF2 ions of about 60 [KeV] using an ion implantation technique with an energy of about 60 [KeV], and stretching and diffusing the field insulating film 3 using a thermal oxidation technique.

次に、第４図及び第７図に示すように、半導体素子形成
領域となる半導体基板１及びウェル領域２の主面上部に
、絶縁！ｌＩ５を形成する。Next, as shown in FIGS. 4 and 7, insulating film is placed on the upper main surfaces of the semiconductor substrate 1 and the well region 2, which will be the semiconductor element formation region. Form lI5.

絶８膜５はｌＭＩＳＦＥＴのゲート絶縁膜を構成するよ
うに、例えば、熱酸化技術で形成した酸化シリコン膜を
用い、その膜厚を２００〜３００［オングストローム（
以下、Ａという）］で形成する。The insulation film 5 is made of, for example, a silicon oxide film formed by thermal oxidation technology and has a film thickness of 200 to 300 angstroms (200 to 300 angstroms) so as to constitute the gate insulating film of the MISFET.
Hereinafter referred to as A)].

第４図及び第７図に示す絶縁膜５を形成する工程の後に
、絶縁膜５の所定部を除去し、接続孔６を形成する。After the step of forming the insulating film 5 shown in FIGS. 4 and 7, a predetermined portion of the insulating film 5 is removed to form a connection hole 6.

そして、フィールド絶Ｂ膜３上部、絶縁膜５上部又は接
続孔６を通して所定のウェル領域２の主面と接続するよ
うに、導電ｆｆ１７Ａ乃至７Ｄを形成する。Then, conductive conductors ff17A to 7D are formed so as to be connected to the main surface of a predetermined well region 2 through the top of the field isolation B film 3, the top of the insulating film 5, or the connection hole 6.

この導電ｆｆ１７Ａ乃至７Ｄは１例えば、ＣＶＤ技術で
形成し、抵抗値を低減するためにリンイオンを拡散した
多結晶シリコン膜７ａと、その上部にスパッタ技術で形
成したモリブデンシリサイド膜７ｂとで形成する。多結
晶シリコン膜７ａのＶ、厚は１例えば２０００−　［Ａ
　］程度で形成し、モリブデンシリサイド膜７ｂは１例
えば、３０００［Ａ１程度で形成すればよい。The conductors ff17A to 7D are formed by, for example, a polycrystalline silicon film 7a formed by CVD technology and in which phosphorus ions are diffused to reduce the resistance value, and a molybdenum silicide film 7b formed by sputtering technology on top of the polycrystalline silicon film 7a. The V and thickness of the polycrystalline silicon film 7a is 1, for example, 2000-[A
], and the molybdenum silicide film 7b may be formed with a thickness of, for example, about 3000[A1].

導電層７Ａ乃至７Ｄは、モリブデンシリサイド７ａで構
成しているので、その抵抗値は、数［Ω／口］程度にす
ることができる。Since the conductive layers 7A to 7D are made of molybdenum silicide 7a, their resistance value can be set to about several [Ω/hole].

なお、接続孔６を通して導電層７Ｂ、７Ｃ又は７Ｄと接
続されたウェル領域２の主面部は１図示されていないが
、多結晶シリコン［７ａに導入されたリンイオンが拡散
し、ｎ型の半導体領域が形成されるようになっている。Although the main surface of the well region 2 connected to the conductive layer 7B, 7C, or 7D through the connection hole 6 is not shown in the figure, the phosphorus ions introduced into the polycrystalline silicon [7a] diffuse and form an n-type semiconductor region. is starting to form.

次に、第８図に示すように、絶縁膜５を介した導電層７
Ａ、７Ｃ１７Ｄの開側部のウェル領域２の主面部に、Ｌ
ＤＤＷ造を構成するために、ｎ−型の半導体領域８を形
成する。Next, as shown in FIG.
A, L on the main surface of the well region 2 on the open side of 7C17D.
In order to constitute a DDW structure, an n-type semiconductor region 8 is formed.

半導体領域８は、導電ＰＪ７Ａ、７Ｃ，７Ｄ及びフィー
ルド絶Ｋｉ［３を不純物導入用マスクとして用い１例え
ば、Ｉ　ＸＩＯ”　　［ａＬｏｍｓ／ａｍ”　］程度の
リンイオンを５０［ＫｅＶ］程度のエネルギのイオン注
入技術によって導入し、引き伸し拡散を施して形成する
。The semiconductor region 8 is formed by implanting phosphorus ions with an energy of about 50 [KeV] using conductive PJs 7A, 7C, and 7D and field isolation Ki[3 as a mask for impurity introduction. It is introduced by technology and formed by stretching and diffusing.

第８図に示す半導体領域８を形成する工程の後に、導電
ｆｆ１７Ａ乃至７Ｄに対して自己整合でそのの両側部に
、不純物導入用マスク９を形成する。After the step of forming the semiconductor region 8 shown in FIG. 8, impurity introduction masks 9 are formed on both sides of the conductors ff17A to 7D in self-alignment.

この不純物導入用マスク９は１例えば、ＣＶＤ技術で形
成した酸化シリコン膜に異方性エツチング技術を施して
形成する。また、不純物導入用マスク９として、ＣＶＤ
技術で形成した多結晶シリコン１漠を用いてもよい。This impurity introduction mask 9 is formed, for example, by applying an anisotropic etching technique to a silicon oxide film formed by a CVD technique. Also, as the mask 9 for impurity introduction, CVD
A polycrystalline silicon layer formed by a technique may also be used.

そして、不純物導入用マスク９を用いて、該不鈍物導入
用マスク９又は導電層７Ａ乃至７Ｄに対して自己整合で
ウェル領域２所定の主面部にｎ＋型の半導体領域１０を
形成する。Then, using the impurity introduction mask 9, an n+ type semiconductor region 10 is formed in a predetermined main surface portion of the well region 2 in self-alignment with the impurity introduction mask 9 or the conductive layers 7A to 7D.

この半導体領域ｌＯは、ＭＩＳＦＥＴのソース領域又は
ドレイン領域を構成するように１例えば、Ｉ　ＸＩＯ”
　’　　［ａｔｏｍｓ／Ｃｍ”１程度のヒ素イオンを８
゜［ＫｅＶ］程度のエネルギのイオン注入技術によって
導入し、引き伸し拡散を施して形成する。This semiconductor region 1O is 1, for example, I
'[atoms/Cm" 8 arsenic ions of about 1
It is introduced by ion implantation technology with an energy of about .degree. [KeV], and is formed by stretching and diffusion.

この後、主として、情報となる電荷の蓄積旦を増大させ
るＰ＋型の不純物を導入するために、不純物導入用マス
ク（図示していない）を形成する。Thereafter, an impurity introduction mask (not shown) is formed mainly to introduce P+ type impurities that increase the rate of accumulation of charges serving as information.

そして、第５図及び第９図に示すように、この不純物導
入用マスク及び前記不純物導入用マスク９を用いて、該
不純物導入用マスク９又は導Ｔｉ層７Ｃ１７Ｄに対して
自己整合で所定の半導体領域１０下部のウェル領域２主
面部にＰ０型の半導体領域１１を形成する。Then, as shown in FIGS. 5 and 9, using this impurity introduction mask and the impurity introduction mask 9, a predetermined semiconductor is formed in self-alignment with respect to the impurity introduction mask 9 or the conductive Ti layer 7C17D. A P0 type semiconductor region 11 is formed on the main surface of the well region 2 below the region 10.

半導体領域１１は１例えば、　　Ｉ　ＸＩＯ”　　［ａ
ｔｏｌｌＳ／Ｃ１ｌ”］程度のボロンイオンを５０［Ｋ
ｅＶコ程度のエネルギのイオン注入技術によって導入し
、引き伸し拡散を施して形成する。The semiconductor region 11 is 1, for example, I
boron ions of about 50[K
It is introduced by an ion implantation technique with an energy of about eV, and is formed by stretching and diffusion.

なお、第５図において、半導体領域１１を形成する不純
物は、１１　（ｐ”）と表示する点線で囲まれた領域内
の絶縁膜５を通したウェル領域２の主面部に導入される
。この点ＬＪｉ１１（ｐ”）は、前記不純物導入用マス
クのパターンを示している。In FIG. 5, impurities forming the semiconductor region 11 are introduced into the main surface of the well region 2 through the insulating film 5 in the region surrounded by the dotted line indicated by 11 (p''). Point LJi11 (p'') indicates the pattern of the impurity introduction mask.

このとき、Ｒ電Ｎ７Ａ乃至７Ｄ、半導体領域８゜１０は
１周辺回路を構成するＭ　Ｉ　Ｓ　ＦＥＴの形成工程と
同一製造工程により形成されるようになっており、半導
体領域１１を所定のｎ１型の半導体領域下部１例えば、
入力保護回路を構成するＭ　ｌ５ＦＥＴのソース領域及
びドレイン領域下部に形成してもよい。At this time, the R conductors N7A to 7D and the semiconductor region 8.degree. For example, the lower semiconductor region 1 of
It may be formed below the source region and drain region of the M15FET that constitutes the input protection circuit.

第５図及び第９図に示す半導体領域１１を形成する工程
の後に、絶縁膜１２を形成する。この絶縁膜１２は１例
えば、ＣＶＤ技術によって形成した酸化シリコン膜を用
い、その膜厚を１０００〜２０００［Ａ］径程度形成す
る。After the step of forming the semiconductor region 11 shown in FIGS. 5 and 9, an insulating film 12 is formed. This insulating film 12 is formed using, for example, a silicon oxide film formed by CVD technology, and has a thickness of about 1000 to 2000 [A] in diameter.

そして、所定の導電！７Ｃ，７Ｄ及び半導体領域１０上
部の絶縁膜１２を除去して接続孔１３を形成する。And the prescribed conductivity! 7C, 7D and the insulating film 12 above the semiconductor region 10 are removed to form a connection hole 13.

この浚、電源電圧用配線及び抵抗素子を形成するために
、接続孔１３を通して所定の半導体領域１０と接続し、
絶縁膜１２上部を覆うように多結晶シリコン広を形成す
る。この多結晶シリコン膜は１例えば、ＣＶＤ技術によ
って形成し、その膜厚を１０００〜２０００［Ａ］径程
度形成すればよい。In order to form the wiring for power supply voltage and the resistance element, a predetermined semiconductor region 10 is connected through the connection hole 13,
A polycrystalline silicon layer is formed to cover the upper part of the insulating film 12. This polycrystalline silicon film may be formed by, for example, CVD technology, and the film thickness may be approximately 1000 to 2000 [A] in diameter.

そして、抵抗素子形成領域以外の電源電圧用配線形成領
域となる多結晶シリコン膜に、低抗値を低減するための
不純物を導入する。この不純物は。Then, an impurity is introduced into the polycrystalline silicon film, which is a power supply voltage wiring formation region other than the resistance element formation region, in order to reduce the resistance value. This impurity.

ヒ素イオンを用い、イオン注入技術によって導入し、熱
拡散技術によって拡散させる。Arsenic ions are used, introduced by ion implantation technology and diffused by thermal diffusion technology.

この後、第６図及び第１０図°に示すように、前記多結
晶シリコン膜にパターンニングを施し、電源電圧用配線
Ｖｃｃとして使用される導電層１４Ａ及び抵抗素子Ｒ１
、Ｒ２として使用される抵抗素子１４Ｂを形成する。Thereafter, as shown in FIG. 6 and FIG.
, R2 are formed.

なお、導電層１４Ａ及び導電層１４Ｂを形成するために
導入される不純物は、第６図の１４Ｂと表示される点線
で囲まれた領域外の前記多結晶シリコン膜に導入さハる
。Note that impurities introduced to form the conductive layers 14A and 14B are introduced into the polycrystalline silicon film outside the region surrounded by the dotted line 14B in FIG.

第６図及び第１０図に示す導８ｘ層１４Ａ及び抵抗素子
１４Ｂを形成する工程の後に、絶８膜１５を形成する。After the process of forming the conductive layer 14A and the resistive element 14B shown in FIGS. 6 and 10, the insulation film 15 is formed.

この絶縁膜１５は、例えば、ＣＶＤ技術によって形成し
たフォスフォシリケーＩ−ガラス膜を用い、その膜厚を
３０００〜４０００［Ａ］径程度形成すればよい。This insulating film 15 may be formed using, for example, a phosphosilicate I-glass film formed by CVD technology, and the film thickness may be approximately 3000 to 4000 [A] in diameter.

そして、所定の半導体領域１０上部の絶縁膜５゜１２．
１５を除去し、接続孔１６を形成する。Then, the insulating film 5°12.
15 is removed to form a connection hole 16.

この後、前記第２図及び第３図に示すように。After this, as shown in FIGS. 2 and 3 above.

接続孔１６を通して所定の半導体領域１０と電気的に接
続し、絶縁膜１５上部を導電層７Ａと交差するように列
方向に延在して導電層１７を形成する。A conductive layer 17 is formed so as to be electrically connected to a predetermined semiconductor region 10 through the contact hole 16 and extend in the column direction so as to cross the conductive layer 7A above the insulating film 15.

導電層１７は、例えば、スパッタ蒸着技術によって形成
されたアルミニウム膜を用いる。For the conductive layer 17, for example, an aluminum film formed by sputter deposition technology is used.

これら一連の製造工程によって、本実施例のＳＲＡＭは
完成する。なお、この後に、保ｖｉ！！ｉ等の処理工程
を施してもよい。Through these series of manufacturing steps, the SRAM of this embodiment is completed. In addition, after this, Hovi! ! Treatment steps such as i may also be performed.

［効果コ 以上説明したように、本願によって開示された新規な技
術手段によれば、以下に述べるような効果を得ることが
できる。[Effects] As explained above, according to the novel technical means disclosed by the present application, the following effects can be obtained.

（１）２つのＭＩＳＦＥＴで構成されたフリップフロッ
プ回路の一方のＭＩＳＦＥＴのゲート電極を延在して交
差結合をすることにより、ゲート電極間に交差結合のた
めの配線を設ける必要がなくなるので、ゲート電極間ピ
ンチを縮小することができる。(1) By extending the gate electrode of one of the MISFETs in a flip-flop circuit composed of two MISFETs for cross-coupling, there is no need to provide wiring for cross-coupling between the gate electrodes. Pinch between electrodes can be reduced.

（２）２つのＭ　Ｉ　Ｓ　ＦＥＴで（１成されたフリッ
プフロップ回路の一方のＭＩＳＦＥＴのゲート電極を延
在して交差結合をすることにより、ゲート電極よりも上
層の抵抗素子間に交差結合のための配線を設ける必要が
なくなるので、抵抗素子間ピッチを縮小することができ
る。(2) By extending and cross-coupling the gate electrode of one MISFET of a flip-flop circuit made up of two MISFETs, cross-coupling can be achieved between the resistive elements in the layer above the gate electrode. Since there is no need to provide wiring for this purpose, the pitch between resistive elements can be reduced.

（３）前記（１）及び（２）により、メモリセルの占有
面積を縮小することができるので、ＳＲＡＭの集積度を
向上することができる。(3) According to (1) and (2) above, the area occupied by the memory cell can be reduced, so the degree of integration of the SRAM can be improved.

（４）２つのＭ　Ｉ　Ｓ　ＦＥＴで構成されたスリップ
フロップ回路の一方のＭ　Ｉ　Ｓ　ＦＥＴのゲート電極
を延在して交差結合をすることにより、抵抗素子と同一
導電層で交差結合のための配線を設ける必要がなくなる
ので、抵抗素子と電源電圧用配線とのマスク合せ余裕だ
けを考慮するだけでよく、抵抗素子の縮小又は抵抗素子
を充分に長く構成することができる。(4) By extending the gate electrode of one of the M I S FETs in a slip-flop circuit composed of two M I S FETs and performing cross-coupling, it is possible to perform cross-coupling on the same conductive layer as the resistance element. Since there is no need to provide wiring, it is only necessary to consider the mask alignment margin between the resistance element and the power supply voltage wiring, and it is possible to reduce the size of the resistance element or to configure the resistance element to be sufficiently long.

（５）前記（４）により、抵抗素子を縮小することがで
きるので、メモリセルの占有面積を縮小することができ
、ＳＲＡＭの集積度を向上することができる。(5) According to (4) above, since the resistance element can be reduced in size, the area occupied by the memory cell can be reduced, and the degree of integration of the SRAM can be improved.

（６）メモリセルを構成するＭ　Ｉ　Ｓ　ＦＥＴのゲー
ト電極、抵抗素子及びメモリセルに接続されるデータ線
を１ね合せることにより、平面的な面積を縮小すること
ができるので、ＳＲＡＭの集積度を向上することができ
る。(6) By combining the gate electrode of the MI S FET that constitutes the memory cell, the resistor element, and the data line connected to the memory cell, the planar area can be reduced, so the degree of integration of the SRAM can be reduced. can be improved.

（７）メモリセルのフリップフロップ回路を構成するＭ
ＴＳＦＥＴのゲート１１！極と抵抗素子とを重ね合わせ
ることにより、抵抗素子をセルフバイアスすることがで
きるので、情報となる電荷を安定に保持することができ
る。(7) M constituting the flip-flop circuit of the memory cell
TSFET gate 11! By overlapping the poles and the resistive element, the resistive element can be self-biased, so that electric charges serving as information can be stably held.

（８）多結晶シリコンからなる導電層の抵抗値を低減す
る不純物を、イオン注入技術で導入することにより、熱
拡散技術に比べて不純物濃度依存性がないので、その抵
抗値の制御性を良好にすることができる。(8) By introducing impurities that reduce the resistance value of the conductive layer made of polycrystalline silicon using ion implantation technology, there is no dependence on impurity concentration compared to thermal diffusion technology, so the resistance value can be controlled better. It can be done.

（９）多結晶シリコンからなる導電層の抵抗値を低減す
る不純物を、イオン注入技術で導入することにより、抵
抗素子を形成する不純物導入用マスク下部への不純物の
回り込みを小さくすることができるので、抵抗素子の加
工寸法の余裕度を低減することができる。(9) By introducing impurities that reduce the resistance value of the conductive layer made of polycrystalline silicon using ion implantation technology, it is possible to reduce the amount of impurities flowing into the lower part of the impurity introduction mask that forms the resistance element. , it is possible to reduce the margin of processing dimensions of the resistance element.

（１０）前記（９）により、抵抗素子の加工寸法の余裕
度を低減することができるので、抵抗素子の占有面積を
縮小することができ、ＳＲＡＭの集積度を向上すること
ができる。(10) According to (9) above, it is possible to reduce the margin of processing dimensions of the resistor element, so the area occupied by the resistor element can be reduced, and the degree of integration of the SRAM can be improved.

（１１）前記（９）により、抵抗素子の加工寸法の余裕
度を低減・することができるので、抵抗素子を充分に長
く構成することができる。(11) According to (9) above, it is possible to reduce the margin of machining dimension of the resistance element, so that the resistance element can be configured to be sufficiently long.

（１２）前記（１１）により、抵抗素子を充分に長く構
成することができるので、抵抗素子から流れるスタンバ
イ電流を小さくすることができる。(12) According to the above (11), the resistance element can be configured to be sufficiently long, so that the standby current flowing from the resistance element can be reduced.

（１３）前記（１１）により、抵抗素子の内部に伸びる
空乏領域間の結合を防止することができるので、抵抗素
子におけるパンチスルーを防止することができる。(13) According to the above (11), it is possible to prevent coupling between depletion regions extending inside the resistance element, and therefore punch-through in the resistance element can be prevented.

（１４）メモリセルを構成する所定のＭＩＳＦＥＴのゲ
ート電極の側部に不純物導入用マスクを自己整合で設け
、該不純物導入用マスクに対して自己整合でソース領域
又はドレイン領域となる第１の半導体領域と、その下部
に反対４電型の第２の半導体領域とを設けたことにより
、ゲート電極とｍ２の半導体領域とのマスク合せ余裕度
を必要としなくなるので、ＳＲＡＭの＃！積度を向上す
ることができる。(14) An impurity introduction mask is provided in self-alignment on the side of the gate electrode of a predetermined MISFET constituting a memory cell, and the first semiconductor becomes a source region or a drain region in self-alignment with respect to the impurity introduction mask. By providing the region and the second semiconductor region of the opposite quadrature type below the region, there is no need for a margin for mask alignment between the gate electrode and the semiconductor region of m2. It is possible to improve the degree of accumulation.

（１５）前記（１４）により、不純物導入用マスクで第
２の半導体領域を形成し、チャネル領域への第２半導体
領域への回り込みを防止することができるので、ＭＩＳ
ＦＥＴのしきい値電圧の変動及び蓼仮効果の増大を防止
することができる。(15) According to (14) above, it is possible to form the second semiconductor region with the impurity introduction mask and prevent the channel region from entering the second semiconductor region.
It is possible to prevent fluctuations in the threshold voltage of the FET and increase in the parasitic effect.

（”１６）前記（１４）及び（１５）により、ＳＲＡＭ
の集積度の向上及び電気的信頼性を向上することができ
る。(''16) According to (14) and (15) above, SRAM
The degree of integration and electrical reliability can be improved.

（１７）第１半導体領域にそってその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域とのｐｎ接合容容量増大させることがで
きるので、情報蓄積用容量の情報となる電荷の蓄積量を
増大させることができる。(17) By providing the second semiconductor region along and below the first semiconductor region, it is possible to increase the pn junction capacitance between the first semiconductor region and the second semiconductor region, so that information storage It is possible to increase the amount of charge accumulated, which serves as information on the capacity used.

（１８）第１半導体領域にそ１てその下部に、第２の半
導体領域を設けることによって、第１の半導体領域と第
２の半導体領域と対向面積を増大させることができるの
で、バリア効果を高めることができる。(18) By providing the second semiconductor region beside and below the first semiconductor region, it is possible to increase the opposing area of the first semiconductor region and the second semiconductor region, thereby improving the barrier effect. can be increased.

（１９）前記（１７）により、情報Ｗ積用容量の情報と
なる電荷の蓄積量を増大させることができるので、α線
により生じるソフトエラーを防止することができる。(19) According to the above (17), it is possible to increase the amount of charge accumulated as information in the information W product capacitor, so that soft errors caused by α rays can be prevented.

（２０）前記（１９）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。(20) According to the above (19), the area occupied by the memory cell can be reduced, so the degree of integration of the SRAM can be improved.

（２１）第２の半導体領域を、チャネルが形成される領
域に伸びる空乏領域を抑制する部分に設けることによっ
て、ソース領域及びドレイン領域間の空乏領域の結合を
防止することができるので。(21) By providing the second semiconductor region in a portion that suppresses the depletion region extending to the region where the channel is formed, coupling of the depletion region between the source region and the drain region can be prevented.

パンチスルーを防止することができる。Punch-through can be prevented.

（２２）前記（２１）により、バンチスルーを防止する
ことができるので、短チヤネル効果を低減することがで
きる。(22) According to the above (21), bunch-through can be prevented, so the short channel effect can be reduced.

（２３）前記（２２）により、短チヤネル効果を低減す
ることができるので、ＳＲＡＭの集積度を向上すること
ができる。(23) According to (22) above, the short channel effect can be reduced, so the degree of integration of the SRAM can be improved.

（２４）メモリセルに接続される基準電圧用配線を、ポ
リサイド、シリサイド、高融点金属等の抵抗値の小さな
導電層で形成したので、メモリセルアレイでの基準電圧
用配線の占有面積を縮小することができる。(24) Since the reference voltage wiring connected to the memory cells is formed of a conductive layer with a low resistance value such as polycide, silicide, or high melting point metal, the area occupied by the reference voltage wiring in the memory cell array can be reduced. I can do it.

（２５）メモリセルに接続される基準電圧用配線を、メ
モリセルを構成する抵抗値の小さなＭＩＳＦＥＴのゲー
トｉｔｔ極と同一導電性材料で形成したので、メモリセ
ルアレイでの基準電圧用配線の占有面積を縮小すること
ができる。(25) Since the reference voltage wiring connected to the memory cell is made of the same conductive material as the gate itt pole of the MISFET with low resistance that constitutes the memory cell, the area occupied by the reference voltage wiring in the memory cell array can be reduced.

（２６）前記（２４）及び（２５）により、基準電圧用
配線に接１Ｍ！されるアルミニウム配線を所定毎に走ら
せる本数を低減することがでるので、メモリセルアレイ
でのアルミニウム配線の占有面積を縮小することができ
る。(26) According to (24) and (25) above, the connection to the reference voltage wiring is 1M! Since the number of aluminum wires to be run at each predetermined interval can be reduced, the area occupied by the aluminum wires in the memory cell array can be reduced.

（２７）前記（２４）乃至（２Ｇ）により、メモリセル
アレイでの基準電圧用配線又はアルミニウム配線の占有
面積を縮小することができるので。(27) According to (24) to (2G) above, the area occupied by the reference voltage wiring or aluminum wiring in the memory cell array can be reduced.

ＳＲＡＭの集積度を向上することができる。The degree of integration of SRAM can be improved.

（２８）前記（２４）及び（２５）により、基準電圧用
配線の抵抗値を小さくすることができ、その電位の安定
度を良好にすることができるので。(28) According to (24) and (25) above, the resistance value of the reference voltage wiring can be reduced and the stability of its potential can be improved.

情報の書き込み及び読み出し動作マージンを大きくする
ことができる。Information writing and reading operation margins can be increased.

（２９）前記（２８）により、情報の杏き込み及び読み
出し動作番；おける誤動作を抑制することができるので
、ＳＲＡＭの電気的信頼性を向上することができる。(29) According to the above (28), it is possible to suppress malfunctions in the input and read operations of information, so that the electrical reliability of the SRAM can be improved.

（３０）基？ｊｓ電圧用配＠Ｖｓｓと電源電圧用配線Ｖ
ｃｃとをよね合わせたので、メモリセルの情報Ｎ積用容
量の情報となる電荷Ｗｆ積装置増大することができる。(30) Group? js voltage wiring @Vss and power supply voltage wiring V
Since cc and cc are combined, it is possible to increase the charge Wf product which becomes the information of the information N product capacitance of the memory cell.

（３１）前記（３０）により、情報となる電荷の蓄積量
を増大することができるので、α線により生じるソフト
ニラ−を防止することができる。(31) According to the above (30), it is possible to increase the amount of accumulated charge that serves as information, and therefore, it is possible to prevent soft nips caused by α rays.

（３２ン前記（３０）及び（３１）により、情報となる
電荷のＭ積置を増大し、ソフトエラーを防止することが
できるので、メモリセルの占有面積を縮小することがで
きる。(32) Due to (30) and (31) above, it is possible to increase the M accumulation of charges serving as information and prevent soft errors, so the area occupied by the memory cell can be reduced.

（３３）前記（３２）により、メモリセルの占有面積を
縮小することができるので、ＳＲＡＭの集積度を向上す
ることができる。(33) According to (32) above, the area occupied by the memory cell can be reduced, so the degree of integration of the SRAM can be improved.

（３４）前記（３０）により、情報となる電荷の蓄積量
を増大することができるので、情報の読み出し動作の信
頼性を向上することができる。(34) According to the above (30), the amount of accumulated charge serving as information can be increased, so that the reliability of the information read operation can be improved.

以上１本発明者によってなされた発明を、実施例にもと
すき具体的に説明したが１本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て１種々変形し得ることは勿論である。Although the invention made by the present inventor has been specifically explained above using Examples, the present invention is not limited to the above-mentioned Examples, and may be modified in various ways without departing from the gist thereof. Of course you can get it.

例えば、前記実施例は、２つの抵抗素子と２つのＭｘｓ
＃Ｅｒとでメモリセルのフリップフロップ回路を構成し
た例について説明したが、４つのＭＩＳＥＴでフリップ
フロップ回路を構成してもよい。For example, in the embodiment, two resistance elements and two Mxs
Although an example has been described in which a flip-flop circuit of a memory cell is configured with #Er, a flip-flop circuit may also be configured with four MISETs.

また、前記実施例は、フリップフロップ回路及びスイッ
チング素子を構成するＭＩＳＦＥＴを半導体基板に形成
した例について説明したが、半導体基板上部に単結晶シ
リコン層を設け、該単結晶シリコン層にＭＩＳＦＥＴを
構成してもよい。Further, in the above embodiment, an example was explained in which a MISFET constituting a flip-flop circuit and a switching element was formed on a semiconductor substrate. It's okay.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明の一実施例を説明するためのＳＲＡＭ
のメモリセルを示す等価回路図。 第２図は１本発明の一実゛施例を説明するためのＳＲＡ
Ｍのメモリセルを示す要部断面図。 第３図は、第２図の■−■切断線における断面図。 第４図乃至第ｉｏｒＭは、本発明の一実施例の製造方法
を説明するための各製造工程におけるＳＲＡＭのメモリ
セルを示す図であり。 第４図乃至第６図は、その要部平面図。 第７図乃至第１０図は、その断面図である。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
。 ５．１２．１５・・・絶縁膜、６．１３．１６・・・接
続孔、７Ａ乃至７Ｄ、１４Ａ、１７・・・導電層、８゜
１０．１１・・・半導体領域、９・・・不純物導入用マ
スク、１４Ｂ・・・抵抗素子、ＤＬ、ＤＬ・・・データ
線。 Ｗ　Ｌ　・・・ワード線、Ｑｌ　、　　Ｑ２　、　　Ｑ
ｓ　ｔ　、　　Ｑｌ２−Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｒ
１、Ｒ＊・・・抵抗素子、Ｃ・・・情報蓄積用容量、Ｖ
ｓｓ・・・基準電圧用配線、Ｖｃｃ・・・電源電圧用配
線である。 第　　１　　図FIG. 1 shows an SRAM for explaining one embodiment of the present invention.
FIG. 3 is an equivalent circuit diagram showing a memory cell of FIG. Figure 2 shows an SRA for explaining one embodiment of the present invention.
FIG. 3 is a cross-sectional view of a main part of a memory cell of M. FIG. 3 is a cross-sectional view taken along the line ■--■ in FIG. 2. 4 to iorM are diagrams showing SRAM memory cells in each manufacturing process for explaining a manufacturing method according to an embodiment of the present invention. 4 to 6 are plan views of the main parts thereof. FIGS. 7 to 10 are cross-sectional views thereof. In the figure, 1... semiconductor substrate, 2... well region, 3...
...Field insulating film, 4...Channel stopper region. 5.12.15... Insulating film, 6.13.16... Connection hole, 7A to 7D, 14A, 17... Conductive layer, 8°10.11... Semiconductor region, 9... Impurity introduction mask, 14B...resistance element, DL, DL...data line. W L...word line, Ql, Q2, Q
s t, Ql2-M I S F E T, R
1, R*...Resistance element, C...Capacity for information storage, V
ss: wiring for reference voltage, Vcc: wiring for power supply voltage. Figure 1

Claims (1)

【特許請求の範囲】 １、少なくとも２つのＭＩＳＦＥＴによって構成され、
一対の入出力端子を有するフリップフロップ回路と、該
フリップフロップ回路のそれぞれの入出力端子に接続さ
れるスイッチ用ＭＩＳＦＥＴとで構成されるメモリセル
を有する半導体集積回路装置であって、少なくとも前記
フリップフロップ回路の一方のＭＩＳＦＥＴのゲート電
極は、その一端部が延在して他方のＭＩＳＦＥＴの半導
体領域に接続され、その他端部が延在して一方の前記ス
イッチ用ＭＩＳＦＥＴの半導体領域に接続されてなるこ
とを特徴とする半導体集積回路装置。 ２、前記フリップフロップ回路の他方のＭＩＳＦＥＴの
ゲート電極は、その一端部が延在して一方のＭＩＳＦＥ
Ｔの半導体領域と他方の前記スイッチ用ＭＩＳＦＥＴの
半導体領域とに接続されてなることを特徴とする特許請
求の範囲第１項に記載の半導体集積回路装置。 ３、前記他方のＭＩＳＦＥＴの半導体領域と、他方の前
記スイッチ用ＭＩＳＦＥＴの半導体領域とは、一体化さ
れて構成されていることを特徴とする特許請求の範囲第
２項に記載の半導体集積回路装置。 ４、前記ゲート電極は、多結晶シリコン又は抵抗値の低
い高融点金属、高融点金属とシリコンとの化合物である
シリサイド、多結晶シリコン上部にシリサイドが設けら
れたポリサイド等で構成したことを特徴とする特許請求
の範囲第１項乃至第３項に記載のそれぞれの半導体集積
回路装置。 ５、前記一方のＭＩＳＦＥＴのゲート電極は、その両端
部が延在してフリップフロップ回路の交差結合を構成し
てなることを特徴とする特許請求の範囲第１項乃至第４
項に記載のそれぞれの半導体集積回路装置。 ６、その一端部が電源電圧用配線に接続される２つの抵
抗素子とその他端部が接続される２つのＭＩＳＦＥＴと
によって構成され、一対の入出力端子を有するフリップ
フロップ回路と、該フリップフロップ回路のそれぞれの
入出力端子に接続されるスイッチ用ＭＩＳＦＥＴとで構
成されるメモリセルを有する半導体集積回路装置であっ
て、少なくとも前記フリップフロップ回路の一方のＭＩ
ＳＦＥＴのゲート電極は、その一端部が延在して他方の
ＭＩＳＦＥＴの半導体領域に接続され、その他端部が延
在して一方の前記スイッチ用ＭＩＳＦＥＴの半導体領域
に接続されており、前記電源電圧用配線と抵抗素子とは
、前記ゲート電極と異なる同一の導電層に不純物の導入
をするか否かによって構成されてなることを特徴とする
半導体集積回路装置。 ７、前記不純物は、イオン注入技術を用いて導入されて
なることを特徴とする特許請求の範囲第６項に記載の半
導体集積回路装置。 ８、前記不純物は、その不純物としてヒ素イオンを用い
、イオン注入技術を用いて導入されてなることを特徴と
する特許請求の範囲第６項又は第７項に記載の半導体集
積回路装置。 ９、２つの抵抗素子と２つのＭＩＳＦＥＴとによって構
成され、一対の入出力端子を有するフリップフロップ回
路と、該フリップフロップ回路のそれぞれの入出力端子
にその一端部が接続され、その他端部がデータ線に接続
されるスイッチ用ＭＩＳＦＥＴとで構成されるメモリセ
ルを有する半導体集積回路装置であって、前記フリップ
フロップ回路のＭＩＳＦＥＴのゲート電極、前記抵抗素
子及び前記データ線を重ね合わせて構成したことを特徴
とする半導体集積回路装置。 １０、前記ゲート電極、前記抵抗素子及びデータ線は、
メモリセルに接続されるワード線、高電位の電源電圧用
配線及び低電位の基準電圧用配線と交差する方向に延在
し、配置されていることを特徴とする特許請求の範囲第
９項に記載の半導体集積回路装置。[Claims] 1. Consisting of at least two MISFETs,
A semiconductor integrated circuit device having a memory cell configured of a flip-flop circuit having a pair of input/output terminals and a switch MISFET connected to each input/output terminal of the flip-flop circuit, One end of the gate electrode of one MISFET of the circuit extends and is connected to the semiconductor region of the other MISFET, and the other end extends and is connected to the semiconductor region of one of the switch MISFETs. A semiconductor integrated circuit device characterized by: 2. The gate electrode of the other MISFET of the flip-flop circuit has one end extending to the gate electrode of the other MISFET.
2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is connected to the semiconductor region of the switch MISFET and the semiconductor region of the other switch MISFET. 3. The semiconductor integrated circuit device according to claim 2, wherein the semiconductor region of the other MISFET and the semiconductor region of the other switch MISFET are integrated. . 4. The gate electrode is made of polycrystalline silicon, a high melting point metal with a low resistance value, silicide which is a compound of a high melting point metal and silicon, polycide in which silicide is provided on top of polycrystalline silicon, etc. Each semiconductor integrated circuit device according to claims 1 to 3. 5. Claims 1 to 4, characterized in that the gate electrode of the one MISFET extends at both ends to form a cross-coupling of a flip-flop circuit.
Each semiconductor integrated circuit device described in . 6. A flip-flop circuit comprising two resistive elements having one end connected to a power supply voltage line and two MISFETs having the other end connected, and having a pair of input/output terminals; and the flip-flop circuit. A semiconductor integrated circuit device having a memory cell configured with a switch MISFET connected to each input/output terminal of at least one MISFET of the flip-flop circuit.
One end of the gate electrode of the SFET extends and is connected to the semiconductor region of the other MISFET, and the other end extends and is connected to the semiconductor region of one of the switch MISFETs. 1. A semiconductor integrated circuit device, characterized in that the wiring and the resistance element are configured depending on whether or not impurities are introduced into the same conductive layer different from the gate electrode. 7. The semiconductor integrated circuit device according to claim 6, wherein the impurity is introduced using ion implantation technology. 8. The semiconductor integrated circuit device according to claim 6 or 7, wherein the impurity is introduced using an ion implantation technique using arsenic ions as the impurity. 9. A flip-flop circuit consisting of two resistive elements and two MISFETs and having a pair of input/output terminals, one end of which is connected to each input/output terminal of the flip-flop circuit, and the other end connected to data. A semiconductor integrated circuit device having a memory cell configured with a switch MISFET connected to a line, wherein the gate electrode of the MISFET of the flip-flop circuit, the resistor element, and the data line are overlapped. Features of semiconductor integrated circuit devices. 10. The gate electrode, the resistance element, and the data line are
Claim 9, characterized in that the word line connected to the memory cell, the wiring for a high potential power supply voltage, and the wiring for a low potential reference voltage extend and are arranged in a direction intersecting with each other. The semiconductor integrated circuit device described above.