JPS6194577A

JPS6194577A - デジタルサ−ボ装置

Info

Publication number: JPS6194577A
Application number: JP59214954A
Authority: JP
Inventors: Junichiro Tabuchi; 田渕　潤一郎
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1984-10-12
Filing date: 1984-10-12
Publication date: 1986-05-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はビデオテープレコーダ（以下［ＶＴＲＪという
）等に用いられるモータの位相制御及び速度制御を行な
うデジタルサーボ装置に関する。

（ロ）従来の技術　　。

従来のデジタルサーボ装置は、松下テクニカルレポート
ＶＯＬ　２８４３　Ｊｕｎｅ　１９８２の１９１頁の第
２５図及び１９２頁の第２６図に記載されている様に１
個のモータに対し、速度制御と位相制御のために各１個
、計２個のカウンタを用いて構成されている。

次に第５図に示されたブロック図を参照しつつ、従来の
一般的なデジタルサーボ装置について説明する。（１）
は制御されるモータであり、速度検出パルス発生回路（
１ａ）と位相検出パルス発生回路（１ｂ）を備えている
。第１カウンタ（２１）は基準クロ・ンク信号発生回路
（３）の出力を計数し、前記速度検出パルス発生回路（
１ａ）の出力（ＦＣ，パルス）に同期してその計数値を
第２Ｄ／Ａ変換器（３２）へと出力しリセットされる瘉
（第６図参照入前記第ｉＤ／Ａ変換器（３λ）のアナロ
グ出力は次のＦＧパルスが立上るまで第１サンプルホー
ルド回路（４ａ）に保持され速度エラー信号として加算
器（５）に入力される。一方第２カウンタ（２ｂ）は位
相基準信号発生器（６）の出力（■パルス）に同期して
、前記基準クロック信号発生器（３）の出力信号の計数
を開始し、前記位相検出パルス発生回路（１ｂ）の出力
（ＰＣパルス）１こ同期して、その計数値を第２Ｄ／Ａ
変換器（３ｂ）へと出力し、リセットされる（第７図参
照孔前記第２Ｄ／Ａ変換器（３ｂ）のアナログ出力は次
のＰＣパルスが立ち上るまで第２サンプルホールド回路
（４ｂ）に保持され位相エラー信号として前記加算器（
５）に入力される。前記加算器（５）の出力はドライブ
回路（７）に入力され、前記モータ（１）を制御する。

ところが前記の様なデジタルサーボ装置を１チツプのマ
イクロコンビｌ−夕を用いて構成する場合、該マイクロ
コンビ１−夕はカウンタを１チツプ内に１個あるいは２
個しか内蔵していないのが常であるため、１チツプでせ
いぜい′１個のモータの速度制御、位相制御しか行なう
ことができないという欠点がある。すなわち、複数個の
モータを制御するには、その数に応じて該マイクロコン
ビｌ−夕の数を増さなければならない。

（ハ）発明が解決しようとする問題点従来技術では１チツプのマイクロコンピュータを用いて
デジタルサーボ装置を構成する場合、該マイクロコンピ
ュータはカウンタを１チツプ内に１個あるいは２個しか
内蔵していないのが常であるため、１チツプでせいぜい
１個のモータの速度制御、位相制御しか行なうことがで
きないという欠点がある。本発明はこの欠点を解消する
ものである。

に）問題点を解決するための手段本発明は、位相基準信号によってのみリセットする１個
のカウンタと、回転体の速度検出パルスによって前記カ
ウンタの値を順次読み取ると共にその隣接同士を比較す
る読み取り比較手段と、前記回転体の位相検出パルスに
よって前記カウンタの値を読み取る読み取り手段を設け
たものである。

件）作用前記読み取り比較手段において、速度検出パルスによっ
て読み取られた隣接したカウンタの値同士が比較され、
その出力は速度エラー信号となり、また、前記読み取り
手段において位相検出パルスによって読み取られたカウ
ンタの値は、位相エラー／旨昼シナｆ杓ｒ５１〔汰の刺
舗が行なわれＡ−（へ）実施例本発明の第１実施例として１個のモータに対し講じられ
たデジタルサーボ装置のブロック図を第１図に示す。、
αＯ）はモータで従来例と同様に速度検出パルス発生器
（１０ａ）と位相検出パルス発生器（１０ｂ）を備えて
いる。カウンタ（１１１は基準クロック信号発生器（２
）の信号を計数し、位相基準信号発生器（１３）の出力
（■パルス）に同期してリセットされる（９Ｊ２図参照
）。２つのラッチ回路（１４１）　（１４２）は前記速
度検出パルス発生器（１０ａ）の出力（ＦＧパルス）に
同期して前記カウンタ（Ｗの計数値を順次読み取り、そ
れらの値は比較器印へと送られ、両者の差が計算され、
後に速度エラー信号となろう一方ラッチ回路０ｅは前記
位相検出パルス発生器（１０ｂ）の出力（ＰＧパルス）
に同期して前記カウンタ圓の計数値を読み取り、その出
力は後に位相エラー信号となる。なお第２図に示す様に
ＦＣ，パルスとＰＣパルスとが被制御モータ（１■の設
定速度及び設定位相近傍において、時間的にかさならな
い様あらかじめ速度検出パルス発生器（１０ａ）と位相
検出パルス発生器（１０ｂ）を設定してお（と、同一の
カウンタ（１１）を基準としているために前記比較器α
９と前記ラッチ回路（１６１の各デジタル出力の最大値
が等しい。つまりＤＡ変換器の最大動作範囲が同じであ
ることと相俟うて第１図に示す様にマルチプレクサ（１
η、デマルチプレクサ（１９）を用いて、Ｄ／Ａ変換器
０秒を比較器四の出力とラッチ回路Ｏｅの出力に対して
共用することができる。

比較器（至）の出力は隣接するＦＧパルス間でのカウン
ト数の増加を表わしている。よってマルチプレクサ（１
７１，ＤＡ変換器玉、デマルチプレクサ０９を通ってＤ
Ａ変換され速度エラー信号となりＦＧパルスによって制
御されているサンプルホール・ビ回路（２０ａ）によっ
て次のＦＧパルスに同期して、新たな速度エラー信号が
発生するまで保持され、その出力は加算器Ｃ１Ｊに入力
される。ラッチ回路０ｅの出力は、Ｖパルスに対するＰ
Ｇパルスの時間的なズレを表わしている。よって、マル
チプレクサｆ１７）１ＤＡ変換器α印、デマルチプレク
サ（１９を通ってＤＡ変換され位相エラー信号となり、
ＰＧパルスによって制御されているサンプルホールド回
路（２０ｂ）によって次のＰＧパルスに同期して新たな
位相エラー信号が発生するまで保持され、その出力は加
算器（社）に入力される。なお前記一連の信号処理を制
御するために、マルチプレクサ（１η、デマルチプレク
サα９、の各々にＦＣパルス、ＰＧパルスが加えられる
。前記加算器Ｃ２１）の出力はドライブ回路のへ入力さ
れ前記ドライブ回路■の出力はモータ（１０）へと導出
され、速度制御、位相制御が行なわれる。

なお◎はスタータであり、モータの始動時に加算器（２
υを介してドライブ回路■へとスタート信号を送る。

前記比較器■では、通常は２つのラッチ回路（１４１）
（１４２）　　に、ＦＧパルスと同期して読み取られた
隣接データ（カウント数）の差を計算する。

すなわち第２図に示す様に一連のＦＣパルスＦＧ＋、　
ＦｅＦ２の各立上り時でのカウンタの値をそれぞれＮ１
．Ｎ２とするとＮ２−Ｎ１を計算する。ところが、一連
のＦＣパルスＦＧ５．ＦＧ４（カウンタの値をそれぞれ
Ｎ３．Ｎ４）の様に、両者の間に前記位相基。

準信号発生器（１３）の出力である■パルスｖ１が発生
すると、カウーンタ０１）がリセットされるため、前記
と同様に比較器（垣が動作していたのでは速度制御は行
なえない。そこで本実施例では、ＦＧパルスと■パルス
を入力とする制御器（財）を用いて比較器（１５）ｔ−
制御し、■パルスが発生した後、次のＦＣパルスの立上
り時において、比較器ａ９はＮ４＋ＮＭ−Ｎ３を計算す
る。但し、Ｎ、はカウンタαＤの最大値である。また、
第１図において、速度エラー信号を保持するサンプルホ
ールド回路（２０ａ）に対してＶパルスが発生した後の
ＦＣパルス１個をキャンセルし、前回の速度エラー信号
を保持する様制御しても上記の問題は解決される。

ここで、第２図を用いて、第１図のブロック図の間車な
動作説明を行なう。図のＦＧパルスとＰＧパルスはモー
タα■が設定速度及び設定位相状態にある場合での出力
を示している。それぞれ横軸はｔ（時間）、縦軸は出力
の大きさを表わしている。前記状態より、モータの回転
速度が速くなるとＦＣパルスの周期が短かくなり、隣接
するパルス間でのカウント数の増加が小さくなるため、
速度エラー信号は小さくなり、Ｖパルスに対してＰＧパ
ルスが図面において左側へ作動するため前記ラッチ回路
α■の値が小さくなり、位相エラー信号は小さくなる。

回転速度が遅くなると上記とは逆に速度エラー信号、位
相エラー信号共大きくなる。

すなわちモータの回転速度の変化に対して、速度制御と
位相制御は同一方向にエラー信号を変化させるため、デ
ジタルサーボ装置として動作している。

なお、設定速度状態におけるＦＧパルスの周期はＶパル
スの周期より小さくなる様設定し、設定位相状態におけ
るＰＣパルスの周期はＶパルスの周期と同じになる様設
定しなければならないことはこれまでの説明と、第２図
により明らかである。

以上、第１実施例について述べたが、上記は１チリプの
マ゛イクロコンピュータを用いる場合、カウンタ１個で
速度制御と位相制御を行なうことができるため、チップ
１個で構成することができる。

なお、ラッチ回路は内部レジスタまたは外部記４角。

れる各種制御はマイクロコンピュータのプログラム等に
より構成される。

次に本発明の第２実施例としてＢ　陽Ｖ　Ｔ　Ｒのへラ
ドモータとキャプスタンモータ、すなわち２個のモータ
に対して講じられたデジタルサーボ装置のブロック図を
第３図に示す。■はヘッドモータで、速度検出パルス発
生器（３０ａ）　（出力はＦＧＨパルス）と位相検出パ
ルス発生器（３０ｂ）　（出力はＰＧＨパルス）を備え
ている。０１）はキャプスタンモータで、同様に速度検
出パルス発生器（３１り　（出力はＦＣＣパルス）と位
相検出パルス発生器（３１ｂ）　　（出力はＰＧＣパル
ス）を備えている。位相基準信号（Ｖパルス）として８
＋＋ｌ１ｌＩＶＴＲの記録時には映像信号から垂直同期
信号を分離する同期分離回路■の出力を分局器国により
分周した３０Ｈｚめ信号を再生時には水晶発振器（至）
の出力を分局器（至）により分周した３ＱＨｚの信号を
、記録又は再生モードに応じてスイッチ（至）より選択
し、カウンタ（支）へ入力する。前記カウンタ□□□は
基準クロック信号発生器国の信号を計数し、前記■パル
スに同期してリセットされる。（第４図参照）各モータ
の速度制御、位相制御は前記カウンタ（９）を共用し、
第１実施例と同様に行なわれる。ヘッドモータ■のデジ
タル値の速度エラー信号はＦＧＨパルスに同期してカウ
ンタ（支）の計数値を順次読み取る２つのラッチ回路（
３９１）　（３９２）　、前記２つのラッチ回路（３９
１）　（３９２）にラッチされた値を比較する比較器（
碩、ＦＧＨパルスとＶパルスを入力とし、■パルスによ
るカウンタのリセットを考慮して第１実施例と同様に前
記比較器（碩を制御する制御器（４１）によって作られ
、デジタル値の位相エラーイ言号は、ＰＧＨパルスに同
期してカウンタ（転）の計数値を読み取るラッチ回路（
４２Ｊによって作られる。

一方キャプスタンモータ（９）のデジタル値の速度エラ
ー信号はＦＣＣパルスに同期してカウンタ（支）の計数
値を順次読み取る２つのラッチ回路（４，５１）（４３
２）前記２つのラッチ回路（４３１）　（４３２）にラ
ッチされた値を比較する比較器（４４）、ＦＣＣパルス
とＶパルスを入力とし、■パルスによるカウンタのリセ
ットを考慮して第１実施例と同様に前記比較器（Ｉを制
御する制御器（ａによって作られ、デジタル値の位相エ
ラー信号は、ｐｃｃパルスに同期してカウンタ（９）の
計数値を読み取るラッチ回路（罰によって作られる。各
デジタル値のエラー信号は、マルチプレクサ（４７）、
Ｄ／Ａ変換器（４８）、デマルチプレクサ＋４７）を介
してアナログ値に変換され、各サンプルホールド回路に
保持される。すなわち、比較器（４ａ１の出力はＤＡ変
換され、ヘッドモータ■の速度エラー信号として、ＦＧ
Ｈパルスによって制御されている。サンプルホールド回
路（５０ａ）に、ラッチ回路（口の出力はＤＡ変換され
、該ヘッドモータ■の位相エラー信号としてＰＧＨパル
スによって制御されているサンプルホールド回路（５０
ｂ）に、比較器（４４）の出力はＤＡ変換され、キャプ
スタンモータ（３１Ｊの速度エラー信号として、ＦＣＣ
パルスによって制御されているサンプルホールド回路（
５１ａ）に、ラッチ回路（４６）の出力はＤＡ変換され
、該ヘッドモータＣ３１）の位相エラー信号として、Ｐ
ＧＣパルスによって制御されているサンプルホールド回
路（５１ｂ）にそれぞれ保持される。なお、マルチプレ
クサ（４７）、デマルチプレクサ嘔にはそれぞれＦＧＨ
パルス、ＰＧＨパルス、ＦＧＣパルス、ＰＧＣパルスが
制御信号として供給され、各デジタル値のエラー信号は
、時分割によりＤ／Ａ変換変換器共用する。

この様な構成が可能である理由は第１実施例と同じであ
り、詳細は割愛する。

サンプルホールド回路（５０ｍ）に保持された速度エラ
ー信号とサンプルホールド回路（ｓｏｂ）に保持された
位相エラー信号は共に加算器［株］、ドライブ回路ωを
介してヘッドモータ■の制御を行なう。

（財）はスタータであり、始動時に加算器（支）を介し
てドライブ回路［株］へとスタート信号を送る。一方サ
ンプルホールド回路（５１λ）に保持された速度エラー
信号とサンプルホールド回路（ｓｉｂ）に保持された位
相エラー信号は共に加算器（至）、ドライブ回路側を介
してキャプスタンモータ（３１）の制御を行なう。

（支）はスタータであり、始動時に加算器−を介してド
ライブ回路側へとスタート信号を送る。ただし、以上は
ＢｗａＶＴＲの記録時の場合であり、再生時には、キャ
プスタンモータＣＩｌ】）の位相エラー信号としてパイ
ロットＩｃ（５８１の出力を用いるため、スイッチ■に
より切換える必要がある。このパイロットＩＣ（５３）
は、テープのビデオトラックごとに記録されている４つ
のパイロット信号によりトラッキング制御信号を発生さ
せるものである。尚、このパイロット信号による制御は
特開昭５３−１１６１２０号に詳述されている。

第４図に、ヘッドモータとキャプスタンモータが夫々設
定速度及び設定位相状態にある場合でのＦＧＨパルス、
ＰＧＨパルス、ＦＧＣパルス、ＰＧＣパルスの出力を示
す。それぞれ横軸は時間、縦軸は出力の大きさを表わし
ている。第３図に示したブロック図の基本的動作は、カ
ウンタ（支）をヘッドモータ■とキャプスタンモータ（
至）の各速度制御、位相制御において共用していること
、マルチプレクサ＋４７］の入力が４つであり、デマル
チプレクサ（４９）の出力が４つであること等以外は第
１実施例とほぼ同様であるため詳しい説明は割愛する。

なお、速度制御は、ＦＧＨパルス、又はＦＣＣパルスの
隣接スる２つのパルス間でのカウンタ計数値の増加量を
用いて行なわれるため、設定速度状態における各パルス
の周期は基準位相信号（Ｖパルス）の周期より小さけれ
ば各任意に設定することができるが、位相制御は、ＰＧ
Ｈパルス又はＰＧＣパルスの立上り時のカウンタ計数値
を直接用いて行なわれるため、設定位相状態における各
パルスの周期はＶパルスの周期と同じでなければならな
い。そのため上記第２実施例の様に速度が異なる２個の
モータの位相制御を行なうには、各位相検出パルス発生
器内に分局器等を設け、その各出力パルスの周期を位相
基準信号の周期と同一にする必要がある。

以上第２実施例について述べたが、本発明では制御され
るモータの数は２個に限らず実施可能である。すなわち
、位相基準信号によってリセットされる１個のカウンタ
を共用し、各モータごとに速度検出パルス発生器、位相
検出パルス発生器、チャンネル数を増すこと等により、
１個のカウンタで複数個のモータの速度制御、位相制御
が行なえる。

（ト）発明の効果本発明のデジタルサーボ装置に依れば、１個のカウンタ
で、複数個のモータの速度制御、位相制御を行なうこと
ができるため、カウンタを１個ないし２個しか内蔵して
いない１チツプのマイクロコンピュータ１個を中心とし
た簡単な構成で、複数個のモータを制御するデジタルサ
ーボ装置を実現できると言う利点がある。

【図面の簡単な説明】

第１図は本発明を実施したデジタルサーボ装置のブロッ
ク図、第２図はその動作説明図である。第３図は本発明の他の実施例を示すデジタルサーボ装置
のブロック図、第４図はその動作説明図であり、第５図
は従来のデジタルサーボ装置のブロック図、第６図、ｊ
！！７図は第５図における速度制御、位相制御の動作説
明図である。（１０）・・・モータ、（１０ｍ）・・・速度検出パル
ス発生器、（１０ｂ）・・・位相検出パルス発生器、α
Ｘ）・・・カウンタ、０３）・・・位相基準信号発生器
、（１４１）　（１４２）　（１６）・・・う・ツチ回
路、０５）・・・比較器、０秒・・・Ｄ／Ａ変換器、■
・・・ドライブ回路。

Claims

【特許請求の範囲】

（１）位相基準信号発生器と、基準クロック信号を計数
しかつ前記位相基準信号発生器の出力によってリセット
するカウンタと、回転体の速度情報を呈する信号を出力
する第１信号発生器と、前記第１信号発生器の出力によ
つて前記カウンタの値を順次読み取ると共に、その隣接
同士を比較する読み取り比較手段と、前記読み取り比較
手段の出力を入力とする速度エラー信号発生器と、前記
回転体の位相情報を呈する信号を出力する第２信号発生
器と、前記第２信号発生器の出力によつて前記カウンタ
の値を読み取る読み取り手段と、前記読み取り手段の出
力を入力とする位相エラー信号発生器と、前記速度エラ
ー信号発生器の出力と、前記位相エラー信号発生器の出
力を入力とし、前記回転体を制御するドライブ回路、と
を具備したことを特徴とするデジタルサーボ装置。
（２）前記読み取り比較手段は、前記カウンタの値を順
次ラッチする２つのラッチ回路と、前記２つのラッチ回
路の出力を比較する比較器とから成ることを特徴とする
特許請求の範囲第１項記載のデジタルサーボ装置。
（３）前記回転体、第１及び第２信号発生器、読み取り
比較手段、速度エラー信号発生器、読み取り手段、位相
エラー信号発生器、ドライブ回路は複数個ずつ存在し、
一方前記カウンタと、位相基準信号発生器を１個ずつ設
け、複数個の回転体の制御に共用する様にした特許請求
の範囲第１項に記載のデジタルサーボ装置。