JPS6180848A - 静電破壊防止素子およびその製造方法 - Google Patents
静電破壊防止素子およびその製造方法Info
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- JPS6180848A JPS6180848A JP20176584A JP20176584A JPS6180848A JP S6180848 A JPS6180848 A JP S6180848A JP 20176584 A JP20176584 A JP 20176584A JP 20176584 A JP20176584 A JP 20176584A JP S6180848 A JPS6180848 A JP S6180848A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、静電破壊防止技術さらにはバイポーラ型半
導体集積回路装置に適用して特に有効な技術に関するも
ので、たとえば、バイポーラ素子を用いて構成された半
導体集積回路装膜の内部回路を静電破壊から保獲するの
に利用して有効な技術に関するものである。
導体集積回路装置に適用して特に有効な技術に関するも
ので、たとえば、バイポーラ素子を用いて構成された半
導体集積回路装膜の内部回路を静電破壊から保獲するの
に利用して有効な技術に関するものである。
一般に、バイポーラ素子などの電流駆動型素子を用いた
回路は、C−MOSなどの電圧駆動型素子を用いたもの
に比べて、静電気などによる破壊の恐れが少ないとされ
ていた。そこで、今までのバイポーラ型半導体集積回路
装置では、それほど入念な静電破壊防止対策は講じられ
ていなかった。
回路は、C−MOSなどの電圧駆動型素子を用いたもの
に比べて、静電気などによる破壊の恐れが少ないとされ
ていた。そこで、今までのバイポーラ型半導体集積回路
装置では、それほど入念な静電破壊防止対策は講じられ
ていなかった。
ところが、素子の微細化が進むに従って、バイポーラ素
子を用いた回路といえども、静電気などの高圧サージよ
る破壊の恐れが太くなってきた。
子を用いた回路といえども、静電気などの高圧サージよ
る破壊の恐れが太くなってきた。
この素子の微細化がさらに進むと、バイポーラ型半導体
集積回路装置において採用されていた従来の簡単な静電
破壊防止対策では不十分となり、さらに確実かつ万全な
静電破壊防止対策が必要となってくる。
集積回路装置において採用されていた従来の簡単な静電
破壊防止対策では不十分となり、さらに確実かつ万全な
静電破壊防止対策が必要となってくる。
第1図は、特公昭53−21838号公報に記載された
従来の静電破壊防止素子を示す。
従来の静電破壊防止素子を示す。
先ず、第1図(alは静電破壊防止素子1の断面状態を
示す。同図に示す静電破壊防止素子1では、n導電型領
域をなす半導体基体11nにp4@、型領域21pが形
成され、さらにこのp導電型領域21p内にn導電型領
域12nが形成されている。
示す。同図に示す静電破壊防止素子1では、n導電型領
域をなす半導体基体11nにp4@、型領域21pが形
成され、さらにこのp導電型領域21p内にn導電型領
域12nが形成されている。
さらに、最内側に形成されたn導電現領域12nの互い
に相対向する2つの端部からそれぞれ電極4が取出され
ている。そして、一方の端部から取出された電極4は、
静電気などの高電圧源が接続ゎうヵ1.エフいいヵヨイ
/’ 、)”P i n K;lj@ ’され
る。また、他方の端部から取出された電極4は、バイポ
ーラ素子によって構成される被保設回路5に接続される
。
に相対向する2つの端部からそれぞれ電極4が取出され
ている。そして、一方の端部から取出された電極4は、
静電気などの高電圧源が接続ゎうヵ1.エフいいヵヨイ
/’ 、)”P i n K;lj@ ’され
る。また、他方の端部から取出された電極4は、バイポ
ーラ素子によって構成される被保設回路5に接続される
。
以上のようにして、入力端子パ・ノドPinと被保訝回
路5との間に静電破壊防止素子1が介在さ 。
路5との間に静電破壊防止素子1が介在さ 。
せられている。
次に、第1図(blは、上記静電破壊防止素子1の等価
回路を示す。上述した静電破壊防止素子]は、等価的に
2つのnpn型バイポーラトランジスタQl、Q2を有
すると見ることができる。両バイポーラトランジスタQ
1.Q2の各エミッタは抵抗R】を介して互いに接続さ
れている。この抵抗R1はn導電型領域12nの寄生抵
抗(拡散層抵折)によるものである。また、両バイポー
ラトランジスタQL Q2の各コレクタは互いに共通接
続されて接地電位に接続されている。
回路を示す。上述した静電破壊防止素子]は、等価的に
2つのnpn型バイポーラトランジスタQl、Q2を有
すると見ることができる。両バイポーラトランジスタQ
1.Q2の各エミッタは抵抗R】を介して互いに接続さ
れている。この抵抗R1はn導電型領域12nの寄生抵
抗(拡散層抵折)によるものである。また、両バイポー
ラトランジスタQL Q2の各コレクタは互いに共通接
続されて接地電位に接続されている。
ここで、上述した静電破壊防止素子1の動作を説明する
。
。
先ず、入力端子バッドPinK負の高電圧が印加された
とする。この場合、上記npQ型バイポーラトランジス
タQ1.Q2は、接地電位側から入力端子バッドPin
側へ流れるペース電流によって導通駆動される、このn
pn型バイポーラトランジスタQ1.Q2の導通忙よっ
て、接地電位側から入力端子パッドPin側に向けてバ
イパス電流が流れる。これにより、入力端子、< ノド
Pinに印加された高電圧が被保a回路5に印加される
前に電圧クランプされるようになる。この結果、被保護
回路5が負の高電圧による破壊から保獲さ゛れる。
とする。この場合、上記npQ型バイポーラトランジス
タQ1.Q2は、接地電位側から入力端子バッドPin
側へ流れるペース電流によって導通駆動される、このn
pn型バイポーラトランジスタQ1.Q2の導通忙よっ
て、接地電位側から入力端子パッドPin側に向けてバ
イパス電流が流れる。これにより、入力端子、< ノド
Pinに印加された高電圧が被保a回路5に印加される
前に電圧クランプされるようになる。この結果、被保護
回路5が負の高電圧による破壊から保獲さ゛れる。
次に、入力端−子パッドPinに正の高′社圧が印加さ
れたとする。この場合、上記npn型バイポーラトラン
ジスタQ1.Q2は、逆方向トランジスタ(インバース
・トランジスタ)として動作し、接地電位側の領域(l
lp)がエミッタとして、入力端子パッドOin側の領
域(12n)がコレクタとしてそれぞれ動作するように
なる。そして、この逆方向トランジスタQl、Q2が、
入力端子パッドPin側から接地電位側へ流れるベース
電流によって導通駆動される。この逆方向トランジスタ
Ql、Q2の導通によって、入力端子ハツトPin側か
ら接地電位側に向けてバイパス電流が流れる。これによ
り、入力端子パッドPinに印加された高電圧が被保簡
回路5に印加される前にr[i圧りランプされるように
なる。この結果、被保証回路5が正の高1W圧による破
壊からも保護される。
れたとする。この場合、上記npn型バイポーラトラン
ジスタQ1.Q2は、逆方向トランジスタ(インバース
・トランジスタ)として動作し、接地電位側の領域(l
lp)がエミッタとして、入力端子パッドOin側の領
域(12n)がコレクタとしてそれぞれ動作するように
なる。そして、この逆方向トランジスタQl、Q2が、
入力端子パッドPin側から接地電位側へ流れるベース
電流によって導通駆動される。この逆方向トランジスタ
Ql、Q2の導通によって、入力端子ハツトPin側か
ら接地電位側に向けてバイパス電流が流れる。これによ
り、入力端子パッドPinに印加された高電圧が被保簡
回路5に印加される前にr[i圧りランプされるように
なる。この結果、被保証回路5が正の高1W圧による破
壊からも保護される。
以上のように1.て、上述した従来の静電破壊防止素子
は、正負いずれの極性の高電圧からも被保訟回路5を破
壊から保護することができるようになっている。
は、正負いずれの極性の高電圧からも被保訟回路5を破
壊から保護することができるようになっている。
しかしながら、上述した静電破壊防止素子では、トラン
ジスタをJlln方向と逆方向に動作させることfよっ
て正負いずれの極性のi%”bL圧に対しても伏設効果
を得るようにしているため、トランジスタが順方向に動
作するときは良いが、それが逆方向に動作したときの破
壊防止動作が相対的に劣る、という問題点が生じるとい
うことが本発明者らによって明らかとされた。つまり、
正負いずれの極性の高電圧に対しても破壊防止動作が行
なわれるというものの、その防止効果は対等ではなく、
例えば上述(7た素子では、印加高電圧の極性が正のと
きの防止効果が負のときのそれよりもどうしても低くな
ってしまう。このため、静電破壊防止素子としての総合
評価は、その効果0の低い方に合わせたものとなってし
まう。
ジスタをJlln方向と逆方向に動作させることfよっ
て正負いずれの極性のi%”bL圧に対しても伏設効果
を得るようにしているため、トランジスタが順方向に動
作するときは良いが、それが逆方向に動作したときの破
壊防止動作が相対的に劣る、という問題点が生じるとい
うことが本発明者らによって明らかとされた。つまり、
正負いずれの極性の高電圧に対しても破壊防止動作が行
なわれるというものの、その防止効果は対等ではなく、
例えば上述(7た素子では、印加高電圧の極性が正のと
きの防止効果が負のときのそれよりもどうしても低くな
ってしまう。このため、静電破壊防止素子としての総合
評価は、その効果0の低い方に合わせたものとなってし
まう。
この発明の目的は、比較的簡単かつ微細化に適した構成
でもって、正負両極性の印加高電圧に対して、そのいず
れか一方の極性に偏ることなく、どちらの極性に対して
も良好な静を破壊防止技術を得ることができるようにし
、これKより総合的に高い評価を得ることができるよう
にした静を破壊防止技術を提供するものである、 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
でもって、正負両極性の印加高電圧に対して、そのいず
れか一方の極性に偏ることなく、どちらの極性に対して
も良好な静を破壊防止技術を得ることができるようにし
、これKより総合的に高い評価を得ることができるよう
にした静を破壊防止技術を提供するものである、 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なも。。ワ!
’&fln[iJ[−j□1、工、8゜、お。アあ
する。
’&fln[iJ[−j□1、工、8゜、お。アあ
する。
すなわち、静電破壊防止素子を構成するバイポーラトラ
ンジスタのベース領域となる部分から電極を取出すこと
により、比較的簡単かつ微純化に適した構成でもって、
正負両極性の印加高電圧に対して、そのいずれか一方の
極性に偏ることなく、どちらの極性に対しても良好な静
電破壊防止効果を得ることができるようにし、これによ
り静電破壊防止素子として総合的に高い評価を得ること
ができるよってする、という目的を達ル又するものであ
る。
ンジスタのベース領域となる部分から電極を取出すこと
により、比較的簡単かつ微純化に適した構成でもって、
正負両極性の印加高電圧に対して、そのいずれか一方の
極性に偏ることなく、どちらの極性に対しても良好な静
電破壊防止効果を得ることができるようにし、これによ
り静電破壊防止素子として総合的に高い評価を得ること
ができるよってする、という目的を達ル又するものであ
る。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
ICお、[2面において同一符号は同一あるいは相当部
分を示す。
分を示す。
第2図はこの発明の一実施例による静電破壊防止素子の
断面状態9等価回路および平面レイアウト状態を示す。
断面状態9等価回路および平面レイアウト状態を示す。
第2図(atにおいて、この発明の一実施例による静電
破壊防止効果1は、p−型シリコン半導体基板20にn
−型エピタキシャル層11を形成してなる半導体基体の
一部に形成される。この半導体基体には、微細加工によ
る回路が集積形成され、またこの回路を外部と接続する
ための入出力端子パッドが形成される。上記静電破壊防
止素子]は、その入力端子パッドPinと内部の被保β
回路5の間に介在すべく設けられる。
破壊防止効果1は、p−型シリコン半導体基板20にn
−型エピタキシャル層11を形成してなる半導体基体の
一部に形成される。この半導体基体には、微細加工によ
る回路が集積形成され、またこの回路を外部と接続する
ための入出力端子パッドが形成される。上記静電破壊防
止素子]は、その入力端子パッドPinと内部の被保β
回路5の間に介在すべく設けられる。
上記静電破壊防止素子1が形成される領域a1はp型分
離拡散層22に囲まれて、周囲から電気的に分離されて
いる。さらに、その領域a1は、例えばエツチングなど
によって、そのエピタキシャル層11部分が薄く削られ
て皿状の凹部6をなしている。
離拡散層22に囲まれて、周囲から電気的に分離されて
いる。さらに、その領域a1は、例えばエツチングなど
によって、そのエピタキシャル層11部分が薄く削られ
て皿状の凹部6をなしている。
ここで、上記静電破壊防止素子1は、第2図(atに示
すように、上記p−型シリコン半導体基板20を第1導
電型領域とし、この第1導電型領域に第2導電型領域と
してのn 型拡散層12を選択形成し、さらにこのn+
型型数散層12達するように選択拡散された第1導電型
領域としてのp+型型数散層21よって形成される。
すように、上記p−型シリコン半導体基板20を第1導
電型領域とし、この第1導電型領域に第2導電型領域と
してのn 型拡散層12を選択形成し、さらにこのn+
型型数散層12達するように選択拡散された第1導電型
領域としてのp+型型数散層21よって形成される。
上記3つの領域により、第2図(blに示すように、多
数の縦型(を造のpnp型バイポーラトランジスタQl
、Q2.・・・、Qnが等価的に分布形成される。各ト
ランジスタQl、Q2.・・・t Qnのエミッタ間お
よびベース間にはそれぞれ抵抗RI。
数の縦型(を造のpnp型バイポーラトランジスタQl
、Q2.・・・、Qnが等価的に分布形成される。各ト
ランジスタQl、Q2.・・・t Qnのエミッタ間お
よびベース間にはそれぞれ抵抗RI。
R2が専制的に直列に介在している。この場合の抵抗R
1,R2にそれぞれ上記拡散層21.12の抵抗による
ものであり、抵抗R1,R2の抵抗値は、R1(R2と
いう関静忙ある。また、各トランジスタQ1.Q2.・
・・、Qnのコレクタは、上記半導体基板20を介して
等価的に共通接続されずいる、 また、第2図(at(bl(c)に示すように、上記第
2導電型領域としてのn++拡散N12の互いに相対向
する2つの端部のうち、その一方から入力端子パッドP
i n@に接続される電極4が取出され、その他方か
ら被保護回路5側に接続されるTL電極が取出されてい
る。この電極4は、例えば蒸着法により形成したアルミ
ニウム層などによって配線とともに形成されたものであ
る。
1,R2にそれぞれ上記拡散層21.12の抵抗による
ものであり、抵抗R1,R2の抵抗値は、R1(R2と
いう関静忙ある。また、各トランジスタQ1.Q2.・
・・、Qnのコレクタは、上記半導体基板20を介して
等価的に共通接続されずいる、 また、第2図(at(bl(c)に示すように、上記第
2導電型領域としてのn++拡散N12の互いに相対向
する2つの端部のうち、その一方から入力端子パッドP
i n@に接続される電極4が取出され、その他方か
ら被保護回路5側に接続されるTL電極が取出されてい
る。この電極4は、例えば蒸着法により形成したアルミ
ニウム層などによって配線とともに形成されたものであ
る。
さらに、この実施例では%第2図1al(blに示すよ
うに、上記入力端子パッドPin側に接続される電極4
が上記n 型拡散層12の内側に形成された第2Nst
型領域としてのp 型拡散層21の一端にも接続される
。
うに、上記入力端子パッドPin側に接続される電極4
が上記n 型拡散層12の内側に形成された第2Nst
型領域としてのp 型拡散層21の一端にも接続される
。
さらに、上述した構成に加えて、上記電極4が取出され
る個所には、電極取出用のn+型型数散層1314が追
加拡散されている。第2(c)図において2点鎖線はコ
ンタクト部7を示す。また、上記p 型分離拡散JvJ
22G工接地用端子バンド(図示省略)に直接接続され
て接地されるよ’+Fなっている。
る個所には、電極取出用のn+型型数散層1314が追
加拡散されている。第2(c)図において2点鎖線はコ
ンタクト部7を示す。また、上記p 型分離拡散JvJ
22G工接地用端子バンド(図示省略)に直接接続され
て接地されるよ’+Fなっている。
そして、以北のように構成された結果、7;42図(b
lに示すように、第1導電型領域としてのp−型シリコ
ン半導体基板20と第2導電型領域としてのn+型型数
散層12によって、接地電位側から上記入力端子Pin
側に向けて等価的に接αする°“接合%”r # −)
”D I ″′;形成さi ”(1,゛る・
1第3図ral(blは、上述した静電破壊防止
素子の動作を示す2 先ず、第3図(alに示すように、上記入力端子パッド
Pinに電極性の高電圧源+Vsrgが接続されたとす
る、この場合、上記pnp型バイポーラトランジスタQ
n、・・・、Q2.Qlはp 型拡散層2]をエミッタ
とする順方向トランジスタとして動作し、被保箇回路5
側のトランジスタQnから順に導通駆動される。これに
より、矢印方向にバイパス電流工pが流れて、上記高電
圧源十Vsrgからの印加電圧が被保護回路5の手前で
クランプされるようになる、矢印の大きさは、バイパス
電流工pの大きさを示している、このバイパス電流の大
きさは、抵抗R1,R2の大小関係より決定され、pn
p型バイポーラトランジスタQnで最大の電流が流れる
ようになる。この結果、被保護回路5が正の高電圧源+
Vsrgによる破壊から保簡される。
lに示すように、第1導電型領域としてのp−型シリコ
ン半導体基板20と第2導電型領域としてのn+型型数
散層12によって、接地電位側から上記入力端子Pin
側に向けて等価的に接αする°“接合%”r # −)
”D I ″′;形成さi ”(1,゛る・
1第3図ral(blは、上述した静電破壊防止
素子の動作を示す2 先ず、第3図(alに示すように、上記入力端子パッド
Pinに電極性の高電圧源+Vsrgが接続されたとす
る、この場合、上記pnp型バイポーラトランジスタQ
n、・・・、Q2.Qlはp 型拡散層2]をエミッタ
とする順方向トランジスタとして動作し、被保箇回路5
側のトランジスタQnから順に導通駆動される。これに
より、矢印方向にバイパス電流工pが流れて、上記高電
圧源十Vsrgからの印加電圧が被保護回路5の手前で
クランプされるようになる、矢印の大きさは、バイパス
電流工pの大きさを示している、このバイパス電流の大
きさは、抵抗R1,R2の大小関係より決定され、pn
p型バイポーラトランジスタQnで最大の電流が流れる
ようになる。この結果、被保護回路5が正の高電圧源+
Vsrgによる破壊から保簡される。
次に、第3図(blK示すように、上記入力端子パッド
Pinに負極性の高電圧源−Vsrgが接続されたとす
る、この場合、上記pnp型バイポーラトランジスタQ
l、Q2.・・・+ Qnはp 型拡散層21をコレク
タとする逆方向トランジスタとして動作し、入力端子パ
ッドPinS側のトランジスタQ1から順に導通駆動さ
れる。これにより、矢印方向にバイパス電流II)が流
れて、上記高電圧源−Vsrgからの印加電圧が被保護
回路5の手前でクランプされるようになる、矢印の太ぎ
さは、バイパス電流Ipの大きさを示す。この結果。
Pinに負極性の高電圧源−Vsrgが接続されたとす
る、この場合、上記pnp型バイポーラトランジスタQ
l、Q2.・・・+ Qnはp 型拡散層21をコレク
タとする逆方向トランジスタとして動作し、入力端子パ
ッドPinS側のトランジスタQ1から順に導通駆動さ
れる。これにより、矢印方向にバイパス電流II)が流
れて、上記高電圧源−Vsrgからの印加電圧が被保護
回路5の手前でクランプされるようになる、矢印の太ぎ
さは、バイパス電流Ipの大きさを示す。この結果。
被保護回路5が負の高電圧源−Vsrgによる破壊から
も保護される。さらに、この場合には、上記ダイオード
D1にもバイパス′ば流Ipが流れる。
も保護される。さらに、この場合には、上記ダイオード
D1にもバイパス′ば流Ipが流れる。
このバイパスt’i I pは、接地電位側から上記ダ
イオードD1の順方向を通って入力端子パッドPin側
に直接流4る。これにより、トランジスタQ1. Q2
.・・・、Qnが逆方向動作することによる動作特性の
低下を補うバイパス電流Ipが流れるようになる。この
結果、負極性の高電圧源−V s−r gが接続された
ときにも、電極性の高電圧源+Vsrgが接続された場
合と同様の良好な静電破壊防止効果を得ることができる
ようになる、そして、これにより静電破壊防止素子とし
て総合的に高い評価を得ることができるようになる。
イオードD1の順方向を通って入力端子パッドPin側
に直接流4る。これにより、トランジスタQ1. Q2
.・・・、Qnが逆方向動作することによる動作特性の
低下を補うバイパス電流Ipが流れるようになる。この
結果、負極性の高電圧源−V s−r gが接続された
ときにも、電極性の高電圧源+Vsrgが接続された場
合と同様の良好な静電破壊防止効果を得ることができる
ようになる、そして、これにより静電破壊防止素子とし
て総合的に高い評価を得ることができるようになる。
第4 (at(bl図はこの釦明による静電破壊防止素
子の別の実施例を示す。
子の別の実施例を示す。
同図に示す実施例は、基本的には前述した実施例と同じ
である。その特徴とするところは、第261α型領域と
してn++埋込層15とn−型エピタキシャル層]1を
利用している。また、p型分離拡散層22が溝61の下
(第4(a)図)又は、フィールド酸化膜62(第4(
b)図)に形成されている。このような構成によっても
、前述したものと同様の効果を得ることができる。
である。その特徴とするところは、第261α型領域と
してn++埋込層15とn−型エピタキシャル層]1を
利用している。また、p型分離拡散層22が溝61の下
(第4(a)図)又は、フィールド酸化膜62(第4(
b)図)に形成されている。このような構成によっても
、前述したものと同様の効果を得ることができる。
第5図はこの発明による静電破壊防止素子のさらに別の
実施例を示す。
実施例を示す。
同図に示す実施例も、基本的には第2図に示した実施例
と同じである。その%徽とするところは、静電破壊防止
素子1が形成される領域が平坦に形成され、さらに第2
導電型領域がn−型エピタキシャル層11だけによって
形成されている、このような構成によっても、前述した
ものと同様の効果を得ることができる。
と同じである。その%徽とするところは、静電破壊防止
素子1が形成される領域が平坦に形成され、さらに第2
導電型領域がn−型エピタキシャル層11だけによって
形成されている、このような構成によっても、前述した
ものと同様の効果を得ることができる。
以上の4つの実施例は、静電破壊防止素子が形成される
半導体集積回路装置の製造プロセスの種類に合わせて採
用することができる。つまり、上記静電破壊防止素子は
、その構成を例えば上述した4つの実施例の中から選ぶ
ことによって、半導体集積回路装置の内部回路を形成す
る工程だけでもって、静電破壊防止素子を形成するため
の特別な工程を加えることなく、形成することができる
。
半導体集積回路装置の製造プロセスの種類に合わせて採
用することができる。つまり、上記静電破壊防止素子は
、その構成を例えば上述した4つの実施例の中から選ぶ
ことによって、半導体集積回路装置の内部回路を形成す
る工程だけでもって、静電破壊防止素子を形成するため
の特別な工程を加えることなく、形成することができる
。
第6図は第2図に示した静電破壊防止素子の製造方法の
一実施例をその工程順に示す。
一実施例をその工程順に示す。
先ず、第6図(atに示すように、p−型シリコン半導
体基板20にn−型エピタキシャル層11を載せた半導
体基体を形成する。
体基板20にn−型エピタキシャル層11を載せた半導
体基体を形成する。
次に、同図(blに示すように、上記静電破壊防止素子
が形成される領域に皿状の凹部6を形成する。
が形成される領域に皿状の凹部6を形成する。
この凹部6は、例えば表面酸化膜3と望化膜31をマス
クとするエツチングによって形成することができるcl この後、同図(clに示すように、第2導電型領域とし
てのn+型型数散層12半導体基板2o中に達する深さ
まで選択的に拡散形成する。さらに、この口“型拡散帰
12内に第125電型領域としてのp+型型数散層21
形成する。これとともに、p+型分ト1を拡散層22を
周囲に形成する。
クとするエツチングによって形成することができるcl この後、同図(clに示すように、第2導電型領域とし
てのn+型型数散層12半導体基板2o中に達する深さ
まで選択的に拡散形成する。さらに、この口“型拡散帰
12内に第125電型領域としてのp+型型数散層21
形成する。これとともに、p+型分ト1を拡散層22を
周囲に形成する。
そして、jρ終の拡散工程として、同図(dlに示すよ
うに、上記n1型拡散層2の互℃゛に相対向する2つの
端部にそれぞれ電極取出用のn+型型数散層13.14
を選択的に追加拡散する。
うに、上記n1型拡散層2の互℃゛に相対向する2つの
端部にそれぞれ電極取出用のn+型型数散層13.14
を選択的に追加拡散する。
この後、P1図felに示すよ5に、上記第1導電型領
域としてのp+型拡散磨21の一端部に電極取出用の開
孔71を設けろ。この開孔71は、他の部分における策
桧取出用の開孔と同時に設けられる。ただし、最終の拡
散工程にて形成された拡散層13.14上は、開孔を形
成せずにそのままにしておく、これらの最終拡散層13
.14の表面には、その拡散層形成の際のマスク工程の
痕跡として、他の部分よりも薄い酸化膜が残されている
。
域としてのp+型拡散磨21の一端部に電極取出用の開
孔71を設けろ。この開孔71は、他の部分における策
桧取出用の開孔と同時に設けられる。ただし、最終の拡
散工程にて形成された拡散層13.14上は、開孔を形
成せずにそのままにしておく、これらの最終拡散層13
.14の表面には、その拡散層形成の際のマスク工程の
痕跡として、他の部分よりも薄い酸化膜が残されている
。
この部分的に薄く残された表面酸化膜は、他の部分より
も薄いために、洗浄処理(あるいはエツチング処理)に
よって他の相対的に厚い酸化股部分よりも先に洗い落と
すことかでざる。
も薄いために、洗浄処理(あるいはエツチング処理)に
よって他の相対的に厚い酸化股部分よりも先に洗い落と
すことかでざる。
従って、同図(flに示すように、上記最終拡散層13
.14の表面に部分的に薄く残された酸化膜だけが除去
されるような洗浄処理を行な5ことにより、上記電極取
出用口“型拡散層13.14上にそれぞれ自己整合的に
電極取出用開孔72が形成される。いわゆる、ウオIシ
ュド・エミノタ工程がここで行なわれる。
.14の表面に部分的に薄く残された酸化膜だけが除去
されるような洗浄処理を行な5ことにより、上記電極取
出用口“型拡散層13.14上にそれぞれ自己整合的に
電極取出用開孔72が形成される。いわゆる、ウオIシ
ュド・エミノタ工程がここで行なわれる。
電極取出用の開孔が形成されたならば、同図fglに示
すよ5K、例えば蒸着法により形成されたアルミニウム
層などをパターニング形成することによって、電極4を
配線とともに形成する。
すよ5K、例えば蒸着法により形成されたアルミニウム
層などをパターニング形成することによって、電極4を
配線とともに形成する。
以上のようにして、第2図に示した実施例の静電破壊防
止素子1を製造することができる。そして、上述1−た
方法の実施例では、静電破壊防止素子1を形成する際に
、微NIB加工に有利7cウオl/ニド・エミ/り工程
を行なうことができる、という利点かある。
止素子1を製造することができる。そして、上述1−た
方法の実施例では、静電破壊防止素子1を形成する際に
、微NIB加工に有利7cウオl/ニド・エミ/り工程
を行なうことができる、という利点かある。
前記実施例でに、入力端子パッドP i nに接続され
る電極4は、電極取出用【1++拡散層]3とp+型型
数散層21両層に1つの表面r1ン化j1り3に開けた
開孔部でコンタクトを取っているが、それには限定され
なし・。たとえば、電極取出用n 型拡散層13とp+
型拡散21を所望の間隔を開けて形成した場合、両拡散
層上の酸化膜3に各々開孔部をもうけ、この各開孔部を
利用しアルミニウム膜で両拡敬層を短絡してもよい。
る電極4は、電極取出用【1++拡散層]3とp+型型
数散層21両層に1つの表面r1ン化j1り3に開けた
開孔部でコンタクトを取っているが、それには限定され
なし・。たとえば、電極取出用n 型拡散層13とp+
型拡散21を所望の間隔を開けて形成した場合、両拡散
層上の酸化膜3に各々開孔部をもうけ、この各開孔部を
利用しアルミニウム膜で両拡敬層を短絡してもよい。
il+ 静電破壊防止素子を構成するバイポーラトラ
ンジスタのベース領域となる部分から電極を取出すこと
により、比較的簡単かつ徽細化に適した構成でもって、
正負両極性の印加高電圧に対して、そのいずれか一方の
極性に偏ることな(、どちらの極性に対しても良好な静
電破壊防止効果を得ろことがでさ、これによりその静電
破壊防止素子に総合的に筒い評価を与えることができろ
、という効果が得られる。
ンジスタのベース領域となる部分から電極を取出すこと
により、比較的簡単かつ徽細化に適した構成でもって、
正負両極性の印加高電圧に対して、そのいずれか一方の
極性に偏ることな(、どちらの極性に対しても良好な静
電破壊防止効果を得ろことがでさ、これによりその静電
破壊防止素子に総合的に筒い評価を与えることができろ
、という効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記npn
型バイポーラトランジスタQ1.Q2.・・・、Qnが
npn型ハイホーラトランジスタとなるような構成であ
ってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記npn
型バイポーラトランジスタQ1.Q2.・・・、Qnが
npn型ハイホーラトランジスタとなるような構成であ
ってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型半導体
集積回路装冒に適用した場合について説明したが、それ
に限定されるものではなく、例えば、バイポーラ/MO
3混在型の半導体集積回路装置などにも適用できる、 第26両11どの発明の一実施例による静電破壊防止素
子の断面状態9等価回路および平面レイアラ作を示す図
、 第4 (at、 fb1図はこの発明の別の実施例によ
る静電破壊防止素子の断面状態を示す因、 第5図はこの発明のさらに別の実施例による静電破壊防
止素子の断面状態を示す図、 第6(a)〜fg1図は第2図に示した静電破壊防止素
子の展造方法の要部一実施例をその工程順に示す図であ
る。
をその背景となった利用分野であるバイポーラ型半導体
集積回路装冒に適用した場合について説明したが、それ
に限定されるものではなく、例えば、バイポーラ/MO
3混在型の半導体集積回路装置などにも適用できる、 第26両11どの発明の一実施例による静電破壊防止素
子の断面状態9等価回路および平面レイアラ作を示す図
、 第4 (at、 fb1図はこの発明の別の実施例によ
る静電破壊防止素子の断面状態を示す因、 第5図はこの発明のさらに別の実施例による静電破壊防
止素子の断面状態を示す図、 第6(a)〜fg1図は第2図に示した静電破壊防止素
子の展造方法の要部一実施例をその工程順に示す図であ
る。
Pin・・・高′4圧が印加される入力端子パッド、1
・・・静取破か)防止素子、11.lln・・・第2導
電型狽域(n−型エピタキシャル層)、12.12n・
・・第225電型領域(n“ 型拡散層)、13.14
・・・′i、5極取出用n+型拡散)・:i、15・・
・n1型埋込憎、20・・・第J尋電型佃域をなすp−
型シリコン半等体九仮−21,2ip・・・第1゛導電
型領域(p 型拡散層)、22・・・p型分離拡散J8
.3・・・表面酸化膜、31・・・窒化膜、4・・・電
極、5・・・被保設回路、6・・・凹部、7・・・コン
タクト部、61・・・溝、62・・・フィールド酸化膜
、71.72・・・電極取出用開孔、Ql、 Q2.・
・・、Qn・・・pnp型バイポーラトランジスタ、D
I =・・ダイオード、+V s r g 、−Vs
r g第 1 図 (,2) 第 3 図 2.t (a−) (4:( 第4 ((L)図 ζノ し゛ 第4(b)ド1 第 5 図 第 6 図 (久) 第 6 図 ’r” (C3 第 6 図 !θ ″
・・・静取破か)防止素子、11.lln・・・第2導
電型狽域(n−型エピタキシャル層)、12.12n・
・・第225電型領域(n“ 型拡散層)、13.14
・・・′i、5極取出用n+型拡散)・:i、15・・
・n1型埋込憎、20・・・第J尋電型佃域をなすp−
型シリコン半等体九仮−21,2ip・・・第1゛導電
型領域(p 型拡散層)、22・・・p型分離拡散J8
.3・・・表面酸化膜、31・・・窒化膜、4・・・電
極、5・・・被保設回路、6・・・凹部、7・・・コン
タクト部、61・・・溝、62・・・フィールド酸化膜
、71.72・・・電極取出用開孔、Ql、 Q2.・
・・、Qn・・・pnp型バイポーラトランジスタ、D
I =・・ダイオード、+V s r g 、−Vs
r g第 1 図 (,2) 第 3 図 2.t (a−) (4:( 第4 ((L)図 ζノ し゛ 第4(b)ド1 第 5 図 第 6 図 (久) 第 6 図 ’r” (C3 第 6 図 !θ ″
Claims (1)
- 【特許請求の範囲】 1、第1導電型領域内に形成された第2導電型領域内に
さらに第1導電型領域を形成してなる縦型構造のバイポ
ーラトランジスタを有し、このバイポーラトランジスタ
を外部からの印加高電圧の極性に応じて順方向トランジ
スタあるいは逆方向トランジスタとして動作させること
により、上記印加高電圧をクランプして被保護回路をそ
の印加高電圧による破壊から保護する両極性の静電破壊
防止素子であって、上記第2導電型領域の互いに相対向
する2つの端部のうち、その一方から上記高電圧が印加
される側に接続される電極が取出され、その他方から上
記被保護回路側に接続される電極が取出されていること
を特徴とする静電破壊防止素子。 2、上記高電圧が印加される側に接続される電極が、上
記第2導電型領域の内側に形成された第1導電型領域の
一端に接続されていることを特徴とする特許請求の範囲
第1項記載の静電破壊防止素子。 3、第1導電型領域内に形成された第2導電型領域内に
さらに第1導電型領域を形成することによって縦型構造
のバイポーラトランジスタを形成し、このバイポーラト
ランジスタを外部からの印加高電圧の極性に応じて順方
向トランジスタあるいは逆方向トランジスタとして動作
させるようにすることにより、上記印加高電圧をクラン
プして被保護回路をその印加高電圧による破壊から保護
する両極性の静電破壊防止素子を製造する方法であって
、上記第2導電型領域の互いに相対向する2つの端部の
うち、その一方から上記高電圧が印加される側に接続さ
れる電極を取出し、その他方から上記被保護回路側に接
続される電極を取出す工程を行なうとともに、上記電極
を形成する前の工程として、上記電極取出部分に予め電
極取出用の拡散層をそれぞれ選択拡散する工程を行ない
、この選択拡散の跡に部分的に薄く残された表面酸化膜
を洗浄処理によって除去することにより、上記電極取出
しのための開孔を自己整合的に形成することを特徴とす
る静電破壊防止素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20176584A JPS6180848A (ja) | 1984-09-28 | 1984-09-28 | 静電破壊防止素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20176584A JPS6180848A (ja) | 1984-09-28 | 1984-09-28 | 静電破壊防止素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6180848A true JPS6180848A (ja) | 1986-04-24 |
Family
ID=16446561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20176584A Pending JPS6180848A (ja) | 1984-09-28 | 1984-09-28 | 静電破壊防止素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6180848A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022153A (ja) * | 1987-12-14 | 1990-01-08 | Sgs Thomson Microelectron Sa | 集積回路を過電圧に対して保護する保護構造及び回路 |
-
1984
- 1984-09-28 JP JP20176584A patent/JPS6180848A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022153A (ja) * | 1987-12-14 | 1990-01-08 | Sgs Thomson Microelectron Sa | 集積回路を過電圧に対して保護する保護構造及び回路 |
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