JPS6180848A - 静電破壊防止素子およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、静電破壊防止技術さらにはバイポーラ型半
導体集積回路装置に適用して特に有効な技術に関するも
ので、たとえば、バイポーラ素子を用いて構成された半
導体集積回路装膜の内部回路を静電破壊から保獲するの
に利用して有効な技術に関するものである。

〔背景技術〕

一般に、バイポーラ素子などの電流駆動型素子を用いた
回路は、Ｃ−ＭＯＳなどの電圧駆動型素子を用いたもの
に比べて、静電気などによる破壊の恐れが少ないとされ
ていた。そこで、今までのバイポーラ型半導体集積回路
装置では、それほど入念な静電破壊防止対策は講じられ
ていなかった。

ところが、素子の微細化が進むに従って、バイポーラ素
子を用いた回路といえども、静電気などの高圧サージよ
る破壊の恐れが太くなってきた。

この素子の微細化がさらに進むと、バイポーラ型半導体
集積回路装置において採用されていた従来の簡単な静電
破壊防止対策では不十分となり、さらに確実かつ万全な
静電破壊防止対策が必要となってくる。

第１図は、特公昭５３−２１８３８号公報に記載された
従来の静電破壊防止素子を示す。

先ず、第１図（ａｌは静電破壊防止素子１の断面状態を
示す。同図に示す静電破壊防止素子１では、ｎ導電型領
域をなす半導体基体１１ｎにｐ４＠、型領域２１ｐが形
成され、さらにこのｐ導電型領域２１ｐ内にｎ導電型領
域１２ｎが形成されている。

さらに、最内側に形成されたｎ導電現領域１２ｎの互い
に相対向する２つの端部からそれぞれ電極４が取出され
ている。そして、一方の端部から取出された電極４は、
静電気などの高電圧源が接続ゎうヵ１．エフいいヵヨイ
／’　、）”Ｐ　ｉ　ｎ　Ｋ；ｌｊ＠　　　　　’され
る。また、他方の端部から取出された電極４は、バイポ
ーラ素子によって構成される被保設回路５に接続される
。

以上のようにして、入力端子パ・ノドＰｉｎと被保訝回
路５との間に静電破壊防止素子１が介在さ　。

せられている。

次に、第１図（ｂｌは、上記静電破壊防止素子１の等価
回路を示す。上述した静電破壊防止素子］は、等価的に
２つのｎｐｎ型バイポーラトランジスタＱｌ、Ｑ２を有
すると見ることができる。両バイポーラトランジスタＱ
１．Ｑ２の各エミッタは抵抗Ｒ】を介して互いに接続さ
れている。この抵抗Ｒ１はｎ導電型領域１２ｎの寄生抵
抗（拡散層抵折）によるものである。また、両バイポー
ラトランジスタＱＬ　Ｑ２の各コレクタは互いに共通接
続されて接地電位に接続されている。

ここで、上述した静電破壊防止素子１の動作を説明する
。

先ず、入力端子バッドＰｉｎＫ負の高電圧が印加された
とする。この場合、上記ｎｐＱ型バイポーラトランジス
タＱ１．Ｑ２は、接地電位側から入力端子バッドＰｉｎ
側へ流れるペース電流によって導通駆動される、このｎ
ｐｎ型バイポーラトランジスタＱ１．Ｑ２の導通忙よっ
て、接地電位側から入力端子パッドＰｉｎ側に向けてバ
イパス電流が流れる。これにより、入力端子、＜　ノド
Ｐｉｎに印加された高電圧が被保ａ回路５に印加される
前に電圧クランプされるようになる。この結果、被保護
回路５が負の高電圧による破壊から保獲さ゛れる。

次に、入力端−子パッドＰｉｎに正の高′社圧が印加さ
れたとする。この場合、上記ｎｐｎ型バイポーラトラン
ジスタＱ１．Ｑ２は、逆方向トランジスタ（インバース
・トランジスタ）として動作し、接地電位側の領域（ｌ
ｌｐ）がエミッタとして、入力端子パッドＯｉｎ側の領
域（１２ｎ）がコレクタとしてそれぞれ動作するように
なる。そして、この逆方向トランジスタＱｌ、Ｑ２が、
入力端子パッドＰｉｎ側から接地電位側へ流れるベース
電流によって導通駆動される。この逆方向トランジスタ
Ｑｌ、Ｑ２の導通によって、入力端子ハツトＰｉｎ側か
ら接地電位側に向けてバイパス電流が流れる。これによ
り、入力端子パッドＰｉｎに印加された高電圧が被保簡
回路５に印加される前にｒ［ｉ圧りランプされるように
なる。この結果、被保証回路５が正の高１Ｗ圧による破
壊からも保護される。

以上のように１．て、上述した従来の静電破壊防止素子
は、正負いずれの極性の高電圧からも被保訟回路５を破
壊から保護することができるようになっている。

しかしながら、上述した静電破壊防止素子では、トラン
ジスタをＪｌｌｎ方向と逆方向に動作させることｆよっ
て正負いずれの極性のｉ％”ｂＬ圧に対しても伏設効果
を得るようにしているため、トランジスタが順方向に動
作するときは良いが、それが逆方向に動作したときの破
壊防止動作が相対的に劣る、という問題点が生じるとい
うことが本発明者らによって明らかとされた。つまり、
正負いずれの極性の高電圧に対しても破壊防止動作が行
なわれるというものの、その防止効果は対等ではなく、
例えば上述（７た素子では、印加高電圧の極性が正のと
きの防止効果が負のときのそれよりもどうしても低くな
ってしまう。このため、静電破壊防止素子としての総合
評価は、その効果０の低い方に合わせたものとなってし
まう。

〔発明の目的〕

この発明の目的は、比較的簡単かつ微細化に適した構成
でもって、正負両極性の印加高電圧に対して、そのいず
れか一方の極性に偏ることなく、どちらの極性に対して
も良好な静を破壊防止技術を得ることができるようにし
、これＫより総合的に高い評価を得ることができるよう
にした静を破壊防止技術を提供するものである、 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも。。ワ！
’＆ｆｌｎ［ｉＪ［−ｊ□１、工、８゜、お。アあ　　
　　する。

すなわち、静電破壊防止素子を構成するバイポーラトラ
ンジスタのベース領域となる部分から電極を取出すこと
により、比較的簡単かつ微純化に適した構成でもって、
正負両極性の印加高電圧に対して、そのいずれか一方の
極性に偏ることなく、どちらの極性に対しても良好な静
電破壊防止効果を得ることができるようにし、これによ
り静電破壊防止素子として総合的に高い評価を得ること
ができるよってする、という目的を達ル又するものであ
る。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

ＩＣお、［２面において同一符号は同一あるいは相当部
分を示す。

第２図はこの発明の一実施例による静電破壊防止素子の
断面状態９等価回路および平面レイアウト状態を示す。

第２図（ａｔにおいて、この発明の一実施例による静電
破壊防止効果１は、ｐ−型シリコン半導体基板２０にｎ
−型エピタキシャル層１１を形成してなる半導体基体の
一部に形成される。この半導体基体には、微細加工によ
る回路が集積形成され、またこの回路を外部と接続する
ための入出力端子パッドが形成される。上記静電破壊防
止素子］は、その入力端子パッドＰｉｎと内部の被保β
回路５の間に介在すべく設けられる。

上記静電破壊防止素子１が形成される領域ａ１はｐ型分
離拡散層２２に囲まれて、周囲から電気的に分離されて
いる。さらに、その領域ａ１は、例えばエツチングなど
によって、そのエピタキシャル層１１部分が薄く削られ
て皿状の凹部６をなしている。

ここで、上記静電破壊防止素子１は、第２図（ａｔに示
すように、上記ｐ−型シリコン半導体基板２０を第１導
電型領域とし、この第１導電型領域に第２導電型領域と
してのｎ　型拡散層１２を選択形成し、さらにこのｎ＋
型型数散層１２達するように選択拡散された第１導電型
領域としてのｐ＋型型数散層２１よって形成される。

上記３つの領域により、第２図（ｂｌに示すように、多
数の縦型（を造のｐｎｐ型バイポーラトランジスタＱｌ
、Ｑ２．・・・、Ｑｎが等価的に分布形成される。各ト
ランジスタＱｌ、Ｑ２．・・・ｔ　Ｑｎのエミッタ間お
よびベース間にはそれぞれ抵抗ＲＩ。

Ｒ２が専制的に直列に介在している。この場合の抵抗Ｒ
１，Ｒ２にそれぞれ上記拡散層２１．１２の抵抗による
ものであり、抵抗Ｒ１，Ｒ２の抵抗値は、Ｒ１（Ｒ２と
いう関静忙ある。また、各トランジスタＱ１．Ｑ２．・
・・、Ｑｎのコレクタは、上記半導体基板２０を介して
等価的に共通接続されずいる、 また、第２図（ａｔ（ｂｌ（ｃ）に示すように、上記第
２導電型領域としてのｎ＋＋拡散Ｎ１２の互いに相対向
する２つの端部のうち、その一方から入力端子パッドＰ
　ｉ　ｎ＠に接続される電極４が取出され、その他方か
ら被保護回路５側に接続されるＴＬ電極が取出されてい
る。この電極４は、例えば蒸着法により形成したアルミ
ニウム層などによって配線とともに形成されたものであ
る。

さらに、この実施例では％第２図１ａｌ（ｂｌに示すよ
うに、上記入力端子パッドＰｉｎ側に接続される電極４
が上記ｎ　型拡散層１２の内側に形成された第２Ｎｓｔ
型領域としてのｐ　型拡散層２１の一端にも接続される
。

さらに、上述した構成に加えて、上記電極４が取出され
る個所には、電極取出用のｎ＋型型数散層１３１４が追
加拡散されている。第２（ｃ）図において２点鎖線はコ
ンタクト部７を示す。また、上記ｐ　型分離拡散ＪｖＪ
２２Ｇ工接地用端子バンド（図示省略）に直接接続され
て接地されるよ’＋Ｆなっている。

そして、以北のように構成された結果、７；４２図（ｂ
ｌに示すように、第１導電型領域としてのｐ−型シリコ
ン半導体基板２０と第２導電型領域としてのｎ＋型型数
散層１２によって、接地電位側から上記入力端子Ｐｉｎ
側に向けて等価的に接αする°“接合％”ｒ　＃　−）
”Ｄ　Ｉ　″′；形成さｉ　”（１，゛る・　　　　　
　　　１第３図ｒａｌ（ｂｌは、上述した静電破壊防止
素子の動作を示す２ 先ず、第３図（ａｌに示すように、上記入力端子パッド
Ｐｉｎに電極性の高電圧源＋Ｖｓｒｇが接続されたとす
る、この場合、上記ｐｎｐ型バイポーラトランジスタＱ
ｎ、・・・、Ｑ２．Ｑｌはｐ　型拡散層２］をエミッタ
とする順方向トランジスタとして動作し、被保箇回路５
側のトランジスタＱｎから順に導通駆動される。これに
より、矢印方向にバイパス電流工ｐが流れて、上記高電
圧源十Ｖｓｒｇからの印加電圧が被保護回路５の手前で
クランプされるようになる、矢印の大きさは、バイパス
電流工ｐの大きさを示している、このバイパス電流の大
きさは、抵抗Ｒ１，Ｒ２の大小関係より決定され、ｐｎ
ｐ型バイポーラトランジスタＱｎで最大の電流が流れる
ようになる。この結果、被保護回路５が正の高電圧源＋
Ｖｓｒｇによる破壊から保簡される。

次に、第３図（ｂｌＫ示すように、上記入力端子パッド
Ｐｉｎに負極性の高電圧源−Ｖｓｒｇが接続されたとす
る、この場合、上記ｐｎｐ型バイポーラトランジスタＱ
ｌ、Ｑ２．・・・＋　Ｑｎはｐ　型拡散層２１をコレク
タとする逆方向トランジスタとして動作し、入力端子パ
ッドＰｉｎＳ側のトランジスタＱ１から順に導通駆動さ
れる。これにより、矢印方向にバイパス電流ＩＩ）が流
れて、上記高電圧源−Ｖｓｒｇからの印加電圧が被保護
回路５の手前でクランプされるようになる、矢印の太ぎ
さは、バイパス電流Ｉｐの大きさを示す。この結果。

被保護回路５が負の高電圧源−Ｖｓｒｇによる破壊から
も保護される。さらに、この場合には、上記ダイオード
Ｄ１にもバイパス′ば流Ｉｐが流れる。

このバイパスｔ’ｉ　Ｉ　ｐは、接地電位側から上記ダ
イオードＤ１の順方向を通って入力端子パッドＰｉｎ側
に直接流４る。これにより、トランジスタＱ１．　Ｑ２
．・・・、Ｑｎが逆方向動作することによる動作特性の
低下を補うバイパス電流Ｉｐが流れるようになる。この
結果、負極性の高電圧源−Ｖ　ｓ−ｒ　ｇが接続された
ときにも、電極性の高電圧源＋Ｖｓｒｇが接続された場
合と同様の良好な静電破壊防止効果を得ることができる
ようになる、そして、これにより静電破壊防止素子とし
て総合的に高い評価を得ることができるようになる。

第４　（ａｔ（ｂｌ図はこの釦明による静電破壊防止素
子の別の実施例を示す。

同図に示す実施例は、基本的には前述した実施例と同じ
である。その特徴とするところは、第２６１α型領域と
してｎ＋＋埋込層１５とｎ−型エピタキシャル層］１を
利用している。また、ｐ型分離拡散層２２が溝６１の下
（第４（ａ）図）又は、フィールド酸化膜６２（第４（
ｂ）図）に形成されている。このような構成によっても
、前述したものと同様の効果を得ることができる。

第５図はこの発明による静電破壊防止素子のさらに別の
実施例を示す。

同図に示す実施例も、基本的には第２図に示した実施例
と同じである。その％徽とするところは、静電破壊防止
素子１が形成される領域が平坦に形成され、さらに第２
導電型領域がｎ−型エピタキシャル層１１だけによって
形成されている、このような構成によっても、前述した
ものと同様の効果を得ることができる。

以上の４つの実施例は、静電破壊防止素子が形成される
半導体集積回路装置の製造プロセスの種類に合わせて採
用することができる。つまり、上記静電破壊防止素子は
、その構成を例えば上述した４つの実施例の中から選ぶ
ことによって、半導体集積回路装置の内部回路を形成す
る工程だけでもって、静電破壊防止素子を形成するため
の特別な工程を加えることなく、形成することができる
。

第６図は第２図に示した静電破壊防止素子の製造方法の
一実施例をその工程順に示す。

先ず、第６図（ａｔに示すように、ｐ−型シリコン半導
体基板２０にｎ−型エピタキシャル層１１を載せた半導
体基体を形成する。

次に、同図（ｂｌに示すように、上記静電破壊防止素子
が形成される領域に皿状の凹部６を形成する。

この凹部６は、例えば表面酸化膜３と望化膜３１をマス
クとするエツチングによって形成することができるｃｌ この後、同図（ｃｌに示すように、第２導電型領域とし
てのｎ＋型型数散層１２半導体基板２ｏ中に達する深さ
まで選択的に拡散形成する。さらに、この口“型拡散帰
１２内に第１２５電型領域としてのｐ＋型型数散層２１
形成する。これとともに、ｐ＋型分ト１を拡散層２２を
周囲に形成する。

そして、ｊρ終の拡散工程として、同図（ｄｌに示すよ
うに、上記ｎ１型拡散層２の互℃゛に相対向する２つの
端部にそれぞれ電極取出用のｎ＋型型数散層１３．１４
を選択的に追加拡散する。

この後、Ｐ１図ｆｅｌに示すよ５に、上記第１導電型領
域としてのｐ＋型拡散磨２１の一端部に電極取出用の開
孔７１を設けろ。この開孔７１は、他の部分における策
桧取出用の開孔と同時に設けられる。ただし、最終の拡
散工程にて形成された拡散層１３．１４上は、開孔を形
成せずにそのままにしておく、これらの最終拡散層１３
．１４の表面には、その拡散層形成の際のマスク工程の
痕跡として、他の部分よりも薄い酸化膜が残されている
。

この部分的に薄く残された表面酸化膜は、他の部分より
も薄いために、洗浄処理（あるいはエツチング処理）に
よって他の相対的に厚い酸化股部分よりも先に洗い落と
すことかでざる。

従って、同図（ｆｌに示すように、上記最終拡散層１３
．１４の表面に部分的に薄く残された酸化膜だけが除去
されるような洗浄処理を行な５ことにより、上記電極取
出用口“型拡散層１３．１４上にそれぞれ自己整合的に
電極取出用開孔７２が形成される。いわゆる、ウオＩシ
ュド・エミノタ工程がここで行なわれる。

電極取出用の開孔が形成されたならば、同図ｆｇｌに示
すよ５Ｋ、例えば蒸着法により形成されたアルミニウム
層などをパターニング形成することによって、電極４を
配線とともに形成する。

以上のようにして、第２図に示した実施例の静電破壊防
止素子１を製造することができる。そして、上述１−た
方法の実施例では、静電破壊防止素子１を形成する際に
、微ＮＩＢ加工に有利７ｃウオｌ／ニド・エミ／り工程
を行なうことができる、という利点かある。

前記実施例でに、入力端子パッドＰ　ｉ　ｎに接続され
る電極４は、電極取出用【１＋＋拡散層］３とｐ＋型型
数散層２１両層に１つの表面ｒ１ン化ｊ１り３に開けた
開孔部でコンタクトを取っているが、それには限定され
なし・。たとえば、電極取出用ｎ　型拡散層１３とｐ＋
型拡散２１を所望の間隔を開けて形成した場合、両拡散
層上の酸化膜３に各々開孔部をもうけ、この各開孔部を
利用しアルミニウム膜で両拡敬層を短絡してもよい。

〔効果〕

ｉｌ＋　　静電破壊防止素子を構成するバイポーラトラ
ンジスタのベース領域となる部分から電極を取出すこと
により、比較的簡単かつ徽細化に適した構成でもって、
正負両極性の印加高電圧に対して、そのいずれか一方の
極性に偏ることな（、どちらの極性に対しても良好な静
電破壊防止効果を得ろことがでさ、これによりその静電
破壊防止素子に総合的に筒い評価を与えることができろ
、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記ｎｐｎ
型バイポーラトランジスタＱ１．Ｑ２．・・・、Ｑｎが
ｎｐｎ型ハイホーラトランジスタとなるような構成であ
ってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型半導体
集積回路装冒に適用した場合について説明したが、それ
に限定されるものではなく、例えば、バイポーラ／ＭＯ
３混在型の半導体集積回路装置などにも適用できる、 第２６両１１どの発明の一実施例による静電破壊防止素
子の断面状態９等価回路および平面レイアラ作を示す図
、 第４　（ａｔ、　ｆｂ１図はこの発明の別の実施例によ
る静電破壊防止素子の断面状態を示す因、 第５図はこの発明のさらに別の実施例による静電破壊防
止素子の断面状態を示す図、 第６（ａ）〜ｆｇ１図は第２図に示した静電破壊防止素
子の展造方法の要部一実施例をその工程順に示す図であ
る。

Ｐｉｎ・・・高′４圧が印加される入力端子パッド、１
・・・静取破か）防止素子、１１．ｌｌｎ・・・第２導
電型狽域（ｎ−型エピタキシャル層）、１２．１２ｎ・
・・第２２５電型領域（ｎ“　型拡散層）、１３．１４
・・・′ｉ、５極取出用ｎ＋型拡散）・：ｉ、１５・・
・ｎ１型埋込憎、２０・・・第Ｊ尋電型佃域をなすｐ−
型シリコン半等体九仮−２１，２ｉｐ・・・第１゛導電
型領域（ｐ　型拡散層）、２２・・・ｐ型分離拡散Ｊ８
．３・・・表面酸化膜、３１・・・窒化膜、４・・・電
極、５・・・被保設回路、６・・・凹部、７・・・コン
タクト部、６１・・・溝、６２・・・フィールド酸化膜
、７１．７２・・・電極取出用開孔、Ｑｌ、　Ｑ２．・
・・、Ｑｎ・・・ｐｎｐ型バイポーラトランジスタ、Ｄ
　Ｉ　＝・・ダイオード、＋Ｖ　ｓ　ｒ　ｇ　、−Ｖｓ
　ｒ　ｇ第　　１　　図 （，２） 第　　　３　　図 ２．ｔ　　　　　（ａ−） （４：（ 第４　（（Ｌ）図 ζノ し゛ 第４（ｂ）ド１ 第　　　５　　図 第　　　６　　図 （久） 第　　６　　図 ’ｒ”　　　　（Ｃ３ 第　　　６　　図 ！θ　″

Claims (1)

1. 【特許請求の範囲】 １、第１導電型領域内に形成された第２導電型領域内に
   さらに第１導電型領域を形成してなる縦型構造のバイポ
   ーラトランジスタを有し、このバイポーラトランジスタ
   を外部からの印加高電圧の極性に応じて順方向トランジ
   スタあるいは逆方向トランジスタとして動作させること
   により、上記印加高電圧をクランプして被保護回路をそ
   の印加高電圧による破壊から保護する両極性の静電破壊
   防止素子であって、上記第２導電型領域の互いに相対向
   する２つの端部のうち、その一方から上記高電圧が印加
   される側に接続される電極が取出され、その他方から上
   記被保護回路側に接続される電極が取出されていること
   を特徴とする静電破壊防止素子。 ２、上記高電圧が印加される側に接続される電極が、上
   記第２導電型領域の内側に形成された第１導電型領域の
   一端に接続されていることを特徴とする特許請求の範囲
   第１項記載の静電破壊防止素子。 ３、第１導電型領域内に形成された第２導電型領域内に
   さらに第１導電型領域を形成することによって縦型構造
   のバイポーラトランジスタを形成し、このバイポーラト
   ランジスタを外部からの印加高電圧の極性に応じて順方
   向トランジスタあるいは逆方向トランジスタとして動作
   させるようにすることにより、上記印加高電圧をクラン
   プして被保護回路をその印加高電圧による破壊から保護
   する両極性の静電破壊防止素子を製造する方法であって
   、上記第２導電型領域の互いに相対向する２つの端部の
   うち、その一方から上記高電圧が印加される側に接続さ
   れる電極を取出し、その他方から上記被保護回路側に接
   続される電極を取出す工程を行なうとともに、上記電極
   を形成する前の工程として、上記電極取出部分に予め電
   極取出用の拡散層をそれぞれ選択拡散する工程を行ない
   、この選択拡散の跡に部分的に薄く残された表面酸化膜
   を洗浄処理によって除去することにより、上記電極取出
   しのための開孔を自己整合的に形成することを特徴とす
   る静電破壊防止素子の製造方法。