JPH08306872A - Ｍｏｓ入力保護回路 - Google Patents
Ｍｏｓ入力保護回路Info
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- JPH08306872A JPH08306872A JP7131072A JP13107295A JPH08306872A JP H08306872 A JPH08306872 A JP H08306872A JP 7131072 A JP7131072 A JP 7131072A JP 13107295 A JP13107295 A JP 13107295A JP H08306872 A JPH08306872 A JP H08306872A
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Abstract
(57)【要約】
【目的】 保護されるＭＯＳ集積回路の入力部に接続さ
れるＭＯＳ入力保護回路において、素子の微細化に伴い
ゲート酸化膜が薄膜化した場合、被保護ＭＯＳ集積回路
内部のゲート破壊が従来よりも生じにくいＭＯＳ入力保
護回路を提供することを目的とするものである。 【構成】 入力保護抵抗と、この入力保護抵抗に接続さ
れている保護用ＭＯＳ電界効果トランジスタと、入力抵
抗に接続されている寄生ＰＮＰＮサイリスタとによって
構成され、保護用ＭＯＳ電界効果トランジスタのゲート
端子とソース端子とが、寄生ＰＮＰＮサイリスタのトリ
ガ端子に接続され、また、寄生ＰＮＰＮサイリスタの保
持電圧が、使用電源電圧よりも高く、保護されるＭＯＳ
集積回路のゲート酸化膜絶縁耐圧よりも低く設定されて
いるものである。
れるＭＯＳ入力保護回路において、素子の微細化に伴い
ゲート酸化膜が薄膜化した場合、被保護ＭＯＳ集積回路
内部のゲート破壊が従来よりも生じにくいＭＯＳ入力保
護回路を提供することを目的とするものである。 【構成】 入力保護抵抗と、この入力保護抵抗に接続さ
れている保護用ＭＯＳ電界効果トランジスタと、入力抵
抗に接続されている寄生ＰＮＰＮサイリスタとによって
構成され、保護用ＭＯＳ電界効果トランジスタのゲート
端子とソース端子とが、寄生ＰＮＰＮサイリスタのトリ
ガ端子に接続され、また、寄生ＰＮＰＮサイリスタの保
持電圧が、使用電源電圧よりも高く、保護されるＭＯＳ
集積回路のゲート酸化膜絶縁耐圧よりも低く設定されて
いるものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ集積回路の入力
部における保護回路に関するものである。
部における保護回路に関するものである。
【０００２】
【従来の技術】図７は、ＭＯＳ集積回路における従来の
入力保護回路ＰＣ４を示す回路図である。
入力保護回路ＰＣ４を示す回路図である。
【０００３】この従来の入力保護回路ＰＣ４は、入力保
護抵抗Ｒと保護用ＭＯＳ電界効果トランジスタＴ４とで
構成されている。保護用ＭＯＳ電界効果トランジスタＴ
４のドレイン端子は入力保護抵抗Ｒに接続され、保護用
ＭＯＳ電界効果トランジスタＴ４のゲート端子、ソース
端子、基板端子は接地されている。
護抵抗Ｒと保護用ＭＯＳ電界効果トランジスタＴ４とで
構成されている。保護用ＭＯＳ電界効果トランジスタＴ
４のドレイン端子は入力保護抵抗Ｒに接続され、保護用
ＭＯＳ電界効果トランジスタＴ４のゲート端子、ソース
端子、基板端子は接地されている。
【０００４】入力保護回路ＰＣ４の入力端子１４にサー
ジ電圧が入力された場合、保護用ＭＯＳ電界効果トラン
ジスタＴ４のパンチスルー耐圧を利用して、高いサージ
電圧を接地側に逃がし、被保護ＭＯＳ集積回路の内部の
ゲート破壊を回避する。
ジ電圧が入力された場合、保護用ＭＯＳ電界効果トラン
ジスタＴ４のパンチスルー耐圧を利用して、高いサージ
電圧を接地側に逃がし、被保護ＭＯＳ集積回路の内部の
ゲート破壊を回避する。
【０００５】
【発明が解決しようとする課題】しかし、素子の微細化
に伴いゲート酸化膜が薄膜化することによって、保護用
ＭＯＳ電界効果トランジスタＴ４のゲート耐圧が低下
し、従来の入力保護回路ＰＣ４では、保護用ＭＯＳ電界
効果トランジスタＴ４のゲート耐圧として充分に高い電
圧を確保できない場合が生じ、この場合には、被保護Ｍ
ＯＳ集積回路内部のゲート破壊が生じるだけではなく、
保護用ＭＯＳ電界効果トランジスタＴ４のゲートも破壊
するおそれがあるという問題がある。
に伴いゲート酸化膜が薄膜化することによって、保護用
ＭＯＳ電界効果トランジスタＴ４のゲート耐圧が低下
し、従来の入力保護回路ＰＣ４では、保護用ＭＯＳ電界
効果トランジスタＴ４のゲート耐圧として充分に高い電
圧を確保できない場合が生じ、この場合には、被保護Ｍ
ＯＳ集積回路内部のゲート破壊が生じるだけではなく、
保護用ＭＯＳ電界効果トランジスタＴ４のゲートも破壊
するおそれがあるという問題がある。
【０００６】本発明は、素子の微細化に伴いゲート酸化
膜が薄膜化した場合、被保護ＭＯＳ集積回路内部のゲー
ト破壊が従来よりも生じにくいＭＯＳ入力保護回路を提
供することを目的とするものである。
膜が薄膜化した場合、被保護ＭＯＳ集積回路内部のゲー
ト破壊が従来よりも生じにくいＭＯＳ入力保護回路を提
供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、保護されるＭ
ＯＳ集積回路の入力部に接続されるＭＯＳ入力保護回路
において、入力保護抵抗と、この入力保護抵抗に接続さ
れている保護用ＭＯＳ電界効果トランジスタと、入力抵
抗に接続されている寄生ＰＮＰＮサイリスタとによって
構成され、保護用ＭＯＳ電界効果トランジスタのゲート
端子とソース端子とが、寄生ＰＮＰＮサイリスタのトリ
ガ端子に接続され、また、寄生ＰＮＰＮサイリスタの保
持電圧が、使用電源電圧よりも高く、保護されるＭＯＳ
集積回路のゲート酸化膜絶縁耐圧よりも低く設定されて
いるものである。
ＯＳ集積回路の入力部に接続されるＭＯＳ入力保護回路
において、入力保護抵抗と、この入力保護抵抗に接続さ
れている保護用ＭＯＳ電界効果トランジスタと、入力抵
抗に接続されている寄生ＰＮＰＮサイリスタとによって
構成され、保護用ＭＯＳ電界効果トランジスタのゲート
端子とソース端子とが、寄生ＰＮＰＮサイリスタのトリ
ガ端子に接続され、また、寄生ＰＮＰＮサイリスタの保
持電圧が、使用電源電圧よりも高く、保護されるＭＯＳ
集積回路のゲート酸化膜絶縁耐圧よりも低く設定されて
いるものである。
【０００８】
【作用】本発明は、入力保護抵抗と、この入力保護抵抗
に接続されている保護用ＭＯＳ電界効果トランジスタ
と、入力抵抗に接続されている寄生ＰＮＰＮサイリスタ
とによって構成され、保護用ＭＯＳ電界効果トランジス
タのゲート端子とソース端子とが、寄生ＰＮＰＮサイリ
スタのトリガ端子に接続され、また、寄生ＰＮＰＮサイ
リスタの保持電圧が、使用電源電圧よりも高く、保護さ
れるＭＯＳ集積回路のゲート酸化膜絶縁耐圧よりも低く
設定されているので、素子の微細化に伴いゲート酸化膜
が薄膜化しても、被保護ＭＯＳ集積回路内部のゲート破
壊が従来よりも生じにくい。
に接続されている保護用ＭＯＳ電界効果トランジスタ
と、入力抵抗に接続されている寄生ＰＮＰＮサイリスタ
とによって構成され、保護用ＭＯＳ電界効果トランジス
タのゲート端子とソース端子とが、寄生ＰＮＰＮサイリ
スタのトリガ端子に接続され、また、寄生ＰＮＰＮサイ
リスタの保持電圧が、使用電源電圧よりも高く、保護さ
れるＭＯＳ集積回路のゲート酸化膜絶縁耐圧よりも低く
設定されているので、素子の微細化に伴いゲート酸化膜
が薄膜化しても、被保護ＭＯＳ集積回路内部のゲート破
壊が従来よりも生じにくい。
【０００９】
【実施例】図１は、本発明の第１の実施例であるＭＯＳ
入力保護回路ＰＣ１を示す回路図であり、図２は、ＭＯ
Ｓ入力保護回路ＰＣ１の断面構造図である。
入力保護回路ＰＣ１を示す回路図であり、図２は、ＭＯ
Ｓ入力保護回路ＰＣ１の断面構造図である。
【００１０】このＭＯＳ入力保護回路ＰＣ１において、
入力端子１１に保護抵抗Ｒが接続され、保護抵抗Ｒと保
護用ＭＯＳ電界効果トランジスタＴ１と寄生ＰＮＰＮサ
イリスタ素子ＴＨ１とは、導電性基板上に作製されてい
る。
入力端子１１に保護抵抗Ｒが接続され、保護抵抗Ｒと保
護用ＭＯＳ電界効果トランジスタＴ１と寄生ＰＮＰＮサ
イリスタ素子ＴＨ１とは、導電性基板上に作製されてい
る。
【００１１】保護用ＭＯＳ電界効果トランジスタＴ１に
おいて、２ａはドレイン端子、２ｂはソース端子、２ｃ
はゲート端子、２ｄは基板端子である。また、寄生ＰＮ
ＰＮサイリスタＴＨ１は、寄生ＰＮＰバイポーラトラン
ジスタＱ１と、寄生ＮＰＮバイポーラトランジスタＱ２
と、等価Ｎウェル抵抗Ｒ１と、等価Ｐ基板抵抗Ｒ２とで
構成されている。
おいて、２ａはドレイン端子、２ｂはソース端子、２ｃ
はゲート端子、２ｄは基板端子である。また、寄生ＰＮ
ＰＮサイリスタＴＨ１は、寄生ＰＮＰバイポーラトラン
ジスタＱ１と、寄生ＮＰＮバイポーラトランジスタＱ２
と、等価Ｎウェル抵抗Ｒ１と、等価Ｐ基板抵抗Ｒ２とで
構成されている。
【００１２】図２中、３ａはｐ+ エミッタ拡散層、３ｂ
はＮウェル電位固定用ｎ+ 拡散層、３ｃはｎ+ エミッタ
拡散層である。また４はＮ型ウェル層、５はＰ型ウェル
層、６は高濃度Ｐ型基板、７は低濃度Ｐ型エピタキシャ
ル層である。
はＮウェル電位固定用ｎ+ 拡散層、３ｃはｎ+ エミッタ
拡散層である。また４はＮ型ウェル層、５はＰ型ウェル
層、６は高濃度Ｐ型基板、７は低濃度Ｐ型エピタキシャ
ル層である。
【００１３】図１において、保護用ＭＯＳ電界効果トラ
ンジスタＴ１のソース端子２ｂとゲート端子２ｃと基板
端子２ｄとが互いに接続され、これらの端子２ｂ、２
ｃ、２ｄは、ＮＰＮバイポーラトランジスタＱ２のベー
ス端子と等価Ｐ基板抵抗Ｒ２とに接続されている。つま
り、保護用ＭＯＳ電界効果トランジスタＴ１のゲート端
子２ｃとソース端子２ｂとが、寄生ＰＮＰＮサイリスタ
ＴＨ１のトリガ端子に接続されている。
ンジスタＴ１のソース端子２ｂとゲート端子２ｃと基板
端子２ｄとが互いに接続され、これらの端子２ｂ、２
ｃ、２ｄは、ＮＰＮバイポーラトランジスタＱ２のベー
ス端子と等価Ｐ基板抵抗Ｒ２とに接続されている。つま
り、保護用ＭＯＳ電界効果トランジスタＴ１のゲート端
子２ｃとソース端子２ｂとが、寄生ＰＮＰＮサイリスタ
ＴＨ１のトリガ端子に接続されている。
【００１４】図３は、寄生ＰＮＰＮサイリスタの保持電
圧を示す典型的な電流−電圧特性図である。
圧を示す典型的な電流−電圧特性図である。
【００１５】この図３に示す特性によれば、寄生ＰＮＰ
ＮサイリスタＴＨ１の保持電圧が使用電源電圧以上であ
れば、サージ電圧によって寄生ＰＮＰＮサイリスタＴＨ
１がオンしても、その後、サージ電圧が消失すれば、入
力端子１１の電圧は、使用電源電圧以下になり、保持電
圧よりも低くなり、寄生ＰＮＰＮサイリスタＴＨ１がオ
フする。
ＮサイリスタＴＨ１の保持電圧が使用電源電圧以上であ
れば、サージ電圧によって寄生ＰＮＰＮサイリスタＴＨ
１がオンしても、その後、サージ電圧が消失すれば、入
力端子１１の電圧は、使用電源電圧以下になり、保持電
圧よりも低くなり、寄生ＰＮＰＮサイリスタＴＨ１がオ
フする。
【００１６】図４は、上記実施例において、寄生ＰＮＰ
ＮサイリスタＴＨ１における保持電圧とエミッタ拡散層
間隔Ｗｂ（３ａ−３ｃ間隔）との関係を、エピタキシャ
ル厚に応じて、実測した値を示す図である。
ＮサイリスタＴＨ１における保持電圧とエミッタ拡散層
間隔Ｗｂ（３ａ−３ｃ間隔）との関係を、エピタキシャ
ル厚に応じて、実測した値を示す図である。
【００１７】上記実施例では、高濃度Ｐ型基板６と低濃
度Ｐ型エピタキシャル基板７とを用いているので、６〜
８μｍのエピタキシャル厚のいずれにおいても、エミッ
タ拡散層間隔Ｗｂ（３ａ−３ｃの間隔）を広くする程、
寄生ＰＮＰＮサイリスタＴＨ１の保持電圧が高くなる。
したがって、エミッタ拡散層間隔Ｗｂ（３ａ−３ｃの間
隔）の設計寸法を調整すれば、寄生ＰＮＰＮサイリスタ
ＴＨ１の保持電圧を、使用電源電圧よりも高く設定する
ことが可能である。
度Ｐ型エピタキシャル基板７とを用いているので、６〜
８μｍのエピタキシャル厚のいずれにおいても、エミッ
タ拡散層間隔Ｗｂ（３ａ−３ｃの間隔）を広くする程、
寄生ＰＮＰＮサイリスタＴＨ１の保持電圧が高くなる。
したがって、エミッタ拡散層間隔Ｗｂ（３ａ−３ｃの間
隔）の設計寸法を調整すれば、寄生ＰＮＰＮサイリスタ
ＴＨ１の保持電圧を、使用電源電圧よりも高く設定する
ことが可能である。
【００１８】次に、上記実施例の動作について説明す
る。
る。
【００１９】入力端子１１に正のサージ電圧が発生した
場合、保護抵抗Ｒを介して、保護用ＭＯＳ電界効果トラ
ンジスタＴ１にパンチスルー電流が流れ、この電流が、
寄生ＰＮＰＮサイリスタＴＨ１のＰ基板トリガ電流にな
る。寄生ＰＮＰＮサイリスタＴＨ１の保持電圧は、電源
電圧よりも高く、ゲート破壊電圧よりも低い電圧である
ので、サージ電圧が発生すると、このサージ電圧によっ
て、寄生ＰＮＰＮサイリスタＴＨ１が一時的にオンし、
このオンによって内部ゲートと保護用ＭＯＳ電界効果ト
ランジスタＴ１のゲートとを保護することができる。
場合、保護抵抗Ｒを介して、保護用ＭＯＳ電界効果トラ
ンジスタＴ１にパンチスルー電流が流れ、この電流が、
寄生ＰＮＰＮサイリスタＴＨ１のＰ基板トリガ電流にな
る。寄生ＰＮＰＮサイリスタＴＨ１の保持電圧は、電源
電圧よりも高く、ゲート破壊電圧よりも低い電圧である
ので、サージ電圧が発生すると、このサージ電圧によっ
て、寄生ＰＮＰＮサイリスタＴＨ１が一時的にオンし、
このオンによって内部ゲートと保護用ＭＯＳ電界効果ト
ランジスタＴ１のゲートとを保護することができる。
【００２０】さらに、寄生ＰＮＰＮサイリスタＴＨ１の
保持電圧は電源電圧よりも高いので、つまり、寄生ＰＮ
ＰＮサイリスタＴＨ１の保持電圧よりも電源電圧が低い
ので、寄生ＰＮＰＮサイリスタＴＨ１がオンしている期
間は、サージ電圧発生時のみである。すなわち、入力電
位が電源電圧レベルである場合、寄生ＰＮＰＮサイリス
タＴＨ１には電流が流れず、したがって、サージ電圧が
消失するまで寄生ＰＮＰＮサイリスタＴＨ１に過大電流
が流れるというラッチアップ状態が維持されることはな
い。
保持電圧は電源電圧よりも高いので、つまり、寄生ＰＮ
ＰＮサイリスタＴＨ１の保持電圧よりも電源電圧が低い
ので、寄生ＰＮＰＮサイリスタＴＨ１がオンしている期
間は、サージ電圧発生時のみである。すなわち、入力電
位が電源電圧レベルである場合、寄生ＰＮＰＮサイリス
タＴＨ１には電流が流れず、したがって、サージ電圧が
消失するまで寄生ＰＮＰＮサイリスタＴＨ１に過大電流
が流れるというラッチアップ状態が維持されることはな
い。
【００２１】次に、入力端子１１に負のサージ電圧が混
入した場合、Ｎウェル電位固定用ｎ + 拡散層３ｂを含む
Ｎ型ウェル層４と保護用ＭＯＳ電界効果トランジスタＴ
１のドレイン端子２ａと、高濃度Ｐ型基板６との間のＰ
Ｎ接合が順方向バイアスになるので、負のサージ電圧は
接地端子に吸収され、入力ゲートには高い電圧が現れな
くなる。この結果、負のサージ電圧に対しても入力保護
機能を果たす。
入した場合、Ｎウェル電位固定用ｎ + 拡散層３ｂを含む
Ｎ型ウェル層４と保護用ＭＯＳ電界効果トランジスタＴ
１のドレイン端子２ａと、高濃度Ｐ型基板６との間のＰ
Ｎ接合が順方向バイアスになるので、負のサージ電圧は
接地端子に吸収され、入力ゲートには高い電圧が現れな
くなる。この結果、負のサージ電圧に対しても入力保護
機能を果たす。
【００２２】図５は、本発明の第２の実施例であるＭＯ
Ｓ入力保護回路ＰＣ２を示す模式構造図であり、図５
（１）は、その斜視図であり、図５（２）は、ＭＯＳ入
力保護回路ＰＣ２における保護用ＭＯＳ電界効果トラン
ジスタＴ２を、図５（１）に示す矢印の方向から見た部
分拡大図である。
Ｓ入力保護回路ＰＣ２を示す模式構造図であり、図５
（１）は、その斜視図であり、図５（２）は、ＭＯＳ入
力保護回路ＰＣ２における保護用ＭＯＳ電界効果トラン
ジスタＴ２を、図５（１）に示す矢印の方向から見た部
分拡大図である。
【００２３】ＭＯＳ入力保護回路ＰＣ２における保護用
ＭＯＳ電界効果トランジスタＴ２に−おいて、２ａはド
レイン端子、２ｂはソース端子、２ｃはゲート端子であ
る。また、寄生ＰＮＰＮサイリスタＴＨ２について、３
ａはｐ+ エミッタ拡散層、３ｂはＮウェル電位固定用ｎ
+ 拡散層、３ｃはｎ+ エミッタ拡散層、また、４ｎ’は
島状のＮ型半導体層、５ｎ’は島状のＰ型半導体層、
６’は絶縁基板である。このように絶縁基板６’上の半
導体層を用いる場合には、第１の実施例とは異なり、保
護用ＭＯＳ電界効果トランジスタＴ２のボディ部２ｄ’
がフローティングしている。
ＭＯＳ電界効果トランジスタＴ２に−おいて、２ａはド
レイン端子、２ｂはソース端子、２ｃはゲート端子であ
る。また、寄生ＰＮＰＮサイリスタＴＨ２について、３
ａはｐ+ エミッタ拡散層、３ｂはＮウェル電位固定用ｎ
+ 拡散層、３ｃはｎ+ エミッタ拡散層、また、４ｎ’は
島状のＮ型半導体層、５ｎ’は島状のＰ型半導体層、
６’は絶縁基板である。このように絶縁基板６’上の半
導体層を用いる場合には、第１の実施例とは異なり、保
護用ＭＯＳ電界効果トランジスタＴ２のボディ部２ｄ’
がフローティングしている。
【００２４】次に、ＭＯＳ入力保護回路ＰＣ２の動作に
ついて説明する。
ついて説明する。
【００２５】入力端子１２に正のサージ電圧が発生した
場合、まず保護抵抗Ｒを介して、保護用ＭＯＳ電界効果
トランジスタＴ２にパンチスルー電流が流れ、この電流
が、寄生ＰＮＰＮサイリスタＴＨ２のＰ基板トリガ電流
となる。寄生ＰＮＰＮサイリスタＴＨ２の保持電圧は、
少なくとも電源電圧より高く、ゲート破壊電圧よりも低
い電圧であるので、サージ電圧によって、寄生ＰＮＰＮ
サイリスタＴＨ２が一時的にオンし、このオンによっ
て、内部ゲートと入力保護用ＭＯＳ電界効果トランジス
タＴ２のゲートとを保護することができる。
場合、まず保護抵抗Ｒを介して、保護用ＭＯＳ電界効果
トランジスタＴ２にパンチスルー電流が流れ、この電流
が、寄生ＰＮＰＮサイリスタＴＨ２のＰ基板トリガ電流
となる。寄生ＰＮＰＮサイリスタＴＨ２の保持電圧は、
少なくとも電源電圧より高く、ゲート破壊電圧よりも低
い電圧であるので、サージ電圧によって、寄生ＰＮＰＮ
サイリスタＴＨ２が一時的にオンし、このオンによっ
て、内部ゲートと入力保護用ＭＯＳ電界効果トランジス
タＴ２のゲートとを保護することができる。
【００２６】さらに、寄生ＰＮＰＮサイリスタＴＨ２の
保持電圧は電源電圧よりも高いので、寄生ＰＮＰＮサイ
リスタＴＨ２がオンするのは、サージ電圧発生時のみで
ある。すなわち、入力電位が電源電圧レベルに低下した
場合、寄生ＰＮＰＮサイリスタＴＨ２には電流が流れ
ず、したがって、サージ電圧の消失後まで寄生サイリス
タに過大電流が流れるというラッチアップ状態を維持す
ることはない。
保持電圧は電源電圧よりも高いので、寄生ＰＮＰＮサイ
リスタＴＨ２がオンするのは、サージ電圧発生時のみで
ある。すなわち、入力電位が電源電圧レベルに低下した
場合、寄生ＰＮＰＮサイリスタＴＨ２には電流が流れ
ず、したがって、サージ電圧の消失後まで寄生サイリス
タに過大電流が流れるというラッチアップ状態を維持す
ることはない。
【００２７】次に、ＭＯＳ入力保護回路ＰＣ２におい
て、入力端子１０に負のサージ電圧が混入した場合、ｎ
+ 拡散層３ｂを含む島状Ｎ型半導体層４ｎ’と島状Ｐ型
半導体層５ｎ’のＰＮ接合とが順方向バイアスになるの
で、負のサージ電圧は接地端子に吸収され、入力ゲート
には高い電圧が現れなくなる。この結果、負のサージ電
圧に対しても、入力保護機能を果たす。
て、入力端子１０に負のサージ電圧が混入した場合、ｎ
+ 拡散層３ｂを含む島状Ｎ型半導体層４ｎ’と島状Ｐ型
半導体層５ｎ’のＰＮ接合とが順方向バイアスになるの
で、負のサージ電圧は接地端子に吸収され、入力ゲート
には高い電圧が現れなくなる。この結果、負のサージ電
圧に対しても、入力保護機能を果たす。
【００２８】ところで、ＭＯＳ入力保護回路ＰＣ２にお
いて、ゲート端子２ｃとソース端子２ｂとの接続点はボ
ディ部２ｄ’に接続されてはいないが、ＭＯＳ入力保護
回路ＰＣ２において、ゲート端子２ｃとソース端子２ｂ
との接続点をボディ部２ｄ’に接続すると、保護用ＭＯ
Ｓ電界効果トランジスタＴ２の基板浮遊効果によるリー
ク電流を回避することができる。つまり、一般には、保
護用ＭＯＳ電界効果トランジスタのボディ部を、そのゲ
ート端子とソース端子とから浮かして使用することが多
く、このようにボディ部を浮かして使用すると、リーク
電流が多くなるが、上記のように、ＭＯＳ入力保護回路
ＰＣ２において、保護用ＭＯＳ電界効果トランジスタＴ
２のボディ部２ｄ’とゲート端子２ｃとソース端子２ｂ
とを共通化し、ボディ部２ｄ’を、そのゲート端子２
ｃ、ソース端子２ｂに接続することによって、リーク電
流を少なくすることができる。
いて、ゲート端子２ｃとソース端子２ｂとの接続点はボ
ディ部２ｄ’に接続されてはいないが、ＭＯＳ入力保護
回路ＰＣ２において、ゲート端子２ｃとソース端子２ｂ
との接続点をボディ部２ｄ’に接続すると、保護用ＭＯ
Ｓ電界効果トランジスタＴ２の基板浮遊効果によるリー
ク電流を回避することができる。つまり、一般には、保
護用ＭＯＳ電界効果トランジスタのボディ部を、そのゲ
ート端子とソース端子とから浮かして使用することが多
く、このようにボディ部を浮かして使用すると、リーク
電流が多くなるが、上記のように、ＭＯＳ入力保護回路
ＰＣ２において、保護用ＭＯＳ電界効果トランジスタＴ
２のボディ部２ｄ’とゲート端子２ｃとソース端子２ｂ
とを共通化し、ボディ部２ｄ’を、そのゲート端子２
ｃ、ソース端子２ｂに接続することによって、リーク電
流を少なくすることができる。
【００２９】図６は、本発明の第３の実施例であるＭＯ
Ｓ入力保護回路ＰＣ３を示す断面構造図である。
Ｓ入力保護回路ＰＣ３を示す断面構造図である。
【００３０】このＭＯＳ入力保護回路ＰＣ３では、寄生
ＰＮＰＮサイリスタは、ＰＮＰバイポーラトランジスタ
Ｑ１と、ＮＰＮバイポーラトランジスタＱ２と、等価抵
抗Ｒ１と、等価抵抗Ｒ２との４素子で構成され、等価抵
抗Ｒ１、Ｒ２と等価バイポーラトランジスタＱ１、Ｑ２
とを個別に形成し、これらを外部で結線することによっ
て、寄生ＰＮＰＮサイリスタを構成している。等価抵抗
Ｒ１、Ｒ２は、拡散抵抗またはポリシリコン抵抗を用い
ることによって実現できる。
ＰＮＰＮサイリスタは、ＰＮＰバイポーラトランジスタ
Ｑ１と、ＮＰＮバイポーラトランジスタＱ２と、等価抵
抗Ｒ１と、等価抵抗Ｒ２との４素子で構成され、等価抵
抗Ｒ１、Ｒ２と等価バイポーラトランジスタＱ１、Ｑ２
とを個別に形成し、これらを外部で結線することによっ
て、寄生ＰＮＰＮサイリスタを構成している。等価抵抗
Ｒ１、Ｒ２は、拡散抵抗またはポリシリコン抵抗を用い
ることによって実現できる。
【００３１】ＭＯＳ入力保護回路ＰＣ３に示すように、
等価抵抗Ｒ１、Ｒ２と等価バイポーラトランジスタＱ
１、Ｑ２とを個別に形成し、これらを外部で結線するこ
とによって、寄生ＰＮＰＮサイリスタを構成するように
しても、ＭＯＳ入力保護回路ＰＣ１、ＰＣ２と同様の効
果を得ることができる。
等価抵抗Ｒ１、Ｒ２と等価バイポーラトランジスタＱ
１、Ｑ２とを個別に形成し、これらを外部で結線するこ
とによって、寄生ＰＮＰＮサイリスタを構成するように
しても、ＭＯＳ入力保護回路ＰＣ１、ＰＣ２と同様の効
果を得ることができる。
【００３２】
【発明の効果】本発明によれば、素子の微細化に伴いゲ
ート酸化膜が薄膜化した場合、被保護ＭＯＳ集積回路内
部のゲート破壊が従来よりも生じにくい。
ート酸化膜が薄膜化した場合、被保護ＭＯＳ集積回路内
部のゲート破壊が従来よりも生じにくい。
【図１】本発明の第１の実施例であるＭＯＳ入力保護回
路ＰＣ１を示す回路図である。
路ＰＣ１を示す回路図である。
【図２】ＭＯＳ入力保護回路ＰＣ１の断面構造図であ
る。
る。
【図３】寄生ＰＮＰＮサイリスタＴＨの保持電圧を示す
典型的な電流−電圧特性図である。
典型的な電流−電圧特性図である。
【図４】ＭＯＳ入力保護回路ＰＣ１において、寄生ＰＮ
ＰＮサイリスタにおける保持電圧とエミッタ拡散層間隔
Ｗｂ（３ａ−３ｃ間隔）との関係を、エピタキシャル厚
に応じて実測した値を示す図である。
ＰＮサイリスタにおける保持電圧とエミッタ拡散層間隔
Ｗｂ（３ａ−３ｃ間隔）との関係を、エピタキシャル厚
に応じて実測した値を示す図である。
【図５】本発明の第２の実施例であるＭＯＳ入力保護回
路ＰＣ２を示す図である。
路ＰＣ２を示す図である。
【図６】本発明の第３の実施例であるＭＯＳ入力保護回
路ＰＣ３を示す断面構造図である。
路ＰＣ３を示す断面構造図である。
【図７】ＭＯＳ集積回路における従来の入力保護回路Ｐ
Ｃ４を示す図である。
Ｃ４を示す図である。
１１、１２、１３…入力端、 Ｒ…抵抗、 Ｔ１、Ｔ２、Ｔ３…保護用ＭＯＳ電界効果トランジス
タ、 ＴＨ１、ＴＨ２…寄生ＰＮＰＮサイリスタ。
タ、 ＴＨ１、ＴＨ２…寄生ＰＮＰＮサイリスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (4)
- 【請求項１】 保護されるＭＯＳ集積回路の入力部に接
続されるＭＯＳ入力保護回路において、 入力保護抵抗と；この入力保護抵抗に接続されている保
護用ＭＯＳ電界効果トランジスタと；上記入力抵抗に接
続されている寄生ＰＮＰＮサイリスタと；によって構成
され、 上記保護用ＭＯＳ電界効果トランジスタのゲート端子と
ソース端子とが、上記寄生ＰＮＰＮサイリスタのトリガ
端子に接続され、また、上記寄生ＰＮＰＮサイリスタの
保持電圧が、使用電源電圧よりも高く、上記保護される
ＭＯＳ集積回路のゲート酸化膜絶縁耐圧よりも低いこと
を特徴とするＭＯＳ入力保護回路。 - 【請求項２】 請求項１において、 上記保護用ＭＯＳ電界効果トランジスタと、上記寄生Ｐ
ＮＰＮサイリスタとは、導電性の半導体基板上に拡散に
よって作製されたものであることを特徴とするＭＯＳ入
力保護回路。 - 【請求項３】 請求項１において、 上記保護用ＭＯＳ電界効果トランジスタと、上記寄生Ｐ
ＮＰＮサイリスタとは、絶縁基板上の半導体層に作製さ
れたものであることを特徴とするＭＯＳ入力保護回路。 - 【請求項４】 請求項３において、 上記保護用ＭＯＳ電界効果トランジスタのゲート端子と
ソース端子とは、ボディ部に接続されていることを特徴
とするＭＯＳ入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131072A JPH08306872A (ja) | 1995-05-01 | 1995-05-01 | Ｍｏｓ入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131072A JPH08306872A (ja) | 1995-05-01 | 1995-05-01 | Ｍｏｓ入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306872A true JPH08306872A (ja) | 1996-11-22 |
Family
ID=15049344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7131072A Pending JPH08306872A (ja) | 1995-05-01 | 1995-05-01 | Ｍｏｓ入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306872A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0852400A2 (en) * | 1997-01-03 | 1998-07-08 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| US6049111A (en) * | 1997-06-30 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including protective circuit with guard ring |
| JP2002057286A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体装置 |
| US6621108B2 (en) | 2000-03-15 | 2003-09-16 | Hitachi, Ltd. | Semiconductor device and the process of manufacturing the semiconductor device |
| JP2004531047A (ja) * | 2000-11-06 | 2004-10-07 | サーノフ コーポレイション | 高速トリガリングのためのコンパクト内部寸法及び外部オンチップ・トリガリングを有するシリコン制御整流器静電放電保護デバイス |
-
1995
- 1995-05-01 JP JP7131072A patent/JPH08306872A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0852400A2 (en) * | 1997-01-03 | 1998-07-08 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| EP0852400A3 (en) * | 1997-01-03 | 2000-08-09 | Texas Instruments Incorporated | A bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| US6049111A (en) * | 1997-06-30 | 2000-04-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including protective circuit with guard ring |
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| JP4573963B2 (ja) * | 2000-08-08 | 2010-11-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2004531047A (ja) * | 2000-11-06 | 2004-10-07 | サーノフ コーポレイション | 高速トリガリングのためのコンパクト内部寸法及び外部オンチップ・トリガリングを有するシリコン制御整流器静電放電保護デバイス |
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