JPS6177430A - Analog-digital converter - Google Patents
Analog-digital converterInfo
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- JPS6177430A JPS6177430A JP19864184A JP19864184A JPS6177430A JP S6177430 A JPS6177430 A JP S6177430A JP 19864184 A JP19864184 A JP 19864184A JP 19864184 A JP19864184 A JP 19864184A JP S6177430 A JPS6177430 A JP S6177430A
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- analog
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- circuit
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は正と負の両極性のアナログ入力電圧をデジタ
ル値に変換する単一電源のアナログ・デジタル変換器に
関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) This invention relates to a single power supply analog-to-digital converter that converts analog input voltages of both positive and negative polarities into digital values.
（従来の技術）
従来、このような分野で容量要素による電荷再分配を用
いてアナログ量をデジタル量に変換する機能金もった回
路は特開昭５７−４１０３２号公報に開示されている。(Prior Art) Conventionally, in this field, a functional circuit for converting an analog quantity into a digital quantity by using charge redistribution using a capacitive element is disclosed in Japanese Patent Application Laid-Open No. 57-41032.
このアナログ・デジタル変換器は容量アレイに入力電圧
に見合った電荷を蓄え、複数の容量要素の比を利用して
、電荷の再分配を行い、容量アレイのある部分の電位の
変動を比較器で基準電圧と比較することで、アナログ量
をデジタル量に変換するよう罠動作する０（発明が解決
しようとする問題点）
しかしながら、この回路では、す／グル時の基準電位が
変換時の基準電位と等しいため、単一電源でこの回路を
実現すると、第７図に示すように単一極性のアナログ量
の変換しかできないという欠点があった。そして、近年
はたとえば音声信号のととき零電位を中心に正負両極性
の信号をマイコンで処理する場合など、この単一極性の
アナログ入力電圧のみしか処理できないことは著しく不
便でらった。This analog-to-digital converter stores a charge commensurate with the input voltage in the capacitor array, uses the ratio of multiple capacitor elements to redistribute the charge, and uses a comparator to detect potential fluctuations in a certain part of the capacitor array. By comparing it with a reference voltage, the analog quantity is converted into a digital quantity (problem to be solved by the invention). Therefore, if this circuit were implemented using a single power supply, it would have the disadvantage that it would only be possible to convert analog quantities with a single polarity, as shown in FIG. In recent years, it has become extremely inconvenient to be able to process only this single-polarity analog input voltage, such as when a microcomputer processes signals of both positive and negative polarities centered around zero potential in the case of audio signals.
一方、正、負両極性の電源を用いることによシ、両極性
のアナログ信号ｋＡ／Ｄ （アナログ／デジタル）変
換することは一般に行われている。On the other hand, it is common practice to perform kA/D (analog/digital) conversion of bipolar analog signals by using power supplies with both positive and negative polarities.
しかし、この方法では、正電源、負電源の２電ｍ、ｔ−
ｉするので、マイクロコンピュータなどのデジタル回路
は一般に１を源であるので、適合性が悪かった。However, in this method, two electric currents m, t-
Since digital circuits such as microcomputers generally use 1 as a source, compatibility was poor.
この発明は、前記従来の技術が持っていた問題のうち、
単一極性のアナログ量の変換しかできない欠点と適合性
が悪い点を解決したアナログ・デジタル変換器を提供す
るものである。This invention solves the problems of the above-mentioned conventional technology.
An object of the present invention is to provide an analog-to-digital converter that solves the disadvantages of being able to convert only unipolar analog quantities and poor compatibility.
（問題点ｔ−鱗決するための手段）
この発明は、単位容量の１倍、２倍、４倍、・・・２倍
の重みを有する複数個の容量からなりかつ単位容量の一
端と複数個の各容量の一端を共通に接続する容量アレイ
回路と、所定のサンプリング時間でアナログ入力信号ま
たはグランド電圧を選択的に出力する第１のスイッチ手
段と、グランド電圧と等しいかまたはそれ以上の第１の
基準電圧と容量アレイ回路の各一端とを選択的に結合す
る第２のスイッチ手段と、単位容量の他端を第１のスイ
ッチ手段の出力または第２の基準電圧と選択的に結合す
る第３のスイッチ手段と、容量アレイ回路の複数個の容
量の各他端に個別に結合されかつ各容量の各他端を第１
のスイッチ手段の出力または第３の基準電圧に選択的に
結合する複数個９スイッチ手段からなる選択スイッチア
レイと、容量アレイ回路の各容量の一端の電位と第１の
基準電圧よシ高い第４の基準電圧とを入力して正、負両
極性のアナログ入力を比較する比較器と、この比較器の
出力信号によシ選択スイッチアレイのスイッチ手段と第
３のスイッチ手段のそれぞれを選択的に切り換える信号
を出力する逐次比較レジスタと、この逐次比較レジスタ
の出力信号を一時的に記憶してアナログ入力信号に相当
するデジタル出力信号全出力するラッチ回路と、第１、
第２のスイッチ手段と逐次比較レジスタおよびラッチ回
路を総括的にｆｌｉ制御するタイミング信号を発生する
回路と金設けたものである。(Means for determining problem t) This invention consists of a plurality of capacitors each having a weight of 1, 2, 4, . a capacitor array circuit that commonly connects one end of each capacitor, a first switch means that selectively outputs an analog input signal or a ground voltage at a predetermined sampling time, and a first switch that is equal to or higher than the ground voltage. a second switch means for selectively coupling the reference voltage of the unit capacitor to each one end of the capacitor array circuit; and a second switch means for selectively coupling the other end of the unit capacitor to the output of the first switch means or the second reference voltage. 3 switch means individually coupled to each other end of the plurality of capacitors of the capacitor array circuit and connecting each other end of each capacitor to a first switch means;
a selection switch array consisting of a plurality of nine switch means selectively coupled to the output of the switch means or a third reference voltage; a comparator that compares analog inputs of positive and negative polarity by inputting a reference voltage of a successive approximation register that outputs a switching signal; a latch circuit that temporarily stores the output signal of the successive approximation register and outputs all digital output signals corresponding to the analog input signal;
A second switch means, a successive approximation register, and a circuit for generating a timing signal for comprehensively controlling the latch circuit are provided.
（作用）
この発明によれば、以上のように、アナログ・デジタル
変換器を構成したので、第１のスイッチ手段で所定のサ
ンプリング時間でアナログ入力信号またはグランド電圧
を選択的に出力し、この第１のスイッチ手段で選択され
た信号とグランド電圧と等しいかまたはそれ以上でかつ
第４の基準電圧より低い第１の基準電圧と容量アレイ回
路の各一端とを第２のスイッチ手段で選択的に結合する
とともに第３のスイッチ手段で単位容量の他端と第１の
スイッチ手段の出力と第２の基準電圧とを切シ換えて比
較器の一方に入力し、この比較器の他方に容量アレイ回
路の各容量の一端の電位を加えて正負両極性のアナログ
入力を比較し、その比較結果を逐次比較レジスタに加え
て逐次比較レジスタにより選択スイッチアレイのスイッ
チ手段を選択的に切シ換えるとともにラッチ回路に加え
、このラッチ回路で逐次比較レジスタの出力を一時的に
記憶してアナログ信号に相当する正、負両極性のデジタ
ル出力信号を取シ出すように作用し、したがって、前記
問題点を除去できるものである。(Function) According to the present invention, since the analog-to-digital converter is configured as described above, the first switch means selectively outputs the analog input signal or the ground voltage at a predetermined sampling time. A signal selected by the first switch means, a first reference voltage that is equal to or higher than the ground voltage and lower than the fourth reference voltage, and each end of the capacitor array circuit are selectively connected to each other by the second switch means. At the same time, the third switch means switches the other end of the unit capacitance, the output of the first switch means, and the second reference voltage, and inputs them into one of the comparators, and the capacitor array is connected to the other end of the comparator. The potential at one end of each capacitor of the circuit is added to compare the positive and negative polarity analog inputs, and the comparison result is added to the successive approximation register, which selectively switches the switch means of the selection switch array and latches it. In addition to the circuit, this latch circuit temporarily stores the output of the successive approximation register and acts to output digital output signals of both positive and negative polarity corresponding to analog signals, thus eliminating the above problem. It is possible.
（実施例）
以下、この発明のアナログ書デジタル変換器の実施例九
ついて図面に基づき説明する。第１図はこの発明の第１
の実施例を示す回路図であって、８ビツトのアナログ・
デジタル変換器（以下Ａ／Ｄと略す）を示している。こ
の第１図において、１゜、 ２はそれぞれ単位容量値Ｃ
ｘ ’ｆｃもつコンデンサであり、３〜８はそれぞれ単
位容量の２倍、４倍、８倍、１６倍、３２倍、６４倍の
容量値をもつコンデンサで、客員アレイ回路を構成して
いる。(Embodiment) Hereinafter, a ninth embodiment of the analog-to-digital converter of the present invention will be described based on the drawings. Figure 1 is the first example of this invention.
is a circuit diagram showing an embodiment of 8-bit analog
A digital converter (hereinafter abbreviated as A/D) is shown. In this Figure 1, 1° and 2 are the unit capacitance values C, respectively.
x'fc, and 3 to 8 are capacitors having capacitance values twice, four times, eight times, 16 times, 32 times, and 64 times the unit capacitance, respectively, and constitute a guest array circuit.
また、９〜１６はそれぞれスイッチであり、選択スイッ
チアレイ全構成し、スイッチ９〜１６は可動端子と二つ
の固定端子を有しており、各スイッチ９〜１（ｉの記１
固定端子はラインＬ１に接続され、スイッチ−１０〜１
６の第２固定端子は基準電圧入力端子（ＶＲＦ、Ｆ）
１７に接続されている。この−基準電圧入力端子１７に
は基準電圧ＶＲｇｒ が印加されるようになっている。Further, 9 to 16 are switches, respectively, which constitute the entire selection switch array, and each switch 9 to 16 has a movable terminal and two fixed terminals.
The fixed terminal is connected to the line L1, and the switch -10~1
The second fixed terminal of 6 is the reference voltage input terminal (VRF, F)
17. A reference voltage VRgr is applied to this - reference voltage input terminal 17.
スイッチ９の第２固定端子は分圧器１８によりでいる。The second fixed terminal of the switch 9 is provided by a voltage divider 18.
スイッチ９〜１６の各可動端子は上記コンデンサ１〜８
を介してラインＬ２に接続されており、このラインＬ２
は比較器１９の反転入力端子に接続されている。Each movable terminal of switches 9 to 16 is connected to the capacitors 1 to 8 mentioned above.
is connected to line L2 via
is connected to the inverting input terminal of comparator 19.
また、ラインＬ２はさらにスイッチ２０の可動端子に接
続されている。以上の構成は従来技術と変わらない（特
開昭５７−４１０３２）。スイッチ２０は可動端子の他
に二つの固定端子を有し、第１固定端子は非接続であり
、この発明の構成上の第１の特徴とするところは、第２
固定端子は比較器１９の出力端子に接続されている点に
おる。Further, line L2 is further connected to a movable terminal of switch 20. The above configuration is the same as the prior art (Japanese Patent Laid-Open No. 57-41032). The switch 20 has two fixed terminals in addition to the movable terminal, and the first fixed terminal is not connected.
The fixed terminal is at the point connected to the output terminal of comparator 19.
一方、スイッチ２１は可動端子と二つの固定端子金有し
、可動端子はラインＬ１に接続され、第１固定端子には
アナログ入力端子２２が接続されている。このアナログ
入力端子２２ＶｃＨアナログ入力信号ｖｒＮが入力され
る。スイッチ２１の第２固定端子は接地されている。On the other hand, the switch 21 has a movable terminal and two fixed terminals, the movable terminal is connected to the line L1, and the first fixed terminal is connected to the analog input terminal 22. This analog input terminal 22VcH analog input signal vrN is input. The second fixed terminal of switch 21 is grounded.
また、上記比較器１９の出力端子は逐次比較レジスタ２
３に接続されており、この逐次比較レジスタ２３からは
スイッチ制御信号２４が出力されるようになっている。Furthermore, the output terminal of the comparator 19 is connected to the successive approximation register 2.
3, and a switch control signal 24 is output from this successive approximation register 23.
スイッチ制御信号２４は上記スイッチ９〜１６の切換え
制御を行うためのものであり、さらにこの信号はラッチ
回路２５にも入力されている。ランチ回路２５からはＡ
／Ｄ の出力信号２６が取り出されるよう罠なっている
。The switch control signal 24 is for controlling the switching of the switches 9 to 16, and this signal is also input to the latch circuit 25. A from launch circuit 25
The trap is such that the output signal 26 of /D is taken out.
スイッチ２１、逐次比較レジスタ２３、ラッチ回路２５
の構成は特開昭５７−４１０３２に示されでいる回路と
ｔ’ｚ ／Ｙ一致する。この発明の構成上の第２の特徴
は比較器１９の非反転入力端子（＋）処スイッチ２７を
接続し、このスイッチ２７、スイッチ２０の制町１順序
全工夫することで、正、負の両極性のアナログ入力をデ
ジタルに変換する単一電源のモノリシックＩＣＴｈ実現
できる。Switch 21, successive approximation register 23, latch circuit 25
The structure of t'z/Y matches that of the circuit shown in Japanese Patent Laid-Open No. 57-41032. The second feature of the structure of the present invention is that the switch 27 for the non-inverting input terminal (+) of the comparator 19 is connected, and the order of the switches 27 and 20 is carefully designed to control the positive and negative input terminals. A monolithic ICTh with a single power supply that converts bipolar analog input to digital can be realized.
スイッチ２７は可動端子と少なくとも二つの比較時の基
準電圧全選択するための固定端子を有しており、この例
では固定端子は二つである。このスイッチ２７の可動端
子は比較器１９の非反転入圧が印加され、第２固定端子
は接地されている。The switch 27 has a movable terminal and at least two fixed terminals for selecting all reference voltages for comparison, and in this example, there are two fixed terminals. The non-inverting input pressure of the comparator 19 is applied to the movable terminal of this switch 27, and the second fixed terminal is grounded.
次に、以上のように構成されたこの実施例のアナログ自
デジタル変換器の制御順序、内部動作について説明する
。いま、各スイッチの状Ｂは第１図に図示のようになっ
ているとする。この状態はサンプル状態であり、アナロ
グ入力端子２２から入力される電位が各コンデンサ１〜
８の下端に現われる。Next, the control sequence and internal operation of the analog-to-digital converter of this embodiment configured as described above will be explained. It is now assumed that the shape B of each switch is as shown in FIG. This state is a sample state, and the potential input from the analog input terminal 22 is
Appears at the bottom of 8.
このとき、各コンデンサ１〜８の上端（ラインＬｘ）は
比較器１９のボルテージフォロア回路によシＧＮＤＫな
っているから、コンデンサ１〜８の上端・下端の電位差
は−ＶＩＮでるシ、コンデンサ１〜８に蓄えられる電荷
の総量は−ＶＩＮ Ｉ １２８Ｃｘで表わせる。この状
態でスイッチ２０を切シ換えてラインＬ２全電荷の供給
源から切υ放す。この状ａがホールド状態であジ、これ
以降スイッチ２０を再び比較器１９の出力例につなぐま
で総電荷量に変動はない。At this time, the upper end (line Lx) of each capacitor 1 to 8 is connected to GNDK by the voltage follower circuit of the comparator 19, so the potential difference between the upper and lower ends of capacitors 1 to 8 is -VIN. The total amount of charge stored in 8 can be expressed as -VIN I 128Cx. In this state, switch 20 is switched to disconnect line L2 from the supply source of all charges. Since this state a is a hold state, there is no change in the total charge amount until the switch 20 is connected again to the output example of the comparator 19.
次に、スイッチ２１ ｔ−ＧＮＤ側に切り換え、スイッ
チ２７を一’ＶＲＥＦ 側に切シ換える。すると、ラ
インＬｌの電位はＧＮＤ、 ライフ Ｌ ｚの電位は
−ｖｒ Ｎ ｓ比較器１９の非反転入力端子電圧は−Ｖ
ＲＥｒ となる。Next, the switch 21 is switched to the t-GND side, and the switch 27 is switched to the 1'VREF side. Then, the potential of line Ll is GND, the potential of life Lz is -vrNs, and the non-inverting input terminal voltage of comparator 19 is -V
It becomes REr.
第２図は従来例とこの実施例の入力電圧と変換開始直前
のラインＬ２の電位の関係を対比して示すものであシ、
第２図（ａ）が従来の場合で、第２図（ｂｌがこの発明
の場合である。これをみると従来例の入力範囲がＧ Ｎ
Ｄ ＝ ＶＲＥＦ のときの変換開始前のラインＬ
２の電位とこの実施例の入力範囲が−１ＶＲＥＦ〜＋−
ＶＲＥＦのときの変換開始前のラインＬ２の電位が等し
くなっていることがわかる。FIG. 2 shows a comparison of the relationship between the input voltage and the potential of line L2 immediately before the start of conversion in the conventional example and this embodiment.
Figure 2 (a) shows the conventional case, and Figure 2 (bl) shows the case of the present invention.As you can see, the input range of the conventional example is G N
Line L before starting conversion when D = VREF
2 potential and the input range of this example is -1VREF to +-
It can be seen that the potentials of the line L2 before the start of conversion at VREF are equal.
したがって、この状態で変換時の基準電位を従来と同電
位にすれば、入力電圧範囲が異るにもかかわらず、内部
状ａｔ従来例と同一にすることができる。内部状態が同
一であるから、これ以降の変換動作は従来と同一でよい
わけである。比較器１９けこの状態から逐次比較を始め
る。Therefore, if the reference potential at the time of conversion is set to the same potential as the conventional example in this state, the internal state at can be made the same as that of the conventional example even though the input voltage range is different. Since the internal states are the same, subsequent conversion operations can be the same as conventional ones. Comparator 19 starts successive approximation from this state.
ＭＳＢ（最上位ピット）ヲ求めるには、スイッチ１６の
可動端子ｋＶｎｚｖ側に切り換える・このとき、等価回
路は基準電圧入力端子１７とＧＮＤの間に容量値６４
Ｃｘのコンデンサが２個直列につながった形となる。し
たかつて、基準電圧ＶＲＥＦとなる。この電位を比較器
１９の非反転入力端子ＶＲＥＦ 以上となシ比較器１９
の出力は「０」となる。このとき、比較器１９の出力が
ｒｌＪであればスイッチ１６はそのままで、比較器１９
の出力が「０」であれば、スイッチ１６の可動端子は元
に戻り、コンデンサ８の下端はＧＮＤとなる。この際ラ
インＬ２の電位はそれぞれ−ＶｘＮ＋ −Ｖｎｚｒ、−
ＶＩＮとなる。To find the MSB (most significant pit), switch to the movable terminal kVnzv side of the switch 16. At this time, the equivalent circuit has a capacitance value of 64 between the reference voltage input terminal 17 and GND.
Two Cx capacitors are connected in series. Then, the reference voltage VREF becomes the reference voltage VREF. This potential should not be higher than the non-inverting input terminal VREF of the comparator 19.
The output of is "0". At this time, if the output of the comparator 19 is rlJ, the switch 16 remains open and the comparator 19
If the output is "0", the movable terminal of the switch 16 returns to its original state, and the lower end of the capacitor 8 becomes GND. At this time, the potential of line L2 is -VxN+ -Vnzr, -
This will be the VIN.
次に、スイッチ１５の可動端子ｔ”ＶＲＥＰ 側に切９
換える。このとき、前サイクルの結果、すなわちＭＳＢ
の比較結果が「０」であれば等価回路は基準電圧ＶＲｇ
ｙ とＧＮＤの間に３２Ｃｘと９６Ｃｘが直列につな
がり、ＭＳＢが「１」のとき９６Ｃｘと３２Ｃｘが直列
につながることになる。Next, turn the movable terminal t"VREP of the switch 15 to the 9
exchange. At this time, the result of the previous cycle, that is, the MSB
If the comparison result is "0", the equivalent circuit is the reference voltage VRg
32Cx and 96Cx are connected in series between y and GND, and when the MSB is "1", 96Cx and 32Cx are connected in series.
このとき、いずれも２インＬ−の電位はスイッチする比
較器１９の出力には、２ビツト目の状態が現れる。以下
同様にして、順次スイッチ１４．１３．１２．１１．１
０ｔｌ−順に制御していき、７ピツト目までの状態を求
める。At this time, the state of the second bit appears at the output of the comparator 19, which switches the potential of 2in L-. In the same manner, switch 14.13.12.11.1
Control is carried out in the order of 0tl and the state up to the 7th pit is determined.
また、・ＬＳＢＯ状・態を求めるためには、ライフだけ
上昇させた電位にする。この結果、比較器１９の出力に
はＬＳＨの状態が現われる。ここまでで、１サンプルの
アナログ・デジタル変換が終了したことになる。Also, in order to obtain the LSBO state, the potential is increased by only the life. As a result, the LSH state appears at the output of the comparator 19. Up to this point, the analog-to-digital conversion of one sample has been completed.
また、第１図に示されている回路内のスイッチ２７を常
に−ＶＲＫＦ 側またはＧＮＤ側にたおしておくことで
、従来通りの単一極性の８ビツトＡ／Ｄ変換を実現する
ことができる。そこで、実例をあげて従来回路との動作
比較を行って表にしたものが次の第１表（基準電圧ＶＲ
ＥＦ は５ｖと仮定したである。Further, by always keeping the switch 27 in the circuit shown in FIG. 1 on the -VRKF side or the GND side, conventional unipolar 8-bit A/D conversion can be realized. Therefore, the following Table 1 (reference voltage VR
EF is assumed to be 5V.
これをタイミングチャートの形にしたものが第３図（ａ
ｌ〜第３図（財）であり、第３図Φ）〜第３図（ｈ＋に
おける波形の立ち下がり部分のエツジは比較結果により
、いずれか−万に固定している。また、第３図（ｊ）、
第３図□□□における黒色の三角印 ｊ町はアｆログ入
力電圧を示し、ＶＲＥＦ は５Ｖを仮定している。Figure 3 (a) shows this in the form of a timing chart.
The edge of the falling part of the waveform at h+ is fixed at -10,000 depending on the comparison result. (j),
The black triangle mark j in Figure 3 □□□ indicates the analog input voltage, and VREF is assumed to be 5V.
の間で数点とり、この回路でＡ／Ｄ変換させた結果が次
の第２表（ＶＲＥＦ は５ｖに仮定）であり、この回
路の伝達特性を第４図に示す。The results of A/D conversion using this circuit are shown in Table 2 below (assuming VREF to be 5V), and the transfer characteristics of this circuit are shown in FIG.
〈 第 ２ 表〉
この第４図をみると、この発明の回路でＡ／Ｄ変換した
場合、出力コードはオフセット・バイナリコードの形式
となっていることがわかる。<Table 2> Looking at FIG. 4, it can be seen that when A/D conversion is performed using the circuit of the present invention, the output code is in the form of an offset binary code.
第５図はこの発明の第２の実施例を示す回路図であって
、８ビツトのＡ／Ｄ 変換を行う場合を示している。こ
の第５図においては重複を避けるために第１図と同一部
分には同一符号を付してその説明を省略し、第１図とは
異なる部分を重点的に述べることにする。FIG. 5 is a circuit diagram showing a second embodiment of the present invention, in which 8-bit A/D conversion is performed. In FIG. 5, in order to avoid duplication, the same parts as in FIG. 1 are given the same reference numerals and their explanations are omitted, and the parts different from those in FIG. 1 will be mainly described.
第５図において、コンデンサ１〜８、スイッチ９〜１６
．２０．２１，２７、比較器１９、分圧器１８、アナロ
グ入力端子２２、基準電圧入力端子１７、逐次比較レジ
スタ２３、ラッチ回路２５、デジタル出力信号２６、ス
イッチ制御信号２４０部分は第１図における第１の実施
例と同様である。In Figure 5, capacitors 1 to 8, switches 9 to 16
．． 20.21, 27, comparator 19, voltage divider 18, analog input terminal 22, reference voltage input terminal 17, successive approximation register 23, latch circuit 25, digital output signal 26, switch control signal 240 are shown in FIG. This is similar to the first embodiment.
第５図において、ブロックの３０は入力−アナログ信号
のオーバレンジ判定回路であり、その出力はオーバレン
ジ出力端子３１である。このオーバレンジ判定回路３０
のデータ入力は比較器１９の出力に接続される。In FIG. 5, block 30 is an input-to-analog signal overrange determination circuit, and its output is an overrange output terminal 31. This overrange judgment circuit 30
The data input of is connected to the output of comparator 19.
また、ブロックの２８は９本の入力、８本の出力を有す
る回路ブロックであり、８本の入力はスイッチ制御信号
２４が入力され、残シの１人力は出力コード選択信号入
力端子２９に接続されている。８本の出力はラッチ回路
２５に入力される。Further, block 28 is a circuit block having 9 inputs and 8 outputs, the 8 inputs are input with the switch control signal 24, and the remaining 1 input is connected to the output code selection signal input terminal 29. has been done. The eight outputs are input to the latch circuit 25.
回路ブロック２８は出力コードを選択するためのブロッ
クで、この例では出力コード選択信号入力端子２９に入
力される出力コード選択信号０／Ｍの状態によりオフセ
ット−バイナリコードとサイン・マグニチュードコード
の２種類が選択できる（ ０／Ｍ が「１」でオフセッ
ト・バイナリコード、「０」でサイン・マグニチュード
コードが選択される）。The circuit block 28 is a block for selecting an output code, and in this example, there are two types, an offset-binary code and a sine-magnitude code, depending on the state of the output code selection signal 0/M input to the output code selection signal input terminal 29. can be selected (0/M is "1" to select the offset binary code, and "0" to select the sine magnitude code).
次に、この第２の実施例の動作について説明する。サン
プル動作は第１の実施例同様、スイッチ２１．２０．２
７全第５図のように設定してアナログ入力端子２２から
被変換アナログ信号を入力する。その後、スイッチ２０
ｔ−切シ換え、さらに、スイッチ２１をＧＮＤ側へ切り
換える０ここまでは第１の実施例と同じ動作である。Next, the operation of this second embodiment will be explained. As in the first embodiment, the sample operation is performed using switches 21.20.2.
7 All settings are made as shown in FIG. 5, and the analog signal to be converted is input from the analog input terminal 22. Then switch 20
t-switching, and then switching the switch 21 to the GND side.Up to this point, the operation is the same as in the first embodiment.
ここでは、スイッチ２７はまだＧＮＤ側になったままで
あシ、ラインＬ２は−ＶＩＮである。この状態でスイッ
チ１６をＶＲＥＦ 側へ切シ換えると、うの比較器１
９の出力をオーバレンジ判定回路３０にラッチする。Here, the switch 27 is still on the GND side, and the line L2 is at -VIN. In this state, when switch 16 is switched to the VREF side, the comparator 1
9 is latched into the overrange determination circuit 30.
もし、出力が「１」ならば、入力されたＶＸＮはとＧＮ
Ｄの比較であるからである、
比較ａ出力「ＯＪ −ＶｎＥｒ−ＶＩＮ＞ＧＮＤ、、
”Ｖｎｚｖ＞ＶｘＮもし、比較器１９の出力がｒＱＪで
あれば、これ以降は第１の実施例同様、スイッチ２７
ｔ−’ＶＲＥＦ側へ切シ換えてＡ／Ｄ 変換を行う。そ
の結果、０／Ｍが「１」ならば出力信号２６はオフセッ
ト−バイナリコードの型式で、０７Ｍが「０」ならばサ
イン・マグニチュードコードの型式で出力される。If the output is "1", the input VXN and GN
This is because the comparison a output “OJ −VnEr−VIN>GND, .
”Vnzv>VxN If the output of the comparator 19 is rQJ, then the switch 27 is set as in the first embodiment.
Switch to t-'VREF side and perform A/D conversion. As a result, if 0/M is "1", the output signal 26 is in the offset-binary code format, and if 07M is "0", the output signal 26 is in the sine-magnitude code format.
もし、比較器１９の出力が「１」であれば、入、
ｌ
カアナログ信号は変換可能レンジ（ΣＶＲＥＦ 〜−−
！−ＶＲＦ、Ｆ）以上であったことになり、このままで
はＡ／Ｄ変換できない。そこで、スイッチ２７′ｆｔＧ
ＮＤにしたままＡ／Ｄ変換を続行する。これは従来技術
であるから、入力アナログ信号のレンジはＧ Ｎ Ｄ
−ＶＲＥＦ である。したがって、出力信号２６には
（１０００００００ｈ〜（１１１１１１１１）ａまでの
結果が現れる。If the output of the comparator 19 is "1", the input
l The analog signal is within the convertible range (ΣVREF ~---
! -VRF, F) or higher, and A/D conversion cannot be performed as it is. Therefore, switch 27'ftG
Continue A/D conversion with ND set. Since this is conventional technology, the range of the input analog signal is GND
-VREF. Therefore, the results from (10000000h to (11111111)a) appear in the output signal 26.
しかし、この出力はアナログ入力信号がＧＮＤ〜−！−
ＶＲＥＦ までの場合のオフセット・バイナリコ−ド
、す・ｒン・マグニチュードコードと同一であるために
、オーバレンジ判定回路３０の出力端子３１が必要とな
る。However, for this output, the analog input signal is GND~-! −
Since the offset binary code and the magnitude code up to VREF are the same, the output terminal 31 of the overrange determination circuit 30 is required.
第１の実施例では、Ａ／Ｄ 変換範囲か一ΣＶＲＥＦ〜
’ＶＲＥＦ であったが、第２の実施例のように、人
力値により比較基準電圧を変化させることで、−ＬＶｕ
ｔｙ −ＶＲＥＦ ＯＡ／Ｄ 変換範囲ｔｆ則出出力
コードながら得ることができる。In the first embodiment, the A/D conversion range is 1ΣVREF~
'VREF, but as in the second embodiment, by changing the comparison reference voltage manually, -LVu
ty -VREF OA/D conversion range tf law output code can be obtained.
この回路を用いて、Ａ／Ｄ変換させた結果を次の第３表
（ＶＲＥＦ は５ｖに仮定）と第６図に示す（サイン
番マグニチュードコード出力の例）。The results of A/D conversion using this circuit are shown in Table 3 below (assuming VREF to be 5V) and Figure 6 (example of sine number magnitude code output).
また、第１の実施例、第２の実施例とも、サンプル時の
基準電圧は比較器１９のボルテージ７オロア出力を利用
しているが、スイッチ２０の第２固定端子を比較器１９
の出力ではなく直接ＧＮＤに接続しても同様の動作を行
う。Further, in both the first and second embodiments, the reference voltage at the time of sampling uses the voltage 7 oror output of the comparator 19, but the second fixed terminal of the switch 20 is connected to the comparator 19.
The same operation will be performed even if it is connected directly to GND instead of the output of .
（発明の効果）
以上詳細に説明したようにこの発明によれば、サンプル
中の基準電位と、変換中の基準電位とを異なった値をと
るようにしたので、正、負の両極性の入力’ｔＡ／Ｄ
変換できるという利点があるとともに、回路的にはコン
デンサに蓄えられた電位差を基準電位の選択だけで比較
していくため、ＭＯＳ ＩＣで構成すると単一電源の
モノリシックＩＣで両極性入力可能なＡ／Ｄ 変換器を
実現できる。(Effects of the Invention) As explained in detail above, according to the present invention, the reference potential in the sample and the reference potential during conversion are made to take different values, so that inputs of both positive and negative polarities are 'tA/D
It has the advantage of being able to convert, and in terms of the circuit, the potential difference stored in the capacitor is compared by simply selecting a reference potential, so if it is configured with a MOS IC, it can be used as a monolithic IC with a single power supply, allowing for bipolar input. D converter can be realized.
また、スイッチ素子の組み合わせで単一極性、両極性入
力を選択でき、用途に合わせたアナログ入力範囲に変化
するＡ／Ｄ変換器の他、アナログ入力値によシ自から基
準電位全選択し、フルスケール幅を通常の１．５倍にと
れるＡ／Ｄ変換器の実現も可能である。したがって音声
分析、音声認識などの交流波形のＡ／Ｄ 変換に適して
おり、幅広い応用分野が考えられる。In addition, single-polarity or bipolar input can be selected by combining switch elements, and in addition to an A/D converter that changes the analog input range to suit the application, all reference potentials can be selected automatically depending on the analog input value. It is also possible to realize an A/D converter whose full scale width is 1.5 times the normal width. Therefore, it is suitable for A/D conversion of AC waveforms such as speech analysis and speech recognition, and a wide range of application fields can be considered.
第１図はこの発明のアナログ・デジタル変換器の一実施
例の回路図、第２図（ａ）は従来のアナログ・デジタル
変換器におけるアナログ入力電圧と変換開始直前の内部
ノード電圧との関連を示す図、第２図（ｂ）はこの発明
のアナログ・デジタル変換器におけるアナログ入力電圧
と変換開始直前の内部のノード（Ｌｘ）ＩＴ、圧との関
連を示す図、第３図は同上アナログ・デジタル変換器の
実行例の内部電位の推移を示す図、第４図は同上アナロ
グ・デジタル変換器の伝達特性図、第５図はこの発明の
アナログ・デジタル変換器の第２の実施例の回路図、第
６図は第５図のアナログ・デジタル変換器の伝達特性図
、第７図は従来の単一電源アナログ・ディジタル変換器
の伝達特性図である。
１〜８・・・コンデンサ、９〜１６，２０，２１゜２７
・・・スイッチ、１８・・・分圧器、１９・・・比較器
、２３・・・逐次比較レジスタ、２５・・・ラッチ回路
。Figure 1 is a circuit diagram of one embodiment of the analog-to-digital converter of the present invention, and Figure 2 (a) shows the relationship between the analog input voltage and the internal node voltage immediately before the start of conversion in a conventional analog-to-digital converter. FIG. 2(b) is a diagram showing the relationship between the analog input voltage and the internal node (Lx) IT and pressure immediately before the start of conversion in the analog-to-digital converter of the present invention, and FIG. FIG. 4 is a transfer characteristic diagram of the same analog-to-digital converter as above, and FIG. 5 is a circuit of the second embodiment of the analog-to-digital converter of the present invention. 6 is a transfer characteristic diagram of the analog-to-digital converter of FIG. 5, and FIG. 7 is a transfer characteristic diagram of the conventional single power supply analog-to-digital converter. 1~8...Capacitor, 9~16,20,21゜27
... switch, 18 ... voltage divider, 19 ... comparator, 23 ... successive approximation register, 25 ... latch circuit.
Claims (3)
倍、……２＾ｎ＾−＾１倍の重みを有する複数個の容量
からなりかつ前記単位容量の一端と前記複数個の各容量
の一端を共通に接続する容量アレイ回路と、所定のサン
プリング時間でアナログ入力信号またはグランド電圧を
選択的に出力する第１のスイッチ手段と、グランド電圧
と等しいかまたはそれより大きい電圧の第１基準電圧と
上記容量アレイ回路の上記各一端とを選択的に結合する
第２のスイッチ手段と、上記単位容量の他端を上記第１
のスイッチ手段の出力または第２の基準電圧と選択的に
結合する第３のスイッチ手段と、上記容量アレイ回路の
複数個の容量の各他端に個別に結合されかつ上記各容量
の各他端を上記第１のスイッチ手段の出力または第３の
基準電位に選択的に結合する複数個のスイッチ手段から
なる選択スイッチ・アレイと、上記容量アレイ回路の各
容量の一端の電位と上記第１の基準電圧より高い第４の
基準電圧を入力して正負両極性のアナログ入力を比較す
る比較器と、この比較器の出力信号により上記選択スイ
ッチ・アレイのスイッチ手段と第３のスイッチ手段のそ
れぞれを選択的に切り換える信号を出力する逐次比較レ
ジスタと、この逐次比較レジスタの出力信号を一時記憶
して上記アナログ入力信号に相当する正・負の両極性の
デジタル出力信号を出力するラッチ回路と、上記第１、
第２のスイッチ手段と上記逐次比較レジスタおよび上記
ラッチ回路を統括的に制御するタイミング信号を発生す
る回路とを具備するアナログ・デジタル変換器。(1) Has a unit capacity, and is 1, 2, or 4 times this unit capacity.
a capacitor array circuit consisting of a plurality of capacitors having a weight of 2^n^-^1 times, and commonly connecting one end of the unit capacitor and one end of each of the plurality of capacitors, and a predetermined sampling circuit. a first switch means for selectively outputting an analog input signal or a ground voltage in time; and a first switch means for selectively outputting an analog input signal or a ground voltage; a second switch means for coupling the other end of the unit capacitor to the first switch means;
a third switch means selectively coupled to the output of the switch means or the second reference voltage; and third switch means individually coupled to each other end of the plurality of capacitors of the capacitor array circuit and each other end of each of the capacitors. a selection switch array consisting of a plurality of switch means for selectively coupling the voltage to the output of the first switch means or a third reference potential; a comparator that inputs a fourth reference voltage higher than the reference voltage and compares analog inputs of both positive and negative polarities; and an output signal of this comparator that controls each of the switch means and the third switch means of the selection switch array. a successive approximation register that outputs a selective switching signal; a latch circuit that temporarily stores the output signal of the successive approximation register and outputs a digital output signal of positive and negative polarity corresponding to the analog input signal; First,
An analog-to-digital converter comprising a second switch means and a circuit that generates a timing signal that collectively controls the successive approximation register and the latch circuit.
準電圧の１／２とし第１の基準電圧をグランド電位と等
しくして±１／２×（第４の基準電位）のアナログ入力
電圧範囲を得られることを特徴とする特許請求の範囲第
１項記載のアナログ・デジタル変換器。(2) The second reference voltage and the fourth reference voltage are set to 1/2 of the third reference voltage, the first reference voltage is made equal to the ground potential, and the voltage is set to ±1/2×(fourth reference potential). The analog-to-digital converter according to claim 1, characterized in that an analog input voltage range can be obtained.
基準電圧または他の基準電圧に選択的に結合する第４の
スイッチ手段を持ち、入力されるアナログ信号のレベル
または極性を判断し、その第４のスイッチ手段を制御す
る回路を持つことを特徴とする特許請求の範囲第１項記
載のアナログ・デジタル変換器。(3) having a fourth switch means for selectively coupling one commonly connected end of the capacitor array circuit to the first reference voltage or another reference voltage, and for determining the level or polarity of the input analog signal; 2. The analog-to-digital converter according to claim 1, further comprising a circuit for controlling the fourth switch means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19864184A JPS6177430A (en) | 1984-09-25 | 1984-09-25 | Analog-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19864184A JPS6177430A (en) | 1984-09-25 | 1984-09-25 | Analog-digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177430A true JPS6177430A (en) | 1986-04-21 |
Family
ID=16394587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19864184A Pending JPS6177430A (en) | 1984-09-25 | 1984-09-25 | Analog-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177430A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63245128A (en) * | 1987-03-31 | 1988-10-12 | Hioki Denki Kk | A/d converter |
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-
1984
- 1984-09-25 JP JP19864184A patent/JPS6177430A/en active Pending
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