JPS6172365A - 電気的論理シミユレーシヨンにおいて物理的な電気部品を模する装置 - Google Patents
電気的論理シミユレーシヨンにおいて物理的な電気部品を模する装置Info
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- JPS6172365A JPS6172365A JP60201917A JP20191785A JPS6172365A JP S6172365 A JPS6172365 A JP S6172365A JP 60201917 A JP60201917 A JP 60201917A JP 20191785 A JP20191785 A JP 20191785A JP S6172365 A JPS6172365 A JP S6172365A
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- coupled
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- computer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔利用分野〕
本発明は、コンピュータ援助設計(CAD)の分野に関
するものでろシ、更に詳しくいえば物理的な部品t″ノ
ミユレーゾヨンアルゴリズムで実現することに関するも
のでるる。
するものでろシ、更に詳しくいえば物理的な部品t″ノ
ミユレーゾヨンアルゴリズムで実現することに関するも
のでるる。
電気回路の設計においては製作に先立って回路を試験す
る必要がるる。過去においては、回路設計は実験用の電
子回路盤を用いて行われていたが、このやり7yは、何
十万個もめ部品を含む今日の回路のためには不経済で非
実用的である。そのような回路を7ミユレートするため
の従来の方法の1つは、ノミュレーノヨン・アルゴリズ
ムを利用するコンピュータ援助設計より成る。そのよう
なコンピュータ援助設計においては、回路の個々の部品
はソフトウェアにより/ll/ミドされ、真理値表の解
析を受ける。
る必要がるる。過去においては、回路設計は実験用の電
子回路盤を用いて行われていたが、このやり7yは、何
十万個もめ部品を含む今日の回路のためには不経済で非
実用的である。そのような回路を7ミユレートするため
の従来の方法の1つは、ノミュレーノヨン・アルゴリズ
ムを利用するコンピュータ援助設計より成る。そのよう
なコンピュータ援助設計においては、回路の個々の部品
はソフトウェアにより/ll/ミドされ、真理値表の解
析を受ける。
論理ンミュレー/ヨンのために数多くのコンピュータお
よび装置を現在利用できる。それらの利用できるコンピ
ュータおよび装置の例が、本出願人により行われた特許
出願昭和60年第61026号に開示されている事象駆
動形(event driven )シミュレーション
・アルゴリズムを実現するために用いられるデジタルコ
ンピュータでろる。その装置においては、評価装置と状
態装置および行列装置として構成される3台のプロセン
プが相互に接続でれ、アルゴリズムを実行して回路設計
についての論理解析を行う。回路は既存の標準部品を回
路の一部として用いてしばしば設計される。その場合に
は、部品の内部論理を試験する必要はないが、それの出
力を設計てれた回路の一部として試験することが望まし
い。ソフトウェアにより部品をシミュレートすることは
可能であるが、必ずしも全ての部品製作者が自己の製作
した部品の内部回路を明らかにしているわけではない。
よび装置を現在利用できる。それらの利用できるコンピ
ュータおよび装置の例が、本出願人により行われた特許
出願昭和60年第61026号に開示されている事象駆
動形(event driven )シミュレーション
・アルゴリズムを実現するために用いられるデジタルコ
ンピュータでろる。その装置においては、評価装置と状
態装置および行列装置として構成される3台のプロセン
プが相互に接続でれ、アルゴリズムを実行して回路設計
についての論理解析を行う。回路は既存の標準部品を回
路の一部として用いてしばしば設計される。その場合に
は、部品の内部論理を試験する必要はないが、それの出
力を設計てれた回路の一部として試験することが望まし
い。ソフトウェアにより部品をシミュレートすることは
可能であるが、必ずしも全ての部品製作者が自己の製作
した部品の内部回路を明らかにしているわけではない。
その場合には、物理的な部品自体を回路エミュレーショ
ンの一部として含む方法を有することが望ましい。
ンの一部として含む方法を有することが望ましい。
先行技術は試験装置において部品を物理的に模する例を
含む。たとえば、1976年度の半導体記憶装置の試験
についてのシンポジウム(1976Symposium
on Sem1conductor Memory
Testing)の論文抄fi(Digest of
Papers)に印刷ブれたスミス(Douglas
)[、Sm1th)氏による「マイクロプロセツサの試
験一方法または狂気(MicroprocessorT
esting −Method or Madness
)Jと題する論文では、試験においてソフトウェア・ア
ルゴリズムの代りに実際の装置を利用できることが注目
される。また雑誌エレクトロニック・ノくソケージング
および製造(Electronic Paekagln
g andProduction) 1975年4月号
35〜42ページ所載の「マイクロプロセツサ・チップ
を試験する:大きな挑戦(To!lting Micr
oproeesaor Chips :A Larfe
5cale Challenge)Jと題する論文に
は、「エミュレーション」7−タンスにおける物理的装
置自体の挙動を発生するために物理的な装置を使用する
ことが述べられている。また、その論文では、そのエミ
ュレーション中の入力データの結果として出力データが
検出されることも述べられている。その論文の筆者は、
物理的な装置を、その目的とする全体のンステムの一部
として試験することを推奨している。更に、セントリー
・マスター・モジニラ−・モニタ(Sentry MA
STRModuiarMo n i t o r (M
3 ) )リリース(Raleaa@) 11の8考
マニュアルの1981年4月版では、試験信号を部品に
加え、その部品の応答を結合して以後の試験信号を決定
することにより試験パターンを逐次充実するプログラム
を構成するために、モニタの機能を使用することをプロ
グラマに指示している。
含む。たとえば、1976年度の半導体記憶装置の試験
についてのシンポジウム(1976Symposium
on Sem1conductor Memory
Testing)の論文抄fi(Digest of
Papers)に印刷ブれたスミス(Douglas
)[、Sm1th)氏による「マイクロプロセツサの試
験一方法または狂気(MicroprocessorT
esting −Method or Madness
)Jと題する論文では、試験においてソフトウェア・ア
ルゴリズムの代りに実際の装置を利用できることが注目
される。また雑誌エレクトロニック・ノくソケージング
および製造(Electronic Paekagln
g andProduction) 1975年4月号
35〜42ページ所載の「マイクロプロセツサ・チップ
を試験する:大きな挑戦(To!lting Micr
oproeesaor Chips :A Larfe
5cale Challenge)Jと題する論文に
は、「エミュレーション」7−タンスにおける物理的装
置自体の挙動を発生するために物理的な装置を使用する
ことが述べられている。また、その論文では、そのエミ
ュレーション中の入力データの結果として出力データが
検出されることも述べられている。その論文の筆者は、
物理的な装置を、その目的とする全体のンステムの一部
として試験することを推奨している。更に、セントリー
・マスター・モジニラ−・モニタ(Sentry MA
STRModuiarMo n i t o r (M
3 ) )リリース(Raleaa@) 11の8考
マニュアルの1981年4月版では、試験信号を部品に
加え、その部品の応答を結合して以後の試験信号を決定
することにより試験パターンを逐次充実するプログラム
を構成するために、モニタの機能を使用することをプロ
グラマに指示している。
問題点
従来の装置の欠点は、適切に機能てせるために迅速に動
作しなければならない部品、または初期設定できない部
品を組込むことかで@ないことでろる。本発明iそれら
の問題を解決しようとするものでるる。
作しなければならない部品、または初期設定できない部
品を組込むことかで@ないことでろる。本発明iそれら
の問題を解決しようとするものでるる。
この明細書においては、物理的な部品を7ミニレー/ヨ
ンできる能力を有する改良により集積回路またはデジタ
ル装置を7ミユレートする事象駆動形アルゴリズムを実
現するコンピュータにりいナミツクな部品をエミュレー
ションの一部に含められるように、状態が時間とともに
文化しない部品を受けるスタチンクカードと、最低速度
で動作せねばならない部品を受けるダイナミックカード
と、ループモードとを含む。それとともに、この改良は
、先行技術の論理/ミュレータの評価装置のアドレス空
間に接続する物理的に模する装置全構成する。
ンできる能力を有する改良により集積回路またはデジタ
ル装置を7ミユレートする事象駆動形アルゴリズムを実
現するコンピュータにりいナミツクな部品をエミュレー
ションの一部に含められるように、状態が時間とともに
文化しない部品を受けるスタチンクカードと、最低速度
で動作せねばならない部品を受けるダイナミックカード
と、ループモードとを含む。それとともに、この改良は
、先行技術の論理/ミュレータの評価装置のアドレス空
間に接続する物理的に模する装置全構成する。
この明細書に2いては、実在の部品を含む回路をエミュ
レーションするために物理的に俣(モデリング)する装
置の改良による論理エミュレーション・コンピュータに
ついて説明する。以下の説明においては、本発明を完全
に理解できるようにするために、線の数などのような具
体的な事項を数多く述べるが、本発明はそれらの具体的
事項なしでも実施できることが当業者には明らかでろろ
う。ただ、本発明を不必要においまいにしないようにす
るために、周知の回路および構造は詳しく一ン汗ドブが
いと 左にすt丸 従来の論理シミュレータ 従来の論理について説明することが本発明の理解にとっ
て助けとなるでろろう。本発明はこの従来ノシミュレー
タに類似するシミュレータに関連して使用される。
レーションするために物理的に俣(モデリング)する装
置の改良による論理エミュレーション・コンピュータに
ついて説明する。以下の説明においては、本発明を完全
に理解できるようにするために、線の数などのような具
体的な事項を数多く述べるが、本発明はそれらの具体的
事項なしでも実施できることが当業者には明らかでろろ
う。ただ、本発明を不必要においまいにしないようにす
るために、周知の回路および構造は詳しく一ン汗ドブが
いと 左にすt丸 従来の論理シミュレータ 従来の論理について説明することが本発明の理解にとっ
て助けとなるでろろう。本発明はこの従来ノシミュレー
タに類似するシミュレータに関連して使用される。
従来のシミュレータは第1図の線15より上に示されて
いるシミュレータでろって、前記特許出題昭和60年第
61026号に開示でれている発明の主題でおる。3個
のほぼ同一のプロセッサ、すなわち、行列装置(Que
u@Unit) 11と、状態装置(StILte
Unit) 12と、評価装置(Evaluatio
nUnit) 13とが、図示の一方向パスを介して相
互に接続される。全ての装置は、パス14(ここで説明
している実施例においては、インテル社のマルチパスが
使用される。)を介して接続され、スレーブ・インター
フェイス16を介シテマスク・コンピュータ17により
制御される。キューユニットすなわち行列装[11は、
この論理シミュレータにおいて使用されるアルゴリズム
を駆動する事象を、シミュレートされるグーなどの遅延
時間とともに格納する。ステートユニットすなわち状態
装置12はそれの記憶装置とともに、シミュレートされ
る各部品のめる特定の時刻における状態を苫む。算出ユ
ニフトすなわち評価装置131−1:それの記憶装置1
9とともに、装置内のシミュレートされる部品の、個々
のゲートの真理値表のような、挙動特性を格納する。行
列装置11、状態装置12)および評価装[13は、ン
7トウエアによりモデルされた回路に与えられたシミュ
レーション・アルゴリズムを用いて同時に動作する。
いるシミュレータでろって、前記特許出題昭和60年第
61026号に開示でれている発明の主題でおる。3個
のほぼ同一のプロセッサ、すなわち、行列装置(Que
u@Unit) 11と、状態装置(StILte
Unit) 12と、評価装置(Evaluatio
nUnit) 13とが、図示の一方向パスを介して相
互に接続される。全ての装置は、パス14(ここで説明
している実施例においては、インテル社のマルチパスが
使用される。)を介して接続され、スレーブ・インター
フェイス16を介シテマスク・コンピュータ17により
制御される。キューユニットすなわち行列装[11は、
この論理シミュレータにおいて使用されるアルゴリズム
を駆動する事象を、シミュレートされるグーなどの遅延
時間とともに格納する。ステートユニットすなわち状態
装置12はそれの記憶装置とともに、シミュレートされ
る各部品のめる特定の時刻における状態を苫む。算出ユ
ニフトすなわち評価装置131−1:それの記憶装置1
9とともに、装置内のシミュレートされる部品の、個々
のゲートの真理値表のような、挙動特性を格納する。行
列装置11、状態装置12)および評価装[13は、ン
7トウエアによりモデルされた回路に与えられたシミュ
レーション・アルゴリズムを用いて同時に動作する。
本発明の装置の概観
再び第1図を参照して、図の線15から下側の部分は本
発明の装置のプロンク図を示す。物理的に模する装置2
0は、スタチフク・カード23とダイナミック・カード
24で構成される。シミュレートされる部品25は予盛
21に接続される。
発明の装置のプロンク図を示す。物理的に模する装置2
0は、スタチフク・カード23とダイナミック・カード
24で構成される。シミュレートされる部品25は予盛
21に接続される。
その予盛21は、物理的に模する装置20に接続され、
要求に応じてスタチフク・カード23またはダイナミッ
ク・カード24により作動てせられる。装置20は、評
価装置13の記憶装置パス29へ双方向パス22により
接続される。部品25の状態が時間とともに変化しない
場合にスタチフク・カード23が使用される。部品25
を高速度で動作てせる必要がある場合にダイナミック・
カードが使用される。
要求に応じてスタチフク・カード23またはダイナミッ
ク・カード24により作動てせられる。装置20は、評
価装置13の記憶装置パス29へ双方向パス22により
接続される。部品25の状態が時間とともに変化しない
場合にスタチフク・カード23が使用される。部品25
を高速度で動作てせる必要がある場合にダイナミック・
カードが使用される。
入力ベクトルというのは、模嘔れる部品へ与えられる刺
激である。それらのベクトルは部品をるるやり方で駆動
する情報を含み、部品の各′ピンへは一遍の入力ベクト
ルが与えられる。それら−遅のベクトルはシミュレーシ
ョンの実行を定める。
激である。それらのベクトルは部品をるるやり方で駆動
する情報を含み、部品の各′ピンへは一遍の入力ベクト
ルが与えられる。それら−遅のベクトルはシミュレーシ
ョンの実行を定める。
ダイナミック・モードとスタチフク・モードのいずれで
動作しても、入力ベクトルの機能は同じままである。各
入力ベクトルは第2図に示すようにして発生される。ベ
クトル変化線28上の各マークは新しいベクトルを表す
。クロック26が変化するたびに新しいベクトルを必要
とする。ベクトル変化線2Bの上側のマークかられかる
ように、クロックにより発生されるベクトルは周期的で
ろる。データ線27かられかるように、データが変化す
るたびに新しいベクトルが発生される。線28の下側の
マークにより表されているデータベクトルは周期的でな
く、クロックパルスと同時に、まだはクロックパルスの
間で発生できる。この方法のために、ベクトル発生速度
は1,3低のクロックパルスより決して低くなく、それ
より高いことがしばしばある。発生てれたベクトルは模
されている部品へ与えられ、そのベクトルに苅する部品
の応答が記録される。
動作しても、入力ベクトルの機能は同じままである。各
入力ベクトルは第2図に示すようにして発生される。ベ
クトル変化線28上の各マークは新しいベクトルを表す
。クロック26が変化するたびに新しいベクトルを必要
とする。ベクトル変化線2Bの上側のマークかられかる
ように、クロックにより発生されるベクトルは周期的で
ろる。データ線27かられかるように、データが変化す
るたびに新しいベクトルが発生される。線28の下側の
マークにより表されているデータベクトルは周期的でな
く、クロックパルスと同時に、まだはクロックパルスの
間で発生できる。この方法のために、ベクトル発生速度
は1,3低のクロックパルスより決して低くなく、それ
より高いことがしばしばある。発生てれたベクトルは模
されている部品へ与えられ、そのベクトルに苅する部品
の応答が記録される。
ダイナミック・カードおよびスタチフク・カードは、い
くつかのチャネルで構成される。それらのチャネルは部
品に情報を与える。論理的に能動的な各ピンごとに1つ
のチャネルがある。個々のチャネルが第10因に示され
ている。(第10図の参照番号に記号aが付けられてい
るのは、第4図および第5図に示されている回路素子と
同様の回路素子を示すためでらる。)@チャネルは2つ
のビット45mと46&を必要とする。ビット46&は
部品を駆動すべき1直(低または高)を3み、ビット4
5aはビンを3状態にすべきか否かを決定する。
くつかのチャネルで構成される。それらのチャネルは部
品に情報を与える。論理的に能動的な各ピンごとに1つ
のチャネルがある。個々のチャネルが第10因に示され
ている。(第10図の参照番号に記号aが付けられてい
るのは、第4図および第5図に示されている回路素子と
同様の回路素子を示すためでらる。)@チャネルは2つ
のビット45mと46&を必要とする。ビット46&は
部品を駆動すべき1直(低または高)を3み、ビット4
5aはビンを3状態にすべきか否かを決定する。
3状態にできるドライバ43mを通った後で、情報は抵
抗器42aを通る。この抵抗器は2つの機能を実行する
。第1の機能は、部品が駆動をすることと駆動をされる
ことを同時に行う時に、衝突するj枢動を検出できるよ
うにすることである。第2に、抵抗器42aと部品の双
方が駆動をしている時に、抵抗器42&はドライバと部
品とに加えられる損傷を阻止すboそれから、情報は線
41mを介してビンへ与えられる。線41mにはタグ電
圧(VTUG ) 491Lが接続て几る。この接続は
3状態モードの検出のためには重要でらる。部品が臣!
りlをせず、ドライバが3状態にてれた時に、低電圧し
きい値と高6圧しきい値の間の電圧が生ずる。
抗器42aを通る。この抵抗器は2つの機能を実行する
。第1の機能は、部品が駆動をすることと駆動をされる
ことを同時に行う時に、衝突するj枢動を検出できるよ
うにすることである。第2に、抵抗器42aと部品の双
方が駆動をしている時に、抵抗器42&はドライバと部
品とに加えられる損傷を阻止すboそれから、情報は線
41mを介してビンへ与えられる。線41mにはタグ電
圧(VTUG ) 491Lが接続て几る。この接続は
3状態モードの検出のためには重要でらる。部品が臣!
りlをせず、ドライバが3状態にてれた時に、低電圧し
きい値と高6圧しきい値の間の電圧が生ずる。
入力/出カマツブ
各ビンは、出力センス・フィールド内に2つのビット位
fMoとLを有する。検出された電圧が低検出しきい1
直より高い時にはLビットは1でるる。
fMoとLを有する。検出された電圧が低検出しきい1
直より高い時にはLビットは1でるる。
検出てれた電圧が高検出しきい値より高い時にはOビッ
トは1でろる。チャネル・マツプ30が第3図に示でれ
ている。図示のように、OビットとLビットが、行31
に示されているように低い値で、または行33に示きれ
ているように高い値で一致したとすると、そのチャネル
に凄、続1れているビンの指示値についての妥当1把号
が存在するっ出力の値が行32に示でれているように一
致せず、そのビンに対する入カチャ坏ルが列35および
36に示でれているように3状態にされるものとすると
、そのビンは3状態にわる。列34に示されている状況
は不可能でるる。というのは、最低検出電圧以下にるる
間は、ビンは#高検出世圧より高いこ圧を読取ることが
できないからでろる。その状況は故障、おそらくは検出
器の故障を示すものでろる。るるチャネルのための入力
端子がj’E !!l]−gれ、両方の出力が一致しな
いとすると、その部品は入力駆動に一致しない。このチ
ギネルマンプ30は、ダイナミンク・カードおよびスタ
チフク・カードに対して同一でろる。
トは1でろる。チャネル・マツプ30が第3図に示でれ
ている。図示のように、OビットとLビットが、行31
に示されているように低い値で、または行33に示きれ
ているように高い値で一致したとすると、そのチャネル
に凄、続1れているビンの指示値についての妥当1把号
が存在するっ出力の値が行32に示でれているように一
致せず、そのビンに対する入カチャ坏ルが列35および
36に示でれているように3状態にされるものとすると
、そのビンは3状態にわる。列34に示されている状況
は不可能でるる。というのは、最低検出電圧以下にるる
間は、ビンは#高検出世圧より高いこ圧を読取ることが
できないからでろる。その状況は故障、おそらくは検出
器の故障を示すものでろる。るるチャネルのための入力
端子がj’E !!l]−gれ、両方の出力が一致しな
いとすると、その部品は入力駆動に一致しない。このチ
ギネルマンプ30は、ダイナミンク・カードおよびスタ
チフク・カードに対して同一でろる。
スタチフク・カードについての説明
第8図に示すように、スタチフク・カードは、パンクプ
レーン・バス変換器81およびバス・イアj’−7エイ
ス82fr介して、データバス22と交信する。パンク
プレーン・パス変換器81はシミュレーションにおいて
2枚以上のスタチフク・カードを使用できるようにする
とともに、ダイナミック・カードを使用できるようにす
る。付加カードへの情報はバレクプレーン・バス89’
i介して与えられる。バス・インターフェイスは、多重
信号線131を介して制御状態マシ/83に接続される
とともに、多重信号i!1lN80によりチャ汗ル駆劾
装置84と検出器85に接続される。制御状態マシン8
3は、カードの読出し/V込みサイクルを制御し、かつ
多重信号@ 132を介してチャネルi動装置84と検
出器85に接続される。チャネル駆動装置84はスタチ
フク・カードの各チャネルの駆動レベルを格納し、それ
を与える。(スタチフク・カードの一実施例は156チ
ヤネルを含む。)チャネル駆動装置は1部品を保持して
いる予盛へ駆動レベルを多重信号線88−4介して与え
る。チャネル駆動装置が第4図に詳しく示されている。
レーン・バス変換器81およびバス・イアj’−7エイ
ス82fr介して、データバス22と交信する。パンク
プレーン・パス変換器81はシミュレーションにおいて
2枚以上のスタチフク・カードを使用できるようにする
とともに、ダイナミック・カードを使用できるようにす
る。付加カードへの情報はバレクプレーン・バス89’
i介して与えられる。バス・インターフェイスは、多重
信号線131を介して制御状態マシ/83に接続される
とともに、多重信号i!1lN80によりチャ汗ル駆劾
装置84と検出器85に接続される。制御状態マシン8
3は、カードの読出し/V込みサイクルを制御し、かつ
多重信号@ 132を介してチャネルi動装置84と検
出器85に接続される。チャネル駆動装置84はスタチ
フク・カードの各チャネルの駆動レベルを格納し、それ
を与える。(スタチフク・カードの一実施例は156チ
ヤネルを含む。)チャネル駆動装置は1部品を保持して
いる予盛へ駆動レベルを多重信号線88−4介して与え
る。チャネル駆動装置が第4図に詳しく示されている。
検出器(第5図に詳しく示でれている)は平盤87上の
部品からの出力を多重信号1988を介して受け、線8
0上の情報をバス・インターフェイスへ送り、最後には
評価装置へ送る。基準ブロック86が線133を介して
チャネル駆動装置84と検出器85に結合され、高い検
出電圧および低い検出電圧を電力およびタグ電圧ととも
に与える。
部品からの出力を多重信号1988を介して受け、線8
0上の情報をバス・インターフェイスへ送り、最後には
評価装置へ送る。基準ブロック86が線133を介して
チャネル駆動装置84と検出器85に結合され、高い検
出電圧および低い検出電圧を電力およびタグ電圧ととも
に与える。
最低速度で動作てせられなければ効果的に機能しないる
る種の部品がるる。また、初期化できなくて、出力を反
復できなくする部品がるる。スタチフク・カード単独で
はそれらの部品全論理シミュレーションの部品として模
する方法としては不十分でるる。一方、ダイナミック・
カードの設計上の特徴によりそれらの部品をシミュレー
ション実行のために利用できる。
る種の部品がるる。また、初期化できなくて、出力を反
復できなくする部品がるる。スタチフク・カード単独で
はそれらの部品全論理シミュレーションの部品として模
する方法としては不十分でるる。一方、ダイナミック・
カードの設計上の特徴によりそれらの部品をシミュレー
ション実行のために利用できる。
高速度で動作せねばならないが、状態を初期化でさる部
品に対しては、ダイナミンク・カードは第7図に示すよ
うなやり方で動作する。スタチフク・カードと同様に、
入力ベクトルはステップ74に示すように評価装置から
1度に1つ読出される。
品に対しては、ダイナミンク・カードは第7図に示すよ
うなやり方で動作する。スタチフク・カードと同様に、
入力ベクトルはステップ74に示すように評価装置から
1度に1つ読出される。
第1のベクトルが読出されて、ステップ75に示されて
いるようにダイナミック・カードにより格納される。ス
テップ76においては、格納されている全てのベクトル
が部品へ与えられる。しかし、この点においては、第1
のベクトルのみがダイナミック・カードにより格納され
ている。第1のベクトルが部品へ与えられた後で、ステ
ップ77において部品の出力が検出される。ステップ7
8の間に、ダイナミック・カードはそれの制御レジスタ
を検査して、そのベクトルが部品へ与えるべき最後のベ
クトルかどうかを調べる。この場合には、その検査結果
は否定でろって、カードはステップ74へ戻!り、FF
価装置から第2のベクトルを読出す。そのベクトルを記
憶装置に加えた後で、ダイナミック・カードはステップ
76において第2のベクトルばかシでなく、第1および
第2のベクトルを部品へ与える。第2のベクトルが与え
られた後で、部品の出力がステップ77において検査す
れる。この動作が1〜nの全てのベクトルに対して自動
的に繰返えされる。n番目のベクトルが評価装置から読
出でれて、以前に読出ぜれたベクトルに加えられた後で
、ダイナミック・カードは1〜nの全てのベクトルを部
品へ与え、n番目のベクトルの後のステップ77におい
て部品の出力を検食し、そして、n番目のベクトルが最
後のベクトルでろることをそれの制御レジスタが示して
いるから、シミュレーションを終る(ステップ79)。
いるようにダイナミック・カードにより格納される。ス
テップ76においては、格納されている全てのベクトル
が部品へ与えられる。しかし、この点においては、第1
のベクトルのみがダイナミック・カードにより格納され
ている。第1のベクトルが部品へ与えられた後で、ステ
ップ77において部品の出力が検出される。ステップ7
8の間に、ダイナミック・カードはそれの制御レジスタ
を検査して、そのベクトルが部品へ与えるべき最後のベ
クトルかどうかを調べる。この場合には、その検査結果
は否定でろって、カードはステップ74へ戻!り、FF
価装置から第2のベクトルを読出す。そのベクトルを記
憶装置に加えた後で、ダイナミック・カードはステップ
76において第2のベクトルばかシでなく、第1および
第2のベクトルを部品へ与える。第2のベクトルが与え
られた後で、部品の出力がステップ77において検査す
れる。この動作が1〜nの全てのベクトルに対して自動
的に繰返えされる。n番目のベクトルが評価装置から読
出でれて、以前に読出ぜれたベクトルに加えられた後で
、ダイナミック・カードは1〜nの全てのベクトルを部
品へ与え、n番目のベクトルの後のステップ77におい
て部品の出力を検食し、そして、n番目のベクトルが最
後のベクトルでろることをそれの制御レジスタが示して
いるから、シミュレーションを終る(ステップ79)。
このようにして、状態が時間とともに変化する部品を論
理シミュレーションにおいて利用できる。第1のベクト
ルから、その特定の時刻に部品へ与えられるベクトルま
での全てのベクトルを読出すことにより、部品の状態は
、ベクトルの間では変化しない。
理シミュレーションにおいて利用できる。第1のベクト
ルから、その特定の時刻に部品へ与えられるベクトルま
での全てのベクトルを読出すことにより、部品の状態は
、ベクトルの間では変化しない。
ダイナミック・カードはベクトルを入力するためにvx
2xn個のラム(ram)を保持する。ここに、nはカ
ードにより駆動できる論理的に能動的なビンの数、Vは
カードにより支持されるベクトルの数である。全ベクト
ル列が評価装置のアドレス・スペース内にマツプされ、
任意の順序で読出しおよび書込みを行うことができる。
2xn個のラム(ram)を保持する。ここに、nはカ
ードにより駆動できる論理的に能動的なビンの数、Vは
カードにより支持されるベクトルの数である。全ベクト
ル列が評価装置のアドレス・スペース内にマツプされ、
任意の順序で読出しおよび書込みを行うことができる。
スタチフク・カードと同様に、ダイナミンク・カードは
論理的に能動的な各ピンごとにlりのチャネルを有する
。
論理的に能動的な各ピンごとにlりのチャネルを有する
。
制御レジスタとして知られているダイナミック・カード
上の24ビツト場所が書込み専用場所として利用される
。その書込み専用場所は、いくつかの動作モードからダ
イナミック・カードに利用できる動作モード、たとえば
まとめて実行する(collective go)モー
ド、ユーザー・ストローブ・モード、およびループ・モ
ードを通釈する。
上の24ビツト場所が書込み専用場所として利用される
。その書込み専用場所は、いくつかの動作モードからダ
イナミック・カードに利用できる動作モード、たとえば
まとめて実行する(collective go)モー
ド、ユーザー・ストローブ・モード、およびループ・モ
ードを通釈する。
まとめて実行する語が書込まれるたびに、現在のスター
ト・アドレスから始って、その特定の通し読出しくre
adthrough)に対する終りベクトルとしてマ一
つされるベクトルで終るまでのベクトルが与えられる。
ト・アドレスから始って、その特定の通し読出しくre
adthrough)に対する終りベクトルとしてマ一
つされるベクトルで終るまでのベクトルが与えられる。
まとめて実行する語は全てのダイナミック・カードのた
めの標漁的な場所において見出されるから、1枚のカー
ドに存在するものより多くのチャネル・リソースを必璧
とする駆動装置に何枚かのカードを同期石せることかで
きる。
めの標漁的な場所において見出されるから、1枚のカー
ドに存在するものより多くのチャネル・リソースを必璧
とする駆動装置に何枚かのカードを同期石せることかで
きる。
まとめて実行するモードは、ループ・モードとは両立し
ない。ループ・モードについては後で説明する。
ない。ループ・モードについては後で説明する。
制御レジスタのユーザー・ストローブ・ビットが能動的
でるると、ベクトル通し読出しと出力の検出は、S−ザ
ーの制御下にある。ベクトルの通し読出し中は、外部の
準備完了信号を受けるまで、新しい各ベクトルは部品へ
与えられない。同様に、準備完了信号が受けられるまで
出力は検出てれない。このモードは、長い応答時間で外
部の物理的な装置とインターフェイスする時に利用され
る。
でるると、ベクトル通し読出しと出力の検出は、S−ザ
ーの制御下にある。ベクトルの通し読出し中は、外部の
準備完了信号を受けるまで、新しい各ベクトルは部品へ
与えられない。同様に、準備完了信号が受けられるまで
出力は検出てれない。このモードは、長い応答時間で外
部の物理的な装置とインターフェイスする時に利用され
る。
ループ・モードが行九でいる時は、入力ベクトル・ラム
(r−m)が、最初から内側ルーズ終りビットにより定
められる点まで連続してサイクルする。
(r−m)が、最初から内側ルーズ終りビットにより定
められる点まで連続してサイクルする。
シミュレーション・ベクトルは内側ループの終シに開始
され、最後のベクトルまで8行される。出力は検出され
、部品は内側ループへ再び戻る。このモードは、初期化
できない装置の状態を保持するために有用でるる。
され、最後のベクトルまで8行される。出力は検出され
、部品は内側ループへ再び戻る。このモードは、初期化
できない装置の状態を保持するために有用でるる。
次に第6図を参照してループ・モードについて説明する
。ループ・モードは、内側ループ61と外側ループ63
により構成される。内側ループ61は、読出されるベク
トルのシミュレーションに先立って書込まれる1組のベ
クトルである。内側ループ61は、模される特定の部品
についてユーザーにより作られる。シミュレーション・
ベクトルが与えられるまで、部品は内側ループ61内で
連続してサイクルでせられる。内側ループ61は、シミ
ュレーションの実行が開始でれた時に、部品の状態が常
に同一でろるようなものでろる。シミュレーション・ベ
クトルを実行するための信号が与えられると、部品は、
内側ループの終9で出て、外側ループ63内の全てのベ
クトルが部品へ与えられる。外側ループは、シミュレー
ション・ベクトル64とパディング・ベクトル66で構
成される。ダイナミック・カードの最後のチャ坏ルを制
御する24ビットには3個のビットO,I、Sが含まれ
る。それらのビットは、ループ・モードの動作を制御す
る。Iビットは、内側ループ終pビットを表すベクトル
を定める。ループ・モードにおいてはベクトルが部品へ
連続して与えられる。この動作は開始場所から始って内
側ループ終りビット場所で終る。0ビットは外側ループ
終りビットを定める。外側ループ終りビットを含んでい
るベクトルを読出した後で、カードは内01)1ループ
へ戻る。Sビットはストローブ・ビットでろp、模でれ
ている部品の出力は、Sビットが1でろるようなベクト
ルの後で検15−gれる。■ビン)t−含んでいるベク
トル1でのベクトルはループ・モード中は変化しないが
、Sビットは各シミュレーションの実行後に1だけ高い
ベクトルへ動かされる。ループ・モードを実行石せるた
めに、外側ループ63は、毎回、部品を内側ループ初期
化状態62へ灰石なければならない。シミュレーション
の最後のベクトルでbるベクトルnVCおける部品の状
態はその状態と同じでないことがるるから、部品を適正
な状態へ戻すために、バンディング・ベクトル66(す
なわち、シミュレーション実行の部分でない一遍のベク
トル)が利用される。バンディング・ベクトル66はシ
ミュレーション実行の前にユーザーにより決定される。
。ループ・モードは、内側ループ61と外側ループ63
により構成される。内側ループ61は、読出されるベク
トルのシミュレーションに先立って書込まれる1組のベ
クトルである。内側ループ61は、模される特定の部品
についてユーザーにより作られる。シミュレーション・
ベクトルが与えられるまで、部品は内側ループ61内で
連続してサイクルでせられる。内側ループ61は、シミ
ュレーションの実行が開始でれた時に、部品の状態が常
に同一でろるようなものでろる。シミュレーション・ベ
クトルを実行するための信号が与えられると、部品は、
内側ループの終9で出て、外側ループ63内の全てのベ
クトルが部品へ与えられる。外側ループは、シミュレー
ション・ベクトル64とパディング・ベクトル66で構
成される。ダイナミック・カードの最後のチャ坏ルを制
御する24ビットには3個のビットO,I、Sが含まれ
る。それらのビットは、ループ・モードの動作を制御す
る。Iビットは、内側ループ終pビットを表すベクトル
を定める。ループ・モードにおいてはベクトルが部品へ
連続して与えられる。この動作は開始場所から始って内
側ループ終りビット場所で終る。0ビットは外側ループ
終りビットを定める。外側ループ終りビットを含んでい
るベクトルを読出した後で、カードは内01)1ループ
へ戻る。Sビットはストローブ・ビットでろp、模でれ
ている部品の出力は、Sビットが1でろるようなベクト
ルの後で検15−gれる。■ビン)t−含んでいるベク
トル1でのベクトルはループ・モード中は変化しないが
、Sビットは各シミュレーションの実行後に1だけ高い
ベクトルへ動かされる。ループ・モードを実行石せるた
めに、外側ループ63は、毎回、部品を内側ループ初期
化状態62へ灰石なければならない。シミュレーション
の最後のベクトルでbるベクトルnVCおける部品の状
態はその状態と同じでないことがるるから、部品を適正
な状態へ戻すために、バンディング・ベクトル66(す
なわち、シミュレーション実行の部分でない一遍のベク
トル)が利用される。バンディング・ベクトル66はシ
ミュレーション実行の前にユーザーにより決定される。
一般に、いくりかの明らかなバンディング・ジ−タンス
66を必要とすることがろる。評価装置は、最初の状態
に復帰するためにどのバンディング・シーケンスが求め
られるかを、シミュレーションからの情報を基にして選
択する。Sビットを−有するベクトルの直後で、内側ル
ープを去る゛ようダイナミック・カードが指令される前
に、求められているバンディング妙Sf込まれる。
66を必要とすることがろる。評価装置は、最初の状態
に復帰するためにどのバンディング・シーケンスが求め
られるかを、シミュレーションからの情報を基にして選
択する。Sビットを−有するベクトルの直後で、内側ル
ープを去る゛ようダイナミック・カードが指令される前
に、求められているバンディング妙Sf込まれる。
ダイナミック・カードについての説明
第9a図および第9b図はダイナミック・カードのブロ
ック囚を示す。アドレスおよびデータ情報が、バンクブ
レーンバスを介してダイナミンク・カードに入る。バン
クブレーンバスは、アドレスバス103とデータバス1
04に分離されているのが示されている。バス・インタ
ーフェイス91はアドレスラッチも含む。入力ベクトル
は、データバス106を通って第9b図に示されている
ベクトルRAM94へ与えられる。新しい各ベクトルが
ダイナミック・カードにより受けられるたびに、そのベ
クトルは、ベクトルRAMに既に格納でれているベクト
ルに加えられる。ベクトルRAM94は評価装置から受
けたベクトルを格納し、アドレスによりアクセスでれ得
る。実行指令を受けると、RAMに格納されている全て
のベクトルが、チャネル駆動装置95へ与えられ、そこ
から部品へ連続した流れで与えられる。ループ・モード
においては、内側ループを定めるベクトルがチャネル駆
動装置95へ連成して与えられる。制御データはバス1
05を通って制御状態マシン93へ進む。この制御状態
マシンは、七のゑタチンク・カードの対応する部分と同
様に、ユーザー制御の下に読出しサイクルおよび書込み
サイクルを制御し、かつ他の制御情報を処理する。この
情報には、Sビット71の状態と、エビット72の状態
と、Oビット73の状態とが含まれる。制御データは、
カード制御バス109を通ってベクトルRAM94に達
する。図示のように、ピン)S、I、Oの状態は、ベク
トルRAM94に含まれているベクトル情報に加えられ
る。各ベクトルに対して、情報の2ビット(すなわち、
線111上の3状態情報と線112上の値データ)がチ
ャネル駆動装置95(第4図)へ与えられる。チャネル
駆動装置はベクトル金子盤96に含まれている模でれて
いる部品へ与える。各ビンの状態は、線113を介して
検出器102(第5図)へ与えられる。チャネル駆動装
#95と検出器は、スタチック・カードとダイナミック
・カードの両方において同一の機能を実行する。Sビッ
トが1であるベクトルに対しては、装置の出力が記@さ
れて、データバス106を介してバス・インターフェイ
スへ送り戻される。スタチック・カードと同様に、電力
および基準電圧が、基準ブロック97により供給される
。開始アドレス・レジスタについての情報が開始アドレ
ス・レジスタ・ブロック98に含まれる。種々のベクト
ルをシミュレーション実行の開始ベクトルとして選択で
きるように、その情報f−1約119を通ってベクトル
RAM94へ与えられる。このようにして、物理的な部
品が回路において何回か繰返光されると、ベクトルの実
行がベクトルOにおいて開始でれ、部品が回路中の別の
点に現れると、開始アドレス・レジスタが、実行におけ
る最初のベクトルとしてるる他のベクトルを指名する。
ック囚を示す。アドレスおよびデータ情報が、バンクブ
レーンバスを介してダイナミンク・カードに入る。バン
クブレーンバスは、アドレスバス103とデータバス1
04に分離されているのが示されている。バス・インタ
ーフェイス91はアドレスラッチも含む。入力ベクトル
は、データバス106を通って第9b図に示されている
ベクトルRAM94へ与えられる。新しい各ベクトルが
ダイナミック・カードにより受けられるたびに、そのベ
クトルは、ベクトルRAMに既に格納でれているベクト
ルに加えられる。ベクトルRAM94は評価装置から受
けたベクトルを格納し、アドレスによりアクセスでれ得
る。実行指令を受けると、RAMに格納されている全て
のベクトルが、チャネル駆動装置95へ与えられ、そこ
から部品へ連続した流れで与えられる。ループ・モード
においては、内側ループを定めるベクトルがチャネル駆
動装置95へ連成して与えられる。制御データはバス1
05を通って制御状態マシン93へ進む。この制御状態
マシンは、七のゑタチンク・カードの対応する部分と同
様に、ユーザー制御の下に読出しサイクルおよび書込み
サイクルを制御し、かつ他の制御情報を処理する。この
情報には、Sビット71の状態と、エビット72の状態
と、Oビット73の状態とが含まれる。制御データは、
カード制御バス109を通ってベクトルRAM94に達
する。図示のように、ピン)S、I、Oの状態は、ベク
トルRAM94に含まれているベクトル情報に加えられ
る。各ベクトルに対して、情報の2ビット(すなわち、
線111上の3状態情報と線112上の値データ)がチ
ャネル駆動装置95(第4図)へ与えられる。チャネル
駆動装置はベクトル金子盤96に含まれている模でれて
いる部品へ与える。各ビンの状態は、線113を介して
検出器102(第5図)へ与えられる。チャネル駆動装
#95と検出器は、スタチック・カードとダイナミック
・カードの両方において同一の機能を実行する。Sビッ
トが1であるベクトルに対しては、装置の出力が記@さ
れて、データバス106を介してバス・インターフェイ
スへ送り戻される。スタチック・カードと同様に、電力
および基準電圧が、基準ブロック97により供給される
。開始アドレス・レジスタについての情報が開始アドレ
ス・レジスタ・ブロック98に含まれる。種々のベクト
ルをシミュレーション実行の開始ベクトルとして選択で
きるように、その情報f−1約119を通ってベクトル
RAM94へ与えられる。このようにして、物理的な部
品が回路において何回か繰返光されると、ベクトルの実
行がベクトルOにおいて開始でれ、部品が回路中の別の
点に現れると、開始アドレス・レジスタが、実行におけ
る最初のベクトルとしてるる他のベクトルを指名する。
明らかに、このようにして動作している時は、その特定
の部品に対して実行できるベクトルの総数が減少される
。
の部品に対して実行できるベクトルの総数が減少される
。
盤アドレス・ブロック92が種々の装置に結合される。
このブロックは、バス・サイクルのアドレスをカード土
のアドレスと比較し、カードの種々のリソースがアドレ
スされた時に選択信号を発生する。
のアドレスと比較し、カードの種々のリソースがアドレ
スされた時に選択信号を発生する。
チャネル駆動装置
チャネル駆動装置が第4図に示されている。入力ベクト
ルが第4図のデータバス40に入る。各チャネルに対し
て2ビットが求められ、フリツプフロツプ44から線4
5.46へ出力てれた2ビットが第4図および第5図に
わたって追跡される。
ルが第4図のデータバス40に入る。各チャネルに対し
て2ビットが求められ、フリツプフロツプ44から線4
5.46へ出力てれた2ビットが第4図および第5図に
わたって追跡される。
線45上のビットは、このチャネルにおけるピンドライ
バを3状態におくべきか否かを指示し、線46における
ビットは、部品を高レベルと低レベルのいずれに駆動す
べきかを指示する。情報は、3状態にすることが可能な
ドライバ43を通った後で、抵抗器42を通って線47
へ伝えらねる。
バを3状態におくべきか否かを指示し、線46における
ビットは、部品を高レベルと低レベルのいずれに駆動す
べきかを指示する。情報は、3状態にすることが可能な
ドライバ43を通った後で、抵抗器42を通って線47
へ伝えらねる。
抵抗器42から出るチャネル94は抵抗器48およびタ
グ電圧4日に相互に接続される。最後に、線41を通し
て、チャネル94はビンと検出器(第5図)に接続され
る。
グ電圧4日に相互に接続される。最後に、線41を通し
て、チャネル94はビンと検出器(第5図)に接続され
る。
検出器
第5図に示されている検出器は、チャネル94に接ft
fcGれているビンの出力を検出する。そのビンの出力
は線41全通って部品53へ与えられる。
fcGれているビンの出力を検出する。そのビンの出力
は線41全通って部品53へ与えられる。
図示のように、チャネル94の出力はクアンド差動鞄(
quad differet*tiil 1ine)
受信器530点B−とD−に入る。低い基準電圧51
がクアンド差!tlll線受侶器53の点D+に入り、
高い基準電圧が点B+に入る。部品53から出るa58
はLビットを表し、線57は0ビットを衣す。出力は、
フリツプフロツプ54を通ってデータバス59へ与えら
れ、そこから評価装置へ戻る。
quad differet*tiil 1ine)
受信器530点B−とD−に入る。低い基準電圧51
がクアンド差!tlll線受侶器53の点D+に入り、
高い基準電圧が点B+に入る。部品53から出るa58
はLビットを表し、線57は0ビットを衣す。出力は、
フリツプフロツプ54を通ってデータバス59へ与えら
れ、そこから評価装置へ戻る。
以上説明したように、スタチック・カードのチャネルと
ダイナミック・カードのチャネルとは、スタチック・カ
ードが7リングフロンプ54を有しないことを除き、同
一でるる。しかし、第4図に示すように、ダイナミック
・カードは、Sビットに関する情報を線71に受け、■
ビットに関する情報を線72に受け、0ビットに関する
情報を約73VC受ける。Sピットの値が1でおると、
その特定のベクトルはその実行におけるfL後のベクト
ルでろり、ビンの1直がベクトルの終りに検出される。
ダイナミック・カードのチャネルとは、スタチック・カ
ードが7リングフロンプ54を有しないことを除き、同
一でるる。しかし、第4図に示すように、ダイナミック
・カードは、Sビットに関する情報を線71に受け、■
ビットに関する情報を線72に受け、0ビットに関する
情報を約73VC受ける。Sピットの値が1でおると、
その特定のベクトルはその実行におけるfL後のベクト
ルでろり、ビンの1直がベクトルの終りに検出される。
エビットの値が1であると、そのベクトルは内側ループ
における最後のベクトルを表す00ピツトの値が1でる
ると、そのベクトルは外側ループの終りを表す。第5図
かられかるように、ビットS、I、0id1,171,
72.73をそれぞれ通ってフリツプフロツプ54へ与
えられ、そこからデータバス59を介して評価装置へ与
えられる。
における最後のベクトルを表す00ピツトの値が1でる
ると、そのベクトルは外側ループの終りを表す。第5図
かられかるように、ビットS、I、0id1,171,
72.73をそれぞれ通ってフリツプフロツプ54へ与
えられ、そこからデータバス59を介して評価装置へ与
えられる。
以上、物理的な部品を設計シミュレーションの一部とし
て含ませることができるようにする装置について説明し
た。チャネルの独特の構造およびルーズ・モードにより
、広範囲の部品を高い効率で模することができる。
て含ませることができるようにする装置について説明し
た。チャネルの独特の構造およびルーズ・モードにより
、広範囲の部品を高い効率で模することができる。
第1図は本発明の全体のアーキテクチャを示すブロック
図および本発明に関連して用いられる従来の論理シミュ
レータのブロック図、第2図はベクトルを発生する方法
を示す図、第3図はf1々の入力値と種々の出力値に対
する部品の状態を示す図、第4図はダイナミック・カー
ド・チャネルの一部の電気回路図、第5図はダイナミッ
ク・カード・チャネルの一部の検出器を示す電気回路図
、第6図はループ・モードの動作を示すために用いられ
る流れ図、第7図はダイナミック・カードの動作を示す
流れ図、第8図はスタチツク・カードを示すブロック図
、第9&図および第9b図はダイナミック・カードを示
すブロック図、第10図は個々のチャネルを示す電気回
路図である。 20・・・・物理的に模する装置、21・・・・予盛、
23・・・・スタチツク・カード、24・・・・ダイナ
ミック・カード、25・・・・部品、26・・・・クロ
ツク、27・・・・データ線、28・・・・ベクトル変
化線、29・・・・記憶装置パス、30・・・・チャネ
ルマツプ、43・・・・3状態ドライバ、61・・・・
内側ループ、63・・・・外側ループ、81 ・・・・
ノ;ツクプレーン・バス変換装置、81・・・・ノくス
・インターフェイス、83.93・・・ ・1till
i 状態マシン、84.95・・・・チャネルElv
J装fL85 、102・・・・検出器、86.97・
・・・基準ブロック、94・・・・ベクトルRAM、9
8・・・・開始アドレス・レジスタ・プロツタ。 特許出願人 ディジー・システムズ・コーポレーシ
ョン代理人 山川政調((す・2名) 4孕j ガ・−72? 4ン2 込77住贋!f直 4侠δ
図および本発明に関連して用いられる従来の論理シミュ
レータのブロック図、第2図はベクトルを発生する方法
を示す図、第3図はf1々の入力値と種々の出力値に対
する部品の状態を示す図、第4図はダイナミック・カー
ド・チャネルの一部の電気回路図、第5図はダイナミッ
ク・カード・チャネルの一部の検出器を示す電気回路図
、第6図はループ・モードの動作を示すために用いられ
る流れ図、第7図はダイナミック・カードの動作を示す
流れ図、第8図はスタチツク・カードを示すブロック図
、第9&図および第9b図はダイナミック・カードを示
すブロック図、第10図は個々のチャネルを示す電気回
路図である。 20・・・・物理的に模する装置、21・・・・予盛、
23・・・・スタチツク・カード、24・・・・ダイナ
ミック・カード、25・・・・部品、26・・・・クロ
ツク、27・・・・データ線、28・・・・ベクトル変
化線、29・・・・記憶装置パス、30・・・・チャネ
ルマツプ、43・・・・3状態ドライバ、61・・・・
内側ループ、63・・・・外側ループ、81 ・・・・
ノ;ツクプレーン・バス変換装置、81・・・・ノくス
・インターフェイス、83.93・・・ ・1till
i 状態マシン、84.95・・・・チャネルElv
J装fL85 、102・・・・検出器、86.97・
・・・基準ブロック、94・・・・ベクトルRAM、9
8・・・・開始アドレス・レジスタ・プロツタ。 特許出願人 ディジー・システムズ・コーポレーシ
ョン代理人 山川政調((す・2名) 4孕j ガ・−72? 4ン2 込77住贋!f直 4侠δ
Claims (15)
- (1)物理的な電気部品を論理シミユレーシヨン・コン
ピュータに電気的に結合する接続手段と;前記部品を刺
激するための情報を含むデータ・ベクトルを前記部品へ
与えるために前記コンピュータと前記部品に結合される
複数のチャネルであつて、前記部品を刺激する駆動手段
と、前記部品の刺激された結果を表す出力を決定する検
出手段を含む前記複数のチャネルと; それらのチャネルおよび前記接続手段に結合され、前記
データを格納する記憶装置と、 前記ベクトルを前記部品を通つて連続してサイクルさせ
るために前記チャネルに結合されるループ手段と を備え、それにより、前記部品を、ソフトウェアにより
模する操作の必要なしに、論理シミユレーシヨン部分と
して利用できることを特徴とする電気的論理シミユレー
シヨンにおいて物理的な電気部品を模する装置。 - (2)特許請求の範囲第1項記載の装置であつて、前記
駆動手段は、3状態にすることが可能なドライバに結合
されて前記ベクトルを格納する複数のラッチを含み、前
記3状態にすることが可能なドライバは抵抗器を介して
前記部品と前記検出手段および第1の電圧に結合され、
前記抵抗器は前記3状態にすることが可能なドライバへ
損傷を与える帰還電流が与えられることを阻止するのに
十分な値を有することを特徴とする装置。 - (3)特許請求の範囲第2項記載の装置であつて、前記
検出手段は、第2の電圧と前記部品に結合される第1の
比較器と、前記第2の電圧より高い第3の電圧と前記部
品に結合される第2の比較器とを含み、それにより前記
第1の比較器と前記第2の比較器との出力は前記部品の
出力を高、低または中間であるとして示すことを特徴と
する装置。 - (4)特許請求の範囲第3項記載の装置であつて、前記
ループ手段は前記記憶装置内のビット・アドレスからの
ビット指令により制御され、前記ビット・アドレスは前
記駆動手段と前記検出手段に結合されることを特徴とす
る装置。 - (5)特許請求の範囲第4項記載の装置であつて、前記
記憶装置は前記コンピュータと前記チャネルに結合され
るランダム・アクセス・メモリを含むことを特徴とする
装置。 - (6)事象駆動形アルゴリズムを実現するために第1の
バスに結合される論理シミユレーシヨン・コンピュータ
と; 前記部品の状態が時間の経過により変化しない時に前記
部品を模するために前記第1のバスに結合され、前記コ
ンピュータから入力ベクトルを受けて、それらの入力ベ
クトルを前記部品へ与える第1の手段と; 前記部品からの前記入力ベクトルを受けて、それらの入
力ベクトルを格納し、かつそれらのベクトルを前記コン
ピュータへ連続して与える記憶装置を含み、前記部品が
適切に動作するために最低速度で動作せねばならない時
、および前記部品を初期化できない時に前記部品を模す
る第2の手段とを備え; 前記第1の手段と前記第2の手段は複数のチャネルを備
え、それらのチャネルは検出手段と駆動手段を含み、そ
の駆動手段は3状態にすることが可能な複数のドライバ
を含んでおり; 前記部品をソフトウェアにより模することなしに論理シ
ミユレーシヨンにおいて利用できることを特徴とする電
気的論理シミユレーシヨンにおいてその部分として物理
的な電気部品を模する装置。 - (7)特許請求の範囲第6項記載の装置であつて、前記
第1の手段は前記部品を駆動するために複数のチャネル
を含み、それらのチャネルは2ビットの情報を含み、前
記部品の論理的に能動的な各ビンごとに1つのチャネル
があり、前記チャネルは検出器を含み、その検出器は、
前記部品の出力を高、低または3状態として識別できる
ように、基準電圧に結合され、前記第1の手段は前記コ
ンピュータと交信するためにインターフェイス・バスを
含むことを特徴とする装置。 - (8)特許請求の範囲第6項記載の装置であつて、前記
第2の手段は、前記コンピュータからの前記ベクトルを
格納するためのランダム・アクセス・メモリと、前記部
品を駆動するための複数のチャネルとを含み、それら複
数のチャネルは前記メモリに格納されている前記ベクト
ルの全てを前記部品へ連続して与え、前記チャネルは前
記部品の出力を高、低または3状態として識別する検出
器を含み、前記第2の手段は前記コンピュータと交信す
るためにバス・インターフェイスを含むとともに、前記
ベルトルを前記コンピュータを通じて連続してサイクル
させるためにループ手段を含むことを特徴とする装置。 - (9)特許請求の範囲第8項記載の装置であつて、前記
第2の手段は固定指令場所を含み、その場所は複数の前
記第2の手段を同期できるようにし、それにより2つ以
上の前記第2の手段からの前記チャネルの使用を求める
部品を模し得ることを特徴とする装置。 - (10)特許請求の範囲第8項記載の装置であつて、前
記ループ手段は前記メモリ内のビット・アドレスからの
ビット指令により制御され、前記ビット・アドレスは前
記部品を通じて前記ベクトルを連続してサイクルさせる
ために前記チャネルに結合され、それにより、初期化で
きない部品を反復可能な状態におくことができ、最低速
度で動作させねばならない部品を利用できることを特徴
とする装置。 - (11)第1のバスに結合され、アドレス・スペースを
含み、物理的な電気部品を刺激するために使用すべきデ
ータ・ベクトルを与える論理シミユレーシヨン・コンピ
ュータと; 前記第1のバスと前記部品に結合され、前記コンピュー
タから前記ベクトルを受けて、それらのベクトルを前記
部品へ与える第1および第2の手段とを備え; 前記第1および第2の手段は、複数のチャネルを含み、
それらのチャネルは駆動手段と検出手段を備え; 前記第2の手段は、複数の前記ベクトルを格納する記憶
装置と、前記ベクトルを前記部品を通じて連続してサイ
クルさせるためのループ手段を含み; ソフトウェアにより模することなしに論理シミユレーシ
ヨンにおいて前記部品を利用できることを特徴とする電
気的論理シミユレーシヨンにおいてその部分として物理
的な電気部品を模する装置。 - (12)特許請求の範囲第11項記載の装置であつて、
前記駆動手段は前記コンピュータのために高/低入力お
よび3状態/非3状態入力を受ける第1および第2のラ
ッチを含み、それらの第1および第2のラッチは3状態
ドライバに結合され、この3状態ドライバは抵抗器を介
して前記部品と、前記検出手段および第1の電圧に結合
されることを特徴とする装置。 - (13)特許請求の範囲第12項記載の装置であつて、
前記検出手段は第1の比較器と第2の比較器を含み、前
記第1の比較器は第2の電圧と前記部品および前記第1
の電圧に結合され、前記第2の比較器は第3の電圧と前
記部品および前記第1の電圧に結合され、前記第1の電
圧は3状態の検出を行えるようにし、前記第2および第
3の電圧は前記部品の出力の高/低検出を行えるように
することを特徴とする装置。 - (14)特許請求の範囲第13項記載の装置であつて、
前記第1の手段は、前記第1のバスと前記駆動手段およ
び前記検出手段に結合されるバス・インターフェイスと
、 このバス・インターフェイスと前記駆動手段および前記
検出手段に結合され、前記第1のカードの読出しサイク
ルと書込みサイクルを制御する制御状態マシンと、 前記駆動手段と前記検出手段に結合され、電力と、前記
第1の電圧と、前記第2の電圧、および第3の電圧を与
える基準ブロックと、 前記部品を保持するために前記駆動手段と前記検出手段
に結合されるとりつけ手段と を含むことを特徴とする装置。 - (15)特許請求の範囲第14項記載の装置であつて、
前記第2の手段は、 前記第1のバスと、前記記憶装置と、前記検出手段と、
バス・サイクルのアドレスを前記記憶装置内のアドレス
と比較する盤アドレス・ブロックとに結合されるバス・
インターフェイスと、前記第1のバスと、前記盤アドレ
ス・ブロックおよび前記メモリに結合され、前記第2の
手段の読出しサイクルと書込みサイクルを制御し、かつ
前記ループ手段を制御する制御状態マシンと、前記メモ
リと、前記制御状態マシンおよび前記盤アドレス・ブロ
ックに結合され、読取り開始場所を含む開始アドレス・
レジスタと、 前記検出手段と、前記メモリ、および前記検出器に結合
されている前記接続手段に結合されて前記部品を保持す
る駆動手段と、 前記検出手段と前記駆動手段に結合され、電力と、前記
第1の電圧と、前記第2電圧および前記第3の電圧を与
える基準ブロックと を含むことを特徴とする装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US65142784A | 1984-09-17 | 1984-09-17 | |
US651427 | 2003-08-29 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6172365A true JPS6172365A (ja) | 1986-04-14 |
Family
ID=24612823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60201917A Pending JPS6172365A (ja) | 1984-09-17 | 1985-09-13 | 電気的論理シミユレーシヨンにおいて物理的な電気部品を模する装置 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPS6172365A (ja) |
DE (1) | DE3532484A1 (ja) |
FR (1) | FR2570527B1 (ja) |
GB (2) | GB2164768B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4937827A (en) * | 1985-03-01 | 1990-06-26 | Mentor Graphics Corporation | Circuit verification accessory |
US4744084A (en) | 1986-02-27 | 1988-05-10 | Mentor Graphics Corporation | Hardware modeling system and method for simulating portions of electrical circuits |
US4821173A (en) * | 1986-06-30 | 1989-04-11 | Motorola, Inc. | Wired "OR" bus evaluator for logic simulation |
US4998250A (en) * | 1988-09-08 | 1991-03-05 | Data I/O Corporation | Method and apparatus for determining an internal state of an electronic component |
US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
US5335191A (en) * | 1992-03-27 | 1994-08-02 | Cadence Design Systems, Inc. | Method and means for communication between simulation engine and component models in a circuit simulator |
JP3242277B2 (ja) * | 1995-03-20 | 2001-12-25 | 富士通株式会社 | シミュレーション装置 |
US5673295A (en) * | 1995-04-13 | 1997-09-30 | Synopsis, Incorporated | Method and apparatus for generating and synchronizing a plurality of digital signals |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4590581A (en) * | 1983-05-09 | 1986-05-20 | Valid Logic Systems, Inc. | Method and apparatus for modeling systems of complex circuits |
-
1985
- 1985-08-21 GB GB08520915A patent/GB2164768B/en not_active Expired
- 1985-09-12 DE DE19853532484 patent/DE3532484A1/de not_active Withdrawn
- 1985-09-13 JP JP60201917A patent/JPS6172365A/ja active Pending
- 1985-09-13 FR FR858513600A patent/FR2570527B1/fr not_active Expired
-
1986
- 1986-05-22 GB GB08612548A patent/GB2173930B/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
GB8612548D0 (en) | 1986-07-02 |
GB2173930B (en) | 1988-05-25 |
GB8520915D0 (en) | 1985-09-25 |
DE3532484A1 (de) | 1986-03-27 |
GB2164768B (en) | 1988-05-25 |
GB2173930A (en) | 1986-10-22 |
FR2570527B1 (fr) | 1989-08-25 |
GB2164768A (en) | 1986-03-26 |
FR2570527A1 (fr) | 1986-03-21 |
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