JP3242277B2 - シミュレーション装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段及び作用（図１） 実施例（図２〜図２７） 発明の効果

【０００２】

【産業上の利用分野】本発明は、内部論理が不明な部分
を含む論理回路をシミュレーションする際に、その内部
論理が不明な部分のシミュレーションモデルを構築する
代わりに、その部分を構成する実チップ（実部品）を用
いてシミュレーションを行なうシミュレーション装置に
関する。特に、本発明は、ＣＡＥ（Computer Aided Eng
ineering）分野における論理タイミング・シミュレーシ
ョンのハードウエア・アクセラレータ（論理シミュレー
ション専用ハードウエア部）上での実チップシミュレー
ション方式に関する。

【０００３】

【従来の技術】一般に、ＣＡＥ分野でのシミュレーショ
ンの必要性・重要性は既知の事実であり、設計の常識と
なっている。論理シミュレーションの対象もシステム／
ボードレベルでの検証が重要である。ここで、市販のＭ
ＰＵのような内部論理が不明な部品を含む回路をシミュ
レーションするとき、その内部論理が不明な部品のシミ
ュレーションモデルを構築する代わりに実チップを用い
てシミュレーションを行なう方法、即ち、実チップシミ
ュレーションと呼ばれる手法がある。この手法は、近年
のＣＡＥシステムのシミュレーション、特にワークステ
ーション上でのシミュレーションにおいて有効なものと
なっている。

【０００４】この内部論理が不明な部品をシミュレーシ
ョンモデル化する方法としては、動作記述言語を用いて
表現する方法があるが、これは、その言語記述が複雑か
つ膨大なため、非常に時間を要し、且つ、完全なモデル
化は不可能であるほか、作成したモデルの検証が難しい
という問題がある。これに対して、実チップシミュレー
ションでは、部品のモデル化が不要であり、完全なモデ
ル化が可能である等の利点がある。

【０００５】従来、実チップシミュレーションを行なう
ことの可能なシミュレーション装置では、実チップを実
装されて駆動する特殊な実チップ駆動装置（ハードウエ
ア装置）と、論理シミュレーションを行なうプラットフ
ォーム（例えばワークステーション）とを個々にそなえ
るとともに、これらのハードウエア装置とプラットフォ
ームとを接続するためのＬＡＮ環境が必要となってい
る。

【０００６】このようなシミュレーション装置では、プ
ラットフォームにより通常のゲートモデル（内部論理が
明確でシミュレーションモデル化されたもの）に対して
論理シミュレーション処理を行なっている際に実チップ
を駆動する必要が生じると、プラットフォーム上のシミ
ュレーションプログラムは、通常のゲートモデルの論理
シミュレーション処理を停止し、実チップに対する入力
変化（イベント）を実チップ駆動装置に送信する。

【０００７】そのイベントを受けた実チップ駆動装置
は、該当する実チップを初期化し、現時刻までに与えら
れたイベントを履歴データとして保持し、その履歴デー
タを実チップに対して供給し、最終のイベントを与えた
後、その結果である出力値をサンプリングする。そし
て、サンプリング結果を、プラットフォーム上のシミュ
レーションプログラムに入力できるイベント形式に変換
した後、その変換結果（実チップからのイベント）をプ
ラットフォームに送信する。

【０００８】プラットフォーム上のシミュレーションプ
ログラムは実チップ駆動装置からイベントを受け取るこ
とで、実チップのシミュレーションを終了し、通常のモ
デルの論理シミュレーション処理を再開する。実チップ
シミュレーションを行なうことの可能な従来のシミュレ
ーション装置では、上述のような一連の作業を行なって
いる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来のシミュレーション装置による処理に際しては、
実チップとプラットフォーム上のシミュレーションプロ
グラムが処理する最小単位であるプリミティブとが同じ
扱いになるため、実チップの評価が終了するまで（イベ
ントを実チップに送信した後、実チップからそのイベン
トに応じた出力値が返ってくるまで）、プラットフォー
ム上のシミュレーションプログラムは次のプリミティブ
に対する処理を行なうことができない。

【００１０】また、実チップのシミュレーションと実チ
ップ以外のシミュレーションとを同時に並列的に行なう
と、実チップのシミュレーション中に、再度、実チップ
の入力端子に対するイベントが発生しても処理すること
ができない。つまり、実チップを駆動している間、ゲー
トモデル上のシミュレーションを全く行なえないか、あ
るいは、制限された範囲のシミュレーションしか行なえ
ず、効率的なシミュレーションを行なえない。

【００１１】さらに、シミュレーションプログラムと実
チップ駆動装置（ハードウエア装置）との間でＬＡＮを
用いてイベントを送受信する必要があり、イベントが多
くなればなるほど、シミュレーションには直接関係のな
い通信時間が、短縮できない時間として増加してしま
う。このため、シミュレーション処理に要する時間が増
大し、シミュレーションの高速化の妨げになっている。

【００１２】また、シミュレーションモデルとして、実
チップを使用しているということを明確に指示する必要
があり、シミュレーション利用者が注意を払わなければ
ならず不便であるなどの課題もあった。本発明は、この
ような課題に鑑み創案されたもので、イベントの送受信
時間を削減するとともに、シミュレーションモデルを一
体化して通常モデルと変わらない表現を実チップに対し
ても使用できるようにし、実チップを含んだシミュレー
ションモデルで高速なシミュレーションを可能にしたシ
ミュレーション装置を提供することを目的とする。

【００１３】

【課題を解決するための手段及び作用】図１は本発明の
原理ブロック図で、この図１において、１は内部論理が
不明な部分を含む論理回路のシミュレーションを行なう
シミュレーション装置であり、このシミュレーション装
置１は、実チップシミュレーション部２，論理シミュレ
ーション専用ハードウエア部３およびイベントトランス
ファネットワーク（高速専用ネットワーク）４から構成
されている。

【００１４】ここで、実チップシミュレーション部２
は、内部論理が不明な部分を構成する実チップ５を搭載
され、この実チップ５を駆動することにより内部論理が
不明な部分のシミュレーションを行なうものであり、論
理シミュレーション専用ハードウエア部３は、論理回路
のうち内部論理が記述された部分のシミュレーションを
行なうものである。

【００１５】そして、イベントトランスファネットワー
ク４は、実チップシミュレーション部２と論理シミュレ
ーション専用ハードウエア部３とを結合し、これらの実
チップシミュレーション部２と論理シミュレーション専
用ハードウエア部３との間におけるイベントデータの転
送を行なうものである。また、実チップシミュレーショ
ン部２に搭載される実チップ５の入力ピンおよび出力ピ
ンにのそれぞれ対して、シミュレーション処理を行なう
際の最小処理単位であるプリミティブを一つずつ生成し
て実チップ５をシミュレーションモデル化するととも
に、実チップシミュレーション部２に搭載される実チッ
プ５の双方向入出力ピンに対しては、入力方向と出力方
向とのそれぞれに１つの最小処理単位としてのプリミテ
ィブを生成して実チップ５をシミュレーションモデル化
することにより、実チップ５を複数のプリミティブの集
合として表現する（以上、請求項１）。上述のように、
実チップシミュレーション部２と論理シミュレーション
専用ハードウエア部３とをイベントトランスファネット
ワーク４により接続してイベントデータの転送を行なう
ことで、イベントの送受信時間を削減することができる
ほか、論理回路のシミュレーションモデルにおいて、実
チップシミュレーション部２でシミュレーションを行な
う部分と、論理シミュレーション専用ハードウエア部３
でシミュレーションを行なう部分とが結合され、シミュ
レーションモデルを一体化して通常モデルと変わらない
表現を実チップに対しても使用することができる（請求
項１）。

【００１６】なお、論理シミュレーション専用ハードウ
エア部３を、複数のプロセッサエレメントと、上記イベ
ントトランスファネットワーク４としての通信ネットワ
ークとから構成してもよく、この場合、シミュレーショ
ン対象である論理回路のうち内部論理が記述された部分
を、複数の部分回路に分割して、各部分回路を各プロセ
ッサエレメントに割り当て、各プロセッサエレメント
が、割り当てられた各部分回路のシミュレーションを行
なうとともに、実チップシミュレーション部２を、各プ
ロセッサエレメントと該通信ネットワークとの間のイン
タフェースと同一構成のインタフェースを介して、通信
ネットワークに実装・接続する。

【００１７】これにより、内部論理が記述された部分の
シミュレーションは各プロセッサエレメントにより行な
われ、内部論理が不明な部分のシミュレーションは、通
信ネットワーク（イベントトランスファネットワーク
４）を介して実チップシミュレーション部２で行なわ
れ、実チップシミュレーション部２を、ハードウエア
上、論理シミュレーション専用ハードウエア部３を構成
する各プロセッサエレメントと全く同様に扱いながら、
シミュレーション装置１に実装することができる（請求
項２）。

【００１８】また、実チップシミュレーション部２を、
実チップ５を搭載される実チップ部のほか、データ形式
変換部，パターンメモリ部およびピンエレクトロニクス
部から構成することもできる。ここで、データ形式変換
部は、プロセッサエレメントから通信ネットワークを介
し転送されてきたイベントデータを実チップ５用のデー
タ形式に変換する一方で、実チップ５からのイベントデ
ータをプロセッサエレメント用のデータ形式に変換する
ものである。

【００１９】パターンメモリ部は、論理回路のシミュレ
ーション開始後にプロセッサエレメントから通信ネット
ワークを介し転送されてきたイベントデータを、入力イ
ベントの履歴データとして時系列的に保持するものであ
る。ピンエレクトロニクス部は、実チップ５のシミュレ
ーションを行なう際にパターンメモリ部からの入力イベ
ントの履歴データを実チップ５に順次与えて実チップ５
における内部論理を再現させる一方で、実チップ５から
のイベントデータを出力イベントとしてサンプリングす
るものである。

【００２０】上述のごとく実チップシミュレーション部
２を構成することにより、プロセッサエレメントからの
イベントデータ（入力イベント）は、データ形式変換部
により実チップ５用のデータ形式に変換された後、パタ
ーンメモリ部に、過去の全イベントデータとともに時系
列的に保存される。そして、ピンエレクトロニクス部か
ら実チップ５に対してパターンメモリ部内の入力イベン
トの履歴データを最初から順に与えることで、実チップ
５の内部論理を再現し、その結果得られた実チップ５か
らのイベントデータ（出力イベント）が、ピンエレクト
ロニクス部によりサンプリングされる。

【００２１】サンプリングされたイベントデータは、デ
ータ形式変換部によりプロセッサエレメント用のデータ
形式に変換された後、論理シミュレーション専用ハード
ウエア部３（プロセッサエレメント）に転送される（請
求項３）。なお、上述したデータ形式変換部は、実チッ
プ５用のデータ形式であるパラレルデータとプロセッサ
エレメント用のデータ形式であるシリアルデータとの間
の相互変換を行なうものとすることができる（請求項
４）。

【００２２】

【００２３】

【００２４】上述のようにプリミティブを生成した場
合、論理シミュレーション専用ハードウエア部３におい
て、シミュレーションモデルのプリミティブ間の接続関
係を、各プロセッサエレメントに予め付与されたエレメ
ント番号と、各プロセッサエレメント内で処理される各
プリミティブに予め付与されたプリミティブ番号とに基
づいて決定する一方、実チップシミュレーション部２に
対しても各プロセッサエレメントのエレメント番号と同
等のエレメント番号を予め付与するとともに、実チップ
５のピン毎に生成されたプリミティブに対してもプリミ
ティブ番号を予め割り当てる。これにより、実チップシ
ミュレーション部２における実チップ５のピン毎に生成
されたプリミティブと論理シミュレーション専用ハード
ウエア部３におけるプリミティブとの接続関係を、エレ
メント番号およびプリミティブ番号に基づいて決定する
ことができる（請求項５）。

【００２５】また、実チップシミュレーション部２にお
ける実チップ５の入力ピンのうち予め指定された任意の
トリガピンに対して、論理シミュレーション専用ハード
ウエア部３からイベントデータが与えられた時には、実
チップシミュレーション部２が、論理シミュレーション
専用ハードウエア部３と並列にシミュレーションを行な
うように構成することで、論理シミュレーション専用ハ
ードウエア部３が、実チップ５に対するイベントデータ
を送った際に、実チップ５のシミュレーションが終了す
るのを待つ必要がなくなる（請求項６）。

【００２６】さらに、論理シミュレーション専用ハード
ウエア部３から実チップシミュレーション部２における
実チップ５の任意のトリガピンに対してイベントデータ
が与えられた後、実チップ５のシミュレーション結果で
ある実チップ５の出力イベントを実チップシミュレーシ
ョン部２から論理シミュレーション専用ハードウエア部
３へ転送するまでの時間を、ディレイ値として予め設定
しておく。

【００２７】論理シミュレーション専用ハードウエア部
３は、イベントデータ付与後、ディレイ値として設定さ
れた期間の間、実チップシミュレーション部２の処理と
は独立してシミュレーション処理を行なう一方、実チッ
プシミュレーション部２は、実チップ５の出力イベント
が確定されるまでの間、論理シミュレーション専用ハー
ドウエア部３の処理とは独立してシミュレーション処理
を行なう。

【００２８】そして、ディレイ値として設定された時間
が経過した時点で、もしくは、その時点で実チップ５の
出力イベントが確定されていなければその出力イベント
が確定された時点で、実チップ５の出力イベントを、イ
ベントデータとして、実チップシミュレーション部２か
らイベントトランスファネットワーク４を介し論理シミ
ュレーション専用ハードウエア部３に転送するように構
成してもよい。

【００２９】これにより、実チップシミュレーション部
２の動作中、論理シミュレーション専用ハードウエア部
３も並列に動作しながら、適当な時点で実チップシミュ
レーション部２によるシミュレーション結果（実チップ
５の出力イベント）が確実に論理シミュレーション専用
ハードウエア部３へ転送されることになる（請求項
７）。

【００３０】ところで、実チップシミュレーション部２
を構成する実チップ部は、実チップ５としてのハードウ
エア装置（内部論理が不明である実際の部品または任意
の論理機能を実現する少なくとも１つの部品により構成
されるもの）とピンエレクトロニクス部とを結合するた
めの結合機構と、ハードウエア装置を含む実チップ部全
体を実チップシミュレーション部２に対して活性挿抜可
能に接続しうる保護機能部とから構成することができ
る。

【００３１】このとき、ハードウエア装置（実チップ）
を含む実チップ部全体を、動作中（電源供給中）に実チ
ップシミュレーション部２に対して挿抜しても、保護機
能部により電圧のレベル調整等がなされ、実チップシミ
ュレーション部２に悪影響を及ぼすのを防止できる（請
求項８）。また、実チップシミュレーション部２の実チ
ップ部に、入力イベントの履歴を与えることなく内部論
理を再現できるもの（例えばＳＲＡＭ，ＰＬＤ，ＦＰＧ
Ａ等）を実チップ５として搭載し、その実チップ５のシ
ミュレーションを行なう場合、プロセッサエレメントか
らのイベントデータを、ピンエレクトロニクス部により
直接にその実チップ５に与える。つまり、プロセッサエ
レメントからのイベントデータを、入力イベントの履歴
データとしてパターンメモリ部に保持する必要がなくな
る（請求項９）。

【００３２】さらに、実チップシミュレーション部２の
ピンエレクトロニクス部に、パターンメモリ部からの入
力イベントの履歴データの読出速度とは独立したタイミ
ングでパターンメモリ部内のデータと同一のデータを生
成しそのデータを入力イベントとして実チップ５へ出力
する信号生成部（請求項１０）や、パターンメモリ部内
の入力イベントの履歴データとは別の任意の位相，周
期，パルス幅をもつパルス信号を生成しそのパルス信号
を入力イベントとして実チップ５へ出力する信号生成部
（請求項１１）をそなえてもよい。

【００３３】これにより、パターンメモリ部内のデータ
を用いることなくイベントデータを実チップ５に付与す
ることができ、パターンメモリ部に保持される無駄なイ
ベントデータ量を抑制できる。また、実チップシミュレ
ーション部２のパターンメモリ部を、実チップ５の各ピ
ンに対応する履歴データを保持する部分を各ピンに応じ
た初期値により初期化するとともに、履歴方向（アドレ
ス方向）およびピン方向（データ方向）で任意に分割
し、分割したパターンメモリ部の各部分を、個々に独立
してパターンメモリ部として動作させることにより、実
チップ５は１つであっても、その実チップ５を、複数の
モデル上のチップとして、あるいは、複数の履歴に対応
するチップとして独立して動作させることが可能になる
（請求項１２）。

【００３４】さらに、パターンメモリ部内の入力イベン
トの履歴データを時系列順に読み出す制御機能と、パタ
ーンメモリ部内の入力イベントの履歴データのうち任意
の始点から任意の終点までの連続領域を繰り返し読み出
す制御機能とを有する制御部をパターンメモリ部に付設
してもよい。この場合、通常は、前者の制御機能により
パターンメモリ部内の入力イベントの履歴データを時系
列順に読み出すが、例えばクロック信号のような周期的
なイベントデータを実チップ５に付与する際には、パタ
ーンメモリ部にその最小単位のイベントデータを保持し
ておくだけで、後者の制御機能を用い、パターンメモリ
部の任意の始点から任意の終点までの連続領域（最小単
位のイベントデータ）を繰り返し読み出すことにより、
周期的なイベントデータを実チップ５に与えることがで
きる（請求項１３）。

【００３５】また、実チップシミュレーション部２に、
下記のような実チップ駆動制御部をそなえてもよい。即
ち、実チップ駆動制御部は、論理シミュレーション専用
ハードウエア部３から入力イベントを受信した後、ディ
レイ値として予め設定された時間が経過した時点で、実
チップ５の出力イベントを、シミュレーション結果とし
て、実チップシミュレーション部２からイベントトラン
スファネットワーク４を介し論理シミュレーション専用
ハードウエア部３に転送制御するものとする。

【００３６】この実チップ駆動制御部の機能により、実
チップシミュレーション部２の動作中、論理シミュレー
ション専用ハードウエア部３も並列に動作しながら、適
当な時点で実チップシミュレーション部２によるシミュ
レーション結果（実チップ５の出力イベント）が確実に
論理シミュレーション専用ハードウエア部３へ転送され
ることになる（請求項１４）。

【００３７】さらに、実チップシミュレーション部２へ
の入力イベントまたは実チップ５からの出力イベントの
うち予め指示された特定のものについて、パターンメモ
リ部からのデータの読出位置またはパターンメモリ部へ
のデータの書込位置を任意の位置に変更しうる制御部を
パターンメモリ部に付設してもよい。このような制御部
を付設することで、パターンメモリ部から任意のイベン
トデータを読み出して実チップ５へ与えることができる
ほか、実チップ５からのイベントデータ（出力イベン
ト）をパターンメモリ部の任意の位置に書き込んで保持
することもでき（請求項１５）、この場合、実チップシ
ミュレーション部２は、論理シミュレーション専用ハー
ドウエア部３と連携することなく単独で、内部論理が不
明である実チップ単体を動作させ、その実チップ単体の
シミュレーション結果をパターンメモリ部内に格納する
こともでき、実チップ単体専用のシミュレーション装置
として機能することができる（請求項１６）。

【００３８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図２〜図８により、本実施例のシミュレー
ション装置の基本的な構成や処理動作（モデル化等）に
ついて説明する。図２，図３は、本実施例の論理シミュ
レーション専用ハードウエア部（ハードウエアアクセラ
レータ；図７，図９の符号２２参照）上での被シミュレ
ーション回路（内部論理が明確な回路）のモデル化方式
を説明するためのもので、図２は内部論理が明確な被シ
ミュレーション回路の構成例を示すブロック図である。

【００３９】この図２に示す被シミュレーション回路１
０は、内部論理が明確なもので、３入力Ｉ０１，Ｉ０
２，Ｉ０３の論理積結果を出力するＡＮＤゲート１０ａ
と、同じく３入力Ｉ１１，Ｉ１２，Ｉ１３の論理積結果
を出力するＡＮＤゲート１０ｂと、これらのＡＮＤゲー
ト１０ａ，１０ｂからの出力の論理和結果を出力するＯ
Ｒゲート１０ｃとから構成されている。なお、図２中、
Ｏ２１はこの被シミュレーション回路１０（ＯＲゲート
１０ｃ）の出力である。

【００４０】また、図３は、図２に示す被シミュレーシ
ョン回路１０を、シミュレーションモデル化した結果を
示しており、この図３において、１０Ａ，１０Ｂ，１０
Ｃはシミュレーション処理を行なう最小処理単位である
プリミティブで、これらのプリミティブ１０Ａ〜１０Ｃ
は、それぞれ、図２のＡＮＤゲート１０ａ，１０ｂおよ
びＯＲゲート１０ｃに対応している。また、図３中の矢
印の方向はファンイン方向／ファンアウト方向を示して
いる。

【００４１】図３に示すようなシミュレーションモデル
において、各プリミティブ１０Ａ〜１０Ｃ相互間の接続
情報は、各プリミティブ１０Ａ〜１０Ｃに付与されたモ
デル内でユニークなプリミティブ番号（最小処理単位番
号）により表現される。なお、通常、論理シミュレーシ
ョン専用ハードウエア部上で効率のよいモデル化を行な
うためにプリミティブの入出力信号数には、上限が設定
されており、その上限を超えた入出力信号数をもつ論理
ブロックは複数のプリミティブを組み合わせることによ
りモデル化される。例えば、図２に示す被シミュレーシ
ョン回路１０を６入力１出力のＡＮＤ／ＯＲゲートと考
えると、３個のプリミティブ１０Ａ〜１０Ｃによって構
成する。内部論理が明確である部品は上述のようなプリ
ミティブによりモデル化され、そのモデルを用いてシミ
ュレーションが行なわれる。

【００４２】図４，図５は内部論理が不明な部品につい
ての本実施例におけるモデル化方式を説明するためのも
ので、図４は内部論理が不明であるシミュレーション対
象の実チップ（部品）の例を示すブロック図である。こ
の図４に示す内部論理が不明な実チップ１１は、３つの
入力信号Ｉ１〜Ｉ３をそれぞれ入力される入力ピンＩ０
１〜Ｉ０３を有するとともに、２つの出力信号Ｏ１，Ｏ
２をそれぞれ出力する出力ピンＯ１１，Ｏ１２を有して
いる。

【００４３】また、図５は、図４に示す実チップ１１
を、本実施例によりシミュレーションモデル化した結果
を示しており、この図５に示すように、本実施例では、
内部論理が不明な実チップ１１は、各ピンＩ０１〜Ｉ０
３，Ｏ１１，Ｏ１２毎に１入力または１出力のみのプリ
ミティブ１１Ａ〜１１Ｅを生成してモデル化される。こ
れにより、１つの部品である実チップ１１は、複数（こ
こでは５個）のプリミティブ１１Ａ〜１１Ｅの集合とし
て表現される。

【００４４】つまり、図４の入力ピンＩ０１〜Ｉ０３お
よび出力ピンＯ０１，Ｏ０２は、それぞれ、図５の入力
ピンＩ０１〜Ｉ０３および出力ピンＯ０１，Ｏ０２に対
応するもので、これらのピンＩ０１〜Ｉ０３，Ｏ０１，
Ｏ０２を、それぞれプリミティブ１１Ａ〜１１Ｅに対応
させることにより、内部論理が不明な実チップ１１がシ
ミュレーションモデル化される。

【００４５】このようにモデル化することにより、内部
論理が不明な部品（実チップ１１）と内部論理が明確な
部品（通常のプリミティブ）との間のイベント伝播処理
を、内部論理が明確な部品相互間での通常のイベント伝
播処理と全く同様にして行なうことができる。また、複
数のプリミティブ１１Ａ〜１１Ｅにて表現された内部論
理が不明な実チップ１１は、そのような実チップ専用の
評価装置（後述する実チップシミュレーション部）を用
いることにより、他のプリミティブ（内部論理が明確な
部品をモデル化して得られたプリミティブ）と同様に取
り扱われることになる。

【００４６】ここで、内部論理が不明な部品の動作につ
いて考える。内部論理不明の部品が例えばマイクロプロ
セッサユニット（ＭＰＵ）のような部品である場合、入
力ピンや出力ピンは次の２種類の性質をもつピンに大別
することができる。１つは、ピンに与える論理値が変化
した場合（イベントが発生した場合）、部品の内部状態
に変化を与えるトリガピン（例えばクロック信号を入力
されるようなピン）であり、もう１つは、ピン自体のイ
ベントだけでは部品の内部状態に変化を与えないデータ
ピン（例えばデータバス信号を入力されるようなピン）
である。これらの特徴から、トリガピンにイベントが発
生しない限り、データピンのイベントは無視することが
可能である。

【００４７】内部論理が不明な部品を１つのブラックボ
ックスと考えると、トリガピンにイベントが発生した時
の全入力の値を時系列的に保持し、入力された時と同じ
タイミングで保持した値を時系列順に与えることで、そ
の部品の内部状態を再現することが可能である。本実施
例の実チップシミュレーション部（図７，図９の符号２
１参照）は、この原理で動作する。

【００４８】ここで、ＭＰＵのように、特定の入力ピン
に入力される信号（クロック信号）に同期して動作する
部品の論理シミュレーションを行なうことを考えると、
トリガピンに対して次のイベントが発生するまで、その
部品のシミュレーション処理は、他のプリミティブ（内
部論理が明確な回路）のシミュレーション処理と独立し
て行なうことができる。

【００４９】このような本実施例のシミュレーション装
置におけるシミュレーション時刻と動作状態（発生イベ
ント数等）の例を図６に示す。この図６においては、上
段側から順に、シミュレーション時刻と、論理シミュレ
ーション専用ハードウエア部を構成するプロセッサエレ
メント（ＰＥ；図７，図９の符号２３参照）内でのイベ
ント発生数と、実チップシミュレーション部内でのイベ
ント発生状態と、その実チップシミュレーション部の動
作状態とが示されている。

【００５０】そして、図６において、Ａはシミュレーシ
ョンモデル内でのクロックイベント発生時刻を示し、Ｂ
はプロセッサエレメントから実チップシミュレーション
部へイベントが転送されるタイミングを示し、Ｃは実チ
ップシミュレーション部内でトリガイベントを検出し実
チップの駆動を行なうタイミングを示し、Ｄは実チップ
からのサンプリングデータを実チップシミュレーション
部内に送出するタイミングを示し、Ｅは実チップからの
出力イベントを他のプロセッサエレメントに転送するタ
イミングを示している。なお、Ｆは実チップシミュレー
ション部の動作中にプロセッサエレメントからイベント
の転送が行なわれるタイミングを示しているが、このと
き、実チップシミュレーション部が動作中であるため、
そのイベント転送は、実チップシミュレーション部で受
け付けられていない。

【００５１】また、図６の実チップシミュレーション部
の動作状態を示す部分において、はパターンメモリ部
（図８の符号３２参照）への入力イベントの書込タイミ
ングを示し、実チップの動作期間を示し、は実チッ
プからの出力値（出力イベント）のサンプリングタイミ
ングを示し、は出力イベントの出力待ち期間を示して
いる。

【００５２】次に、図７により、本実施例のシミュレー
ション装置２０の基本構成について説明する。本実施例
のシミュレーション装置２０は、図７に示すように、基
本的には、実チップシミュレーション部〔図中では単に
ＲＣ(Real Chip)と記す場合もある〕２１，複数のプロ
セッサエレメント（以下、単にＰＥと記す場合もある）
２３およびイベントトランスファ〔ＥＴ(Event Transfe
r)；以下、ＥＴと略記する〕ネットワーク（高速専用ネ
ットワーク）２４から構成されている。なお、図中で
は、ＥＴネットワークを単にＥＴと記す。

【００５３】ここで、複数のＰＥ２３とこれらのＰＥ２
３間のデータ転送を高速に行なうＥＴネットワーク２４
（実際にはデータバス等の通信ネットワーク）とから論
理シミュレーション専用ハードウエア部（ハードウエア
アクセラレータ）２２が構成されており、この論理シミ
ュレーション専用ハードウエア部２２が、図３に示すご
とくモデル化された被シミュレーション回路１０（論理
回路のうち内部論理が記述された部分）のシミュレーシ
ョンを行なうようになっている。このとき、シミュレー
ション対象の論理回路の規模に応じて、その内部論理が
記述された部分は複数の部分回路に分割され、各部分回
路が各ＰＥ２３に割り当てられ、各ＰＥ２３により割り
当てられた各部分回路のシミュレーションが実行され
る。

【００５４】また、実チップシミュレーション部２１
は、図５に示すごとくモデル化された内部論理が不明な
部分をシミュレーションするための専用装置で、その内
部論理が不明な部分を構成する実チップ（図８の符号３
６参照）を搭載され、この実チップを駆動することによ
り内部論理が不明な部分のシミュレーションを行なうも
のである。この実チップシミュレーション部２１は、論
理シミュレーション専用ハードウエア部２２を構成する
複数のＰＥ２３のうちの任意の一つプロセッサエレメン
トと置き換えられるようにして、ＥＴネットワーク２４
に実装・接続されている。

【００５５】そして、本実施例では、図２〜図５により
説明した通り、内部論理が明確な部分と内部論理が不明
な部分との接続が通常のプリミティブ間の接続と同様の
形式で表現できるため、図７に示すように、各ＰＥ２３
とＥＴネットワーク２４との間のインタフェース（ＰＥ
−ＥＴイベントインタフェース）２５と同じものを実チ
ップシミュレーション部２１とＥＴネットワーク２４と
の間のインタフェースとして使用することができる。つ
まり、実チップシミュレーション部２１を、ハードウエ
ア上、論理シミュレーション専用ハードウエア部２２を
構成する各ＰＥ２３と全く同様に扱いながらＥＴネット
ワーク２４に接続して、シミュレーション装置２０に実
装することができる。

【００５６】これにより、内部論理が記述された部分の
シミュレーションは各ＰＥ２３で行なわれ、内部論理が
不明な部分（実チップ）に対するイベントが発生する
と、そのイベントデータがＥＴネットワーク２４を介し
て実チップシミュレーション部２１に転送され、この実
チップシミュレーション部２１において、内部論理が不
明な部分（実チップ）のシミュレーションが実チップシ
ミュレーション部２１で行なわれ、そのシミュレーショ
ン結果（実チップの出力イベント）が実チップシミュレ
ーション部２１からＥＴネットワーク２４を介してＰＥ
２３へ転送される。

【００５７】上述のように、実チップシミュレーション
部２１を各ＰＥ２３と同様にＥＴネットワーク２４に接
続することによって、イベントデータの転送が高速で行
なわれイベントの送受信時間が大幅に削減されるため、
内部論理が不明な部分（実チップ）を含む被シミュレー
ション回路（論理回路）のシミュレーションを高速に実
行することが可能になる。

【００５８】一方、前述したように、実チップシミュレ
ーションは、内部論理が不明な部分（実チップ）に対す
る入力イベントの履歴データを再現することにより、そ
の内部論理が不明な部分（実チップ）の内部状態を再現
することが可能なことから、実チップシミュレーション
部２１は、基本的には図８に示すように、実チップ３６
を搭載される実チップ部３５のほか、データ形式変換部
３１，パターンメモリ部（ＰＭ）３２，ピンエレクトロ
ニクス部３３および実チップ駆動制御部３４から構成さ
れる。なお、本実施例においては、インタフェース２５
は実チップシミュレーション部２１の構成要素に含まれ
るものとして説明する。

【００５９】ここで、データ形式変換部３１は、ＰＥ２
３からＥＴネットワーク２４およびインタフェース２５
を介し転送されてきたシリアルなイベントデータを実チ
ップ３６用のデータ形式（パラレル）に変換する一方
で、実チップ３６からのパラレルなイベントデータをＰ
Ｅ２３用のデータ形式（シリアル）に変換するものであ
る。このようなデータ形式変換部３１をそなえること
で、実チップシミュレーション部２１と各ＰＥ２３との
間のイベントデータの転送が、ＥＴネットワーク２４お
よびインタフェース２５を介して可能になり、内部論理
が不明な部分としての実チップ３６をシミュレーション
することができるようになる。

【００６０】また、パターンメモリ部３２は、被シミュ
レーション回路（論理回路）のシミュレーション開始後
にＰＥ２３からＥＴネットワーク２４およびインタフェ
ース２５を介し転送されてきたイベントデータを、入力
イベントの履歴データとして時系列的に保持するもので
ある。ピンエレクトロニクス部３３は、実チップ３６の
シミュレーションを行なう際にパターンメモリ部３２か
らの入力イベントの履歴データを実チップ３６に時系列
順に与えて実チップ３６における内部論理を再現させる
一方で、実チップ３６からのイベントデータを出力イベ
ントとしてサンプリングするものである。

【００６１】実チップ駆動制御部３４は、シミュレーシ
ョン対象となる実チップ３６の動作条件を制御し、実チ
ップ３６からのシミュレーション結果（出力イベント）
を論理シミュレーション専用ハードウエア部２２（各Ｐ
Ｅ２３）へ転送する時刻の管理やその転送制御を行なう
ものである。つまり、実チップ駆動制御部３４は、図６
に示すの状態として説明したように（詳細には図１８
にて後述）、ＰＥ２３から入力イベントを受信した後、
ディレイ値として予め設定された時間が経過した時点
で、実チップ３６の出力イベントを、シミュレーション
結果として、実チップシミュレーション部２１からイン
タフェース２５およびＥＴネットワーク２４を介しＰＥ
２３に転送制御する機能を有している。

【００６２】上述のごとく実チップシミュレーション部
２１を構成することにより、ＰＥ２３からのイベントデ
ータ（入力イベント）は、データ形式変換部３１により
実チップ３６用のデータ形式に変換された後、パターン
メモリ部３２に、過去の全イベントデータとともに時系
列的に保存される。そして、ピンエレクトロニクス部３
３から実チップ部３５の実チップ３６に対してパターン
メモリ部３２内の入力イベントの履歴データを最初から
時系列順に与えることで、実チップ３６の内部論理が再
現され、その結果得られた実チップ３６からのイベント
データ（出力イベント）が、ピンエレクトロニクス部３
３によりサンプリングされる。

【００６３】サンプリングされたイベントデータは、デ
ータ形式変換部３１によりＰＥ２３用のデータ形式に変
換された後、実チップ駆動制御部３４の機能により、適
当な時点でインタフェース２５およびＥＴネットワーク
２４を介してＰＥ２３へ転送される。このように、パタ
ーンメモリ部３２からの入力イベントの読出制御と、実
チップ３６に与える入力イベントを送出するピンエレク
トロニクス部３３のタイミング制御とを行なうことで、
多種多様な内部論理が不明な部品（実チップ３６）に対
応したシミュレーションを行なうことができる。また、
出力イベントを適切なシミュレーション時刻に接続先の
プリミティブ（ＰＥ２３）に伝播させるためには、ピン
エレクトロニクス部３３でサンプリングした出力イベン
トを実チップ駆動制御部３４で伝播制御することによ
り、任意のトリガピンを設定することができる。

【００６４】以下に、本実施例のシミュレーション装置
のより具体的な構成および動作を、図９〜図２７を参照
しながら説明する。図９は本発明の一実施例としてのシ
ミュレーション装置の具体的な構成を示すブロック図で
ある。なお、図中、既述の符号と同一の符号は同一部分
を示しているので、その説明は省略する。

【００６５】この図９に示すシミュレーション装置２０
も、図７に示したものとほぼ同様に構成されているが、
ここでは、図７に示す構成に加え、入力イベント専用プ
ロセッサ（ＩＰ）２６，出力イベント専用プロセッサ
（ＯＰ）２７および制御専用プロセッサ（ＣＰ）２８
が、追加され、それぞれインタフェース２５を介してＥ
Ｔ２４に接続されている。

【００６６】ここで、入力イベント専用プロセッサ２６
は、シミュレーション装置２０に対する入力イベントを
供給するためのものであり、出力イベント専用プロセッ
サ２７は、シミュレーション装置２０内で発生する出力
イベントを処理するためのものであり、制御専用プロセ
ッサ２８は、シミュレーション装置２０を構成する各プ
ロセッサ（実チップシミュレーション部２１，ＰＥ２
３，プロセッサ２６，２７）の同期制御を行なうための
ものである。

【００６７】また、図１０は、本実施例のＰＥ２３（論
理シミュレーション専用ハードウエア部２２）における
処理可能な最小単位であるプリミティブ（最小処理単
位）の例を示すブロック図である。この図１０に示すよ
うに、本実施例では、プリミティブが、４入力（Ａ〜
Ｄ）１出力（Ｘ）の端子をもったブラックボックスとし
て定義されている。

【００６８】各ＰＥ２３は、プリミティブの入力値から
任意の論理変換を行ない、出力値をもとめる機能をもつ
ことによってシミュレーションを行なう。本実施例で
は、被シミュレーション回路を、図１０に示すプリミテ
ィブを用いて表現することにより、各ＰＥ２３で処理で
きる形式に変換している。そして、複数のＰＥ２３にプ
リミティブを割り当てることで、被シミュレーション回
路についてのシミュレーションを並列に行なう論理シミ
ュレーション専用ハードウエア部２２を実現している。

【００６９】図１１は本実施例のプリミティブにより表
現された被シミュレーション回路（内部論理が明確なも
の）の例を示すブロック図で、この図１１においては、
３入力１出力の端子をもつ論理ゲート４０が、図１０に
示した４入力（ａ〜ｄ）１出力（ｅ）のプリミティブ４
０Ａで表現され、入力ｄは空き端子として処理される。

【００７０】このように被シミュレーション回路（論理
ゲート４０）を変換してプリミティブにより表現する。
また、各プリミティブは、各ＰＥ２３毎に予め設定・付
与されたＰＥ番号（エレメント番号）と、各ＰＥ２３内
で予め設定・付与されたプリミティブ番号とをもつこと
によって、シミュレーション装置２０内でユニークに表
現される。さらに、各プリミティブのファンインおよび
ファンアウトをそのプリミティブ番号で指示すること
で、プリミティブ間の接続関係を表現することができ
る。

【００７１】ここで、プリミティブの入力値に変化が発
生した時、そのプリミティブの出力値を入力値とプリミ
ティブの論理機能とに基づいて評価することによりその
出力値を求め、その出力値に変化が生じた場合、イベン
トが発生したことになる。このイベントの伝播先をファ
ンアウトにより求め、ファンアウト先のプリミティブを
評価する。各ＰＥ２３は、このようなイベントの伝播と
プリミティブの評価とを行ない、イベントの伝播先が他
のＰＥ２３（あるいは実チップシミュレーション部２
１）である場合には、ＥＴネットワーク２４を経由して
他のＰＥ２３に伝えるためにＰＥ２３はイベントの送出
を行なう。

【００７２】図１２は内部論理が不明な部品（実チッ
プ）の例を示すブロック図、図１３は図１２に示す実チ
ップ（被シミュレーション回路）を本実施例のプリミテ
ィブにより表現した結果を示すブロック図である。図１
２に示す実チップ３６は、２つの入力ピンＩ０１，Ｉ０
２と、１つの出力ピンＯＡと、１つの双方向入出力ピン
ＯＣとを有している。

【００７３】このような実チップ３６の入力ピンＩ０
１，Ｉ０２および出力ピンＯＡは、図１３に示すよう
に、それぞれプリミティブ４１Ａ〜４１Ｃに対応付けら
れ、他のＰＥ２３から転送されてきたイベントを受け取
るようになっている。イベントを受け取ったプリミティ
ブのファンアウトとして実チップの物理ピンを関連付け
ることにより、プリミティブに対するイベントを実チッ
プ３６の各ピンに対するイベントに変換する。

【００７４】実チップ３６の出力ピンＯＡには、対応す
るプリミティブ４１Ｃが割り当てられ、出力ピンＯＡの
値を、プリミティブ４１Ｃの出力値の値とすることで、
モデル内の値の変化として表し、実チップ３６を他のＰ
Ｅ２３のプリミティブと同様に扱える形式に変換する。
ここで、双方向入出力ピンＯＣの場合を考える。シミュ
レーションにおけるイベントの伝播はプリミティブの出
力から接続先のプリミティブの入力への１方向への伝播
で表現されている。このため、双方向入出力ピンＯＣに
ついては、入力方向と出力方向とを分離し、それぞれに
対応するプリミティブ４１Ｄ，４１Ｅを生成すること
で、双方向入出力ピンＯＣが表現される。つまり、図１
２の双方向入出力ピンＯＣは、図１３に示すように、出
力ピンＯＣと入力ピンＯＣ％Ｉとの２つに分離され、そ
れぞれのピンＯＣ，ＯＣ％Ｉ毎にプリミティブ４１Ｄ，
４１Ｅを生成することによってモデル化される。

【００７５】図１４は本実施例における実チップシミュ
レーション部の具体的な構成を示すブロック図である。
なお、図中、既述の符号と同一の符号は同一部分を示し
ているので、その説明は省略する。この図１４に示す実
チップシミュレーション部２１も、図８に示したものと
ほぼ同様に構成されているが、ここでは、特にインタフ
ェース２５，データ形式変換部３１およびパターンメモ
リ部３２の構成がより具体的に示されている。

【００７６】つまり、図１４に示すように、インタフェ
ース２５は、前述したようにＥＴネットワーク２４から
転送されてきたプリミティブのイベントを他のＰＥ２３
のインタフェース２５と同様に扱い、入力イベントを実
チップ３６のピンへのイベントに変換してイベント形式
変換部３１に送出する一方、実チップ３６の出力値をイ
ベント形式変換部３１からプリミティブのイベントとし
て受け取り、ＰＥ内イベントとして評価を行ない、ＥＴ
ネットワーク２４へのイベントを作成するものである。

【００７７】そして、本実施例のインタフェース２５
は、レジスタ５１〜５３，ファンアウト展開部５４，Ｅ
ＧＭ（Evaluation Gate Memory）部５５，比較部５６お
よびセレクタ５７により構成されている。ここで、レジ
スタ５１は、ＥＴネットワーク２４から転送されてきた
イベントデータを一時的に格納するものであり、レジス
タ５２は、ＥＴネットワーク２４へ送出すべきイベント
データを一時的に格納するものであり、レジスタ５３
は、ＥＧＭ部５５からデータ形式変換部３１へ送出すべ
き実チップ３６のピン番号（次に評価すべきプリミティ
ブ情報）を一時的に格納するものである。

【００７８】また、ファンアウト展開部５４は、ＥＴネ
ットワーク２４からのイベントデータに基づいて、他の
ＰＥ２３のインタフェース２５と同様に、イベントの伝
播先をファンアウト展開により求めるものである。そし
て、ＥＧＭ部５５は、ファンアウト展開部５４により求
められたイベントの伝播先を、次に評価すべきプリミテ
ィブとして登録されて記憶するものである。

【００７９】さらに、比較部５６は、実チップ３６から
の出力値と比較部５６内のレジスタ等の記憶部（図示せ
ず）に保持された前回の出力値とを比較することによ
り、イベントの評価を行なうものであり、セレクタ５７
は、ＥＧＭ部５５からのプリミティブ情報を、ＥＴネッ
トワーク２４への送出用のレジスタ５２もしくはファン
アウト展開部５４のいずれか一方に切り換えて出力する
ものである。

【００８０】一方、データ形式変換部３１は、シリアル
／パラレル（Ｓ／Ｐ）変換部３１Ａおよびパラレル／シ
リアル（Ｐ／Ｓ）変換部３１Ｂから構成されている。Ｓ
／Ｐ変換部３１Ａは、ＰＥイベントインタフェース２５
からシリアルに送出される実チップ３６の入力ピンイベ
ントデータを受け取り、そのデータを実チップ３６の各
ピンに対応するパラレルデータに変換するものであり、
逆に、Ｐ／Ｓ変換部３１Ｂは、実チップ３６からパラレ
ルに送出される出力ピンイベントデータをシリアルデー
タ形式の対応するプリミティブのイベントに変換するも
のである。なお、Ｓ／Ｐ変換部３１ＡおよびＰ／Ｓ変換
部３１Ｂはそれぞれ図２５，図２６に示すように構成さ
れており、その詳細な説明は後述する。

【００８１】また、パターンメモリ部３２は、前述した
通り、データ形式変換部３１（Ｓ／Ｐ変換部３１Ａ）に
よりパラレル形式に変換された実チップ３６の入力ピン
イベントデータの履歴を時系列的に保存するもので、パ
ターンメモリ本体３２Ａの他に、パターンメモリ本体３
２Ａへの書込データを一時的に格納するレジスタ３２Ｂ
と、パターンメモリ本体３２Ａからの読出データを一時
的に格納するレジスタ３２Ｃとを有している。なお、こ
のパターンメモリ部３２は、詳細には図１９，図２０に
て後述するごとく構成されており、そのパターンメモリ
部３２には、実際には後述するようなアドレス制御部６
０が付設されている。

【００８２】そして、ピンエレクトロニクス部３３は、
パターンメモリ部３２に保持されている入力ピンイベン
トデータを、実チップ部３５に搭載された実チップ３６
に与える物理的なレベルに変換してから実チップ３６に
与えるとともに、実チップ３６の出力ピンのデータをサ
ンプリングし、そのデータから論理値を抽出しパラレル
データである出力ピンイベントをデータ形式変換部３１
（Ｐ／Ｓ変換部３１Ｂ）へ送出するものである。

【００８３】また、実チップ駆動制御部３４は、実チッ
プ３６，ピンエレクトロニクス部３３，パターンメモリ
部３２およびデータ形式変換部３１を制御するもので、
前述したような、実チップ３６の動作条件の制御機能，
実チップ３６からの出力イベントデータの時刻管理機能
およびその転送制御機能を有している。さらに、実チッ
プ部３５は、前述した通り実チップ３６を搭載されるも
ので、図２２にて後述するごとく、実チップ（ハードウ
エア装置）３６とピンエレクトロニクス部３３とを結合
するための結合機構（実チップピン；図２２の符号８２
参照）と、実チップ３６を含む実チップ部３５全体を、
実チップシミュレーション部２１に対して活性挿抜可能
に接続しうる保護機能部（レベル調整回路；図２２の符
号８３参照）とを有している。

【００８４】図１５〜図１８はいずれも実チップシミュ
レーション部２１におけるシミュレーション手順を説明
するためのフローチャートで、以下、これらのフローチ
ャートを参照しながら、図１４に示すごとく構成された
実シミュレーション部２１の動作について説明する。ま
ず、インタフェース２５では、図１５に示すように、内
部イベント（実チップシミュレーション部２１内で処理
すべきイベント）があるか否か、即ち、セレクタ５７を
介して内部イベントが戻ってきたか否かを判断する（ス
テップＳ１）。内部イベントがない場合には、ＥＴネッ
トワーク２４からのイベントデータを受け付ける（ステ
ップＳ２）。

【００８５】ＥＴネットワーク２４から転送されてきた
イベントデータは、他のＰＥ２３のインタフェース２５
と同様に、レジスタ５１を経由してファンアウト展開部
５４に入力されイベントの伝播先をファンアウト展開に
よって求める。つまり、イベントデータに基づいて、フ
ァンアウト展開部５４内のファンアウトポインタ（ＦＯ
Ｐ；図示せず）を読み出し（ステップＳ３）、そのポイ
ンタに基づいてファンアウト展開部５４内のファンアウ
トメモリ（ＦＯＭ；図示せず）からイベントの伝播先を
読み出す（ステップＳ４）。

【００８６】読み出されたイベントの伝播先に関する情
報（例えば実チップ３６のピン番号）は、ＥＧＭ部５５
に書き込まれ、次に評価されるプリミティブとして登録
される（ステップＳ５）。上述したステップＳ４，Ｓ５
の処理は、ファンアウトメモリからラストフラグが読み
出されるまで繰り返し行なわれる（ステップＳ６）。

【００８７】そして、図１６に示すように、ＥＧＭ部５
５内に現時刻に評価すべきプリミティブが存在した場合
には、ＥＧＭ部５５からその評価プリミティブを読み出
す（ステップＳ１１）。その評価プリミティブが通常の
ＰＥ内プリミティブの場合、つまり、そのプリミティブ
が内部イベントで且つピンイベントでない場合（ステッ
プＳ１２でＹＥＳ判定かつステップＳ１３でＮＯ判定の
場合）には、その評価を行ない、セレクタ５７をファン
アウト展開部５４側に切り換えてそのプリミティブをフ
ァンアウト展開部５４へ戻し、再度ファンアウト展開を
行なう。

【００８８】つまり、図１５にて前述したステップＳ３
〜Ｓ６の処理と全く同様に、プリミティブに基づいて、
ファンアウト展開部５４内のファンアウトポインタを読
み出し（ステップＳ１８）、そのポインタに基づいてフ
ァンアウトメモリからイベントの伝播先を読み出す（ス
テップＳ１９）。読み出されたイベントの伝播先に関す
る情報は、ＥＧＭ部５５に書き込まれ、次に評価される
プリミティブとして登録される（ステップＳ２０）。上
述したステップＳ１９，Ｓ２０の処理は、ファンアウト
メモリからラストフラグが読み出されるまで繰り返し行
なわれる（ステップＳ２１）。

【００８９】一方、ＥＧＭ部５５から読み出された評価
プリミティブの伝播先が実チップ３６の場合、つまりそ
のプリミティブが実チップ３６に対するピンイベントで
ある場合（ステップＳ１２でＹＥＳ判定かつステップＳ
１３でＹＥＳ判定の場合）には、プリミティブ番号が実
チップ３６のピン番号に変換され、そのピン属性（実チ
ップ３６の内部状態に変化を与えるピンであるか否かの
情報）を取得した後（ステップＳ１４）、変換結果がレ
ジスタ５３を経由してデータ形式変換部３１に送出され
る。

【００９０】このようにしてデータ形式変換部３１に送
出されたシリアルデータは、Ｓ／Ｐ変換部３１Ａによ
り、実チップ３６のピン番号によって指定されたパラレ
ルデータ形式の入力ピンイベントデータに変換される
（ステップＳ１５）。このとき、その入力ピンイベント
データが、予め指示されたトリガピンに対するイベント
の場合（ステップＳ１６でＹＥＳ判定の場合）、その旨
を記憶するとともに、実チップ駆動制御部３４から実チ
ップ駆動指示が出力されることになる（ステップＳ１
７）。

【００９１】また、ステップＳ１２でＥＧＭ部５５から
読み出された評価プリミティブが内部イベントではない
と判断された場合（ＮＯ判定の場合）、その評価プリミ
ティブは外部（ＰＥ２３）へのイベントであると判断さ
れ、セレクタ５７をレジスタ５２側に切り換えることに
より、その評価プリミティブが、実チップ３６からの出
力イベントとしてレジスタ５２を経由してＥＴネットワ
ーク２４に送出される（ステップＳ２２）。

【００９２】次に、ＰＥイベントインタフェース２５か
らの入力ピンイベントデータの送出が終了した時点で、
図１７に示すように、そのイベントデータが、実チップ
駆動制御部３４の指示に従いパターンメモリ部３２内に
登録される。即ち、実チップ駆動制御部３４からの駆動
指示を待機している状態で、実チップ駆動制御部３４か
ら駆動指示が来ると（ステップＳ３１でＹＥＳ判定）、
評価フェイズであるか否かを判定し（ステップＳ３
２）、評価フェイズであると判定された場合（ＹＥＳ判
定の場合）には、データ形式変換部３１からのパラレル
形式の入力ピンイベントデータがパターンメモリ部３２
内に書き込まれて登録される（ステップＳ３３）。登録
を終了すると、再びＰＥインタフェース２５から送出さ
れる入力ピンイベントを受け取る状態で待機する。

【００９３】入力ピンイベントデータを受け取ったパタ
ーンメモリ部３２は、実チップ駆動制御部３４の指示に
よりパターンメモリ部３２内の履歴データを時系列順に
読み出し、ピンエレクトロニクス部３３を経由して実チ
ップ部３５における実チップ３６に供給する（ステップ
Ｓ３４）。パターンメモリ部３２から最後のイベントが
送出されると、指示された実チップ３６の出力タイミン
グに合わせて実チップ３６からの出力のサンプリングを
ピンエレクトロニクス部３３で行なう（ステップＳ３
６）。

【００９４】そして、シミュレーションモデルとして指
示されたディレイ値に対応した出力時刻が設定され（ス
テップＳ３７）、サンプリングされた実チップ３６の出
力値は、設定された出力時刻になるまでの間（ステップ
Ｓ３８でＮＯ判定の間）、実チップ駆動制御部３４によ
り管理され、データ形式変換部３１においてＰ／Ｓ変換
部３１Ｂによりシリアルデータの形式に変換された上で
保持される（ステップＳ４０）。

【００９５】出力時刻になると（ステップＳ３９でＹＥ
Ｓ判定）、実チップ３６の出力値が、シリアル形式でデ
ータ形式変換部３１からＰＥイベントインタフェース２
５へ送出される。出力データを送付した後、実チップ駆
動制御部３４からその他の駆動指示があるか否かを判定
し（ステップＳ４１）、駆動指示がある場合にはステッ
プＳ３３に戻る一方、駆動指示がない場合には、再び実
チップ駆動制御部３４からの駆動指示待機状態となる。

【００９６】図１７により上述した出力時刻管理，出力
データの保持処理および出力データの送付処理を、図１
８に従ってより詳細に説明する。なお、図１８におい
て、ステップＳ５１〜Ｓ５４の処理は、図１７のステッ
プＳ３８，Ｓ４０の処理を詳細に説明するものであり、
ステップＳ５５〜Ｓ５９は、図１７のステップＳ３９の
処理を詳細に説明するものである。

【００９７】実チップ駆動制御部３４では、まず、出力
データがイベントであるか否かを判定する（ステップＳ
５１）。ここで、通常、予め設定されたディレイ値に対
応する出力時刻に未だ達していない出力イベントデータ
の先頭には、その出力時刻情報が付与されているため、
そのようなデータは、ステップＳ５１によりイベントで
はないと判定される。これに対して、実チップ３６から
の出力値のサンプリングが遅れて、出力時刻を超えてし
まったデータには、出力時刻情報が付与されないため、
そのようなデータはステップＳ５１によりイベントであ
ると判定される。

【００９８】従って、ステップＳ５１で出力データがイ
ベントであると判定された場合には、その出力データは
出力時刻を超えてしまっているので、シリアル形式の出
力データがデータ形式変換部３１からＰＥイベントイン
タフェース２５へ送出され、直ちにステップＳ５５以降
の出力データの送付処理が実行される。一方、ステップ
Ｓ５１で出力データがイベントではないと判定された場
合には、その出力データの先頭に付与された出力時刻の
更新を行ない（ステップＳ５２）、出力時刻になったか
否かを判定する（ステップＳ５３）。出力時刻にならな
い場合には、ステップＳ５２の更新処理を繰り返す一
方、出力時刻になった場合には、シリアル形式の出力デ
ータがデータ形式変換部３１からＰＥイベントインタフ
ェース２５へＰＥ内プリミティブのイベントとして送出
され（ステップＳ５４）、ステップＳ５５以降の出力デ
ータの送付処理が実行される。

【００９９】さて、ＰＥイベントインタフェース２５で
は、まず、比較部５６でイベントの評価を行なう（ステ
ップＳ５５）。つまり、比較部５６により、実チップ３
６からの出力値と比較部５６内のレジスタ等の記憶部に
保持された前回の出力値とを比較し、その比較の結果、
変化が生じていない場合には、その出力値の転送を行な
わないが、変化が生じた場合には、出力イベントはファ
ンアウト展開部５４に入力され、図１５のステップＳ３
〜Ｓ６の処理や図１６のステップＳ１８〜Ｓ２１の処理
と同様にして、ファンアウト展開が行なわれ、その出力
イベントは、伝播先となる他のＰＥ２３へのイベントと
してＥＴネットワーク２４に送出される。

【０１００】つまり、出力イベントに基づいて、ファン
アウト展開部５４内のファンアウトポインタを読み出し
（ステップＳ５６）、そのポインタに基づいてファンア
ウトメモリからイベントの伝播先を読み出す（ステップ
Ｓ５７）。読み出されたイベントの伝播先に関する情報
は、ＥＧＭ部５５に書き込まれ、次に送出されるべき出
力イベントとして登録される（ステップＳ５８）。上述
したステップＳ５７，Ｓ５８の処理は、ファンアウトメ
モリからラストフラグが読み出されるまで繰り返し行な
われる（ステップＳ５９）。

【０１０１】ＥＧＭ部５５に登録された出力イベント
は、セレクタ５７をレジスタ５２側に切り換えることに
より、このレジスタ５２を経由してＥＴネットワークに
送出され、伝播先の所定のＰＥ２３へ転送される。さて
次に、実チップシミュレーション部２１におけるパター
ンメモリ部３２，ピンエレクトロニクス部３３，実チッ
プ駆動制御部３４，データ形式変換部３１の構成や動作
について、より詳細に説明する。

【０１０２】図１９は、本実施例の実チップシミュレー
ション部２１におけるパターンメモリ部３２の基本構成
を詳細に示すブロック図である。なお、図１９では、図
１４にて説明したレジスタ３２Ｂ，３２Ｃの図示は省略
されている。また、図中、既述の符号と同一の符号は同
一部分を示しているので、その説明は省略する。図１９
において、６０はパターンメモリ部３２のパターンメモ
リ本体３２Ａに付設されたアドレス制御部で、このアド
レス制御部６０は、後述する各種制御機能を有するもの
で、レジスタ群６１，６２，制御用カウンタ６３，パタ
ーンメモリ制御部６４，アドレスカウンタ６５，メモリ
制御信号線６６および同期制御信号線６７から構成され
ている。

【０１０３】ここで、レジスタ群６１，６２は、いずれ
も基準データを保持するもので、レジスタ群６１は、例
えばパターンメモリ本体３２Ａ内の分割情報等を保持す
るものであり、レジスタ群６２は、例えばパターンメモ
リ本体３２Ａに対する読出制御や書込制御を行なう際に
必要な、繰り返しループ，ジャンプ等の制御情報を保持
するものである。

【０１０４】また、制御用カウンタ６３は、パターンメ
モリ制御部６４が後述するような制御機能を実行する際
に使用されるもので、例えばパターンメモリ本体３２Ａ
内の入力イベントの履歴データのうち任意の始点から任
意の終点までの連続領域を繰り返し読み出すような制御
を行なう場合にその繰り返し読出回数（ループ回数）を
カウントするためのループカウンタとして機能する。

【０１０５】さらに、パターンメモリ制御部６４は、レ
ジスタ群６１，６２における情報や制御用カウンタ６３
を用いて後述する制御機能を実現するものであり、アド
レスカウンタ６５は、パターンメモリ制御部６４から指
示されるパターンメモリ本体３２Ａに対する書込アドレ
スもしくは読出アドレスを保持するものである。そし
て、メモリ制御信号線６６は、パターンメモリ制御部６
４からの制御信号（書込指示，読出指示等）をパターン
メモリ本体３２Ａへ送出するためのものであり、同期制
御信号線６７は、例えば図２０にて後述するごとく、複
数のアドレス制御部６０をそなえた場合に、これらのア
ドレス制御部６０相互間の同期をとるための同期制御信
号を伝送するためのものである。

【０１０６】ところで、パターンメモリ本体３２Ａは、
実チップ３６のピンの値を時系列的に保持しており、図
１９に示すように、アドレス方向が時間軸（履歴方向）
となり、データ方向が実チップ３６の各ピン（ピン方
向）に対応する。図１９に示すパターンメモリ本体３２
Ａには、データ方向に例えば３２０ピン分の論理値が保
持できるようになっている。

【０１０７】各ピンの論理値は２ビット幅のデータで保
持され、値は、Ｈ（“１”），Ｌ（“０”），Ｚ（ハイ
インピーダンス状態）のいずれかである。各ピンの毎の
２ビットのうち一方のビットは、そのピンが入力ピン，
出力ピン，双方向入出力ピンのいずれであるかを示し、
他方のビットは、そのピンに対してパルスを出力するか
否かを示すものである。

【０１０８】そして、クロックイベントのような内部状
態を変化させるピン（トリガピン）にイベントが発生し
た場合、その時刻ｎの実チップ３６の全ピンの論理値
が、パターンメモリ本体３２Ａ内の、その時刻ｎに対応
するアドレスに書き込まれる。パターンメモリ本体３２
Ａ内にはトリガピンのイベントが発生した時の全ピンの
入力値を記憶しているため、実チップ３６のシミュレー
ションは、時刻０から時刻ｎまでの論理値を読み出し、
ピンエレクトロニクス部３３を経由して実チップ３６に
与えることで行なわれる。

【０１０９】なお、パターンメモリ本体３２Ａの領域を
示す始点と終点のアドレスと、パターンメモリ本体３２
Ａ内に保持されている履歴データの数とは、常時、制御
情報としてレジスタ群６２に保持されている。上述のご
とく構成されたアドレス制御部６０は、パターンメモリ
部３２内の入力イベントの履歴データを時系列順に読み
出す制御機能と、レジスタ群６２に保持される制御情報
に基づいてパターンメモリ部３２内の入力イベントの履
歴データのうち任意の始点から任意の終点までの連続領
域を繰り返し読み出す制御機能とを有している。

【０１１０】従って、通常のシミュレーション時には、
前者の制御機能によりパターンメモリ部３２内の入力イ
ベントの履歴データが時系列順に読み出されるが、例え
ばクロック信号のような周期的なイベントデータを実チ
ップ３６に付与する際には、パターンメモリ部３２にそ
の最小単位のイベントデータを保持しておくだけで、後
者の制御機能を用い、パターンメモリ部３２の任意の始
点から任意の終点までの連続領域（最小単位のイベント
データ）を繰り返し読み出すことにより、周期的なイベ
ントデータを実チップ３６に与えることができる。

【０１１１】つまり、本実施例では、アドレス制御部６
０の機能によりパターンメモリ本体３２Ａのアドレスを
制御することで、パターンメモリ部３２を有効に利用す
ることができる。前述したクロック信号をパターンメモ
リ部３２から読み出す場合の具体例を以下に説明する。
例えばクロック信号のようなトリガピンにのみイベント
が発生し他のピンにイベントが発生しなかった場合、パ
ターンメモリ部３２の基本動作を考えると、トリガピン
のイベント数分のアドレスが消費されることになる。

【０１１２】しかし、本実施例では、任意のアドレスを
保持する機構（レジスタ群６２）とアドレス比較器（パ
ターンメモリ制御部６４内の機能）とループカウンタ
（制御用カウンタ６３）とを用いることにより、パター
ンメモリ本体３２Ａのアドレスとレジスタ群６２に保持
されたアドレスとが一致した時点で、パターンメモリ本
体３２Ａの現在アドレスを、レジスタ群６２に別に保持
されたアドレスに変更すれば、同一アドレスにおけるイ
ベントを、ループカウンタによるカウント数だけ連続的
に読み出すことができる。

【０１１３】従って、パターンメモリ本体３２Ａに最小
単位のイベントデータを保持しておくだけで、そのイベ
ントデータを連続的に繰り返し読み出して実チップ３６
に付与することができ、パターンメモリ部３２の容量を
有効に利用することができる。なお、本実施例では、４
種類の境界アドレスを保持することができ、任意のアド
レスからのパターンメモリ本体３２Ａの読出が可能にな
っている。

【０１１４】図２０は、本実施例の実チップシミュレー
ション部２１におけるパターンメモリ部３２の分割方式
を説明するためのブロック図である。なお、図中、既述
の符号と同一の符号は同一部分を示しているので、その
説明は省略する。この図２０に示すパターンメモリ本体
３２Ａも、図１９にて前述した通り、データ方向に３２
０ピン分の論理値を保持できるものであるが、本実施例
のパターンメモリ本体３２Ａにおいて、実チップ３６の
各ピンに対応する履歴データを保持する部分が各ピンに
応じた初期値により初期化され、その部分が、履歴方向
（アドレス方向）およびピン方向（データ方向）に任意
に分割され、分割したパターンメモリ本体３２Ａの各部
分が、複数（図中４つ）のアドレス制御部６０により、
個々に独立してパターンメモリとして動作するように制
御される。

【０１１５】つまり、本実施例では、パターンメモリ本
体３２Ａを実チップ３６のピン数に応じてデータ方向
（ピン方向）に複数の領域に分割し、各領域を独立した
パターンメモリとして動作させることも可能になってい
る。本実施例のパターンメモリ本体３２Ａは、８０ピン
単位で最大４つの領域に分割できるように構成されてい
る。その分割情報は、図１９にて前述した通りレジスタ
群６１に保持される。

【０１１６】そして、分割されたパターンメモリ本体３
２Ａの各領域を制御するために、本実施例では、図１９
で説明したものと全く同一構成のアドレス制御部６０が
４つマルチプレクサ６８を介してパターンメモリ本体３
２Ａに接続・付設され、分割された領域が個々にパター
ンメモリとして動作する。このように、パターンメモリ
本体３２Ａをピン方向（データ方向）に分割することに
より、実際の部品である実チップ３６が１つであって
も、その実チップ３６を、複数（ここでは４つ）のシミ
ュレーションモデル上のチップとして独立して動作させ
ることができ、各種シミュレーションモデルに対するシ
ミュレーションを並列に行なうことが可能になる。

【０１１７】また、本実施例のパターンメモリ本体３２
Ａは、アドレス方向（履歴方向）にも任意に最大４つの
領域に分割できるように構成されている。パターンメモ
リ本体３２Ａを履歴方向（アドレス方向）に分割するこ
とにより、実チップ３６が１つであっても、その実チッ
プ３６を、複数の履歴に対応するチップとして独立して
動作させることができ、異なる履歴に応じたシミュレー
ションを並列に行なうことが可能になる。

【０１１８】図２１は、本実施例の実チップシミュレー
ション部２１における実チップ３６へのパルス入力方式
（パルス入力の基本構成）の一例を示すブロック図であ
る。なお、図中、既述の符号と同一の符号は同一部分を
示しているので、その説明は省略する。図２１におい
て、７１はパルス発生器、７２はセレクタ、７３は制御
フラグ（ピン属性）用レジスタ、７４はＡＮＤゲート
で、これらのパルス発生器７１，セレクタ７２，制御フ
ラグ用レジスタ７３およびＡＮＤゲート７４は、実際に
はピンエレクトロニクス部３３にそなえられるものであ
る。

【０１１９】そして、パルス発生器（信号生成部）７１
は、パターンメモリ部３２からの入力イベントの履歴デ
ータの読出速度とは独立したタイミングでパターンメモ
リ部３２内のデータと同一のデータを生成しそのデータ
を入力イベントとして実チップ３６へ出力するものであ
る。また、パルス発生器７１は、パターンメモリ部３２
内の入力イベントの履歴データとは別の任意の位相，周
期，パルス幅をもつパルス信号を生成し、そのパルス信
号を入力イベントとして実チップ３６へ出力するものと
して構成することもできる。

【０１２０】また、セレクタ７２は、パターンメモリ部
３２の読出用のレジスタ３２Ｃからのイベントデータま
たはパルス発生器７１からのパルス信号のいずれか一方
を選択的に切り換え、イベントデータとして実チップ３
６へ出力するものである。さらに、制御フラグ用レジス
タ７３は、前述したピン属性、つまり、実チップ３６の
内部状態に変化を与えるピンについての情報を保持する
ものであり、ＡＮＤゲート７４は、制御フラグ用レジス
タ７３に保持されたピン属性と、パターンメモリ部３２
のレジスタ３２Ｃに読み出された今回出力すべき入力ピ
ンイベントデータの属性との論理積を算出し、その論理
積をセレクタ７２へ出力するものである。

【０１２１】即ち、本実施例では、制御フラグ用レジス
タ７３のピン属性とパターンメモリ部３２から読み出さ
れたイベントデータを付与すべきピンの属性とが一致し
た場合のみ、ＡＮＤゲート７３の出力が立ち上がってセ
レクタ７２がパターンメモリ部３２側に切り換えられ、
パターンメモリ部３２から読み出されたイベントデータ
が実チップ３６のピンに供給されるようになっている。
上述のピン属性が一致しない場合には、セレクタ７２は
パルス発生器７１側に切り換えられ、このパルス発生器
７１からのパルス信号が、例えばクロック信号として実
チップ３６のピンに供給される。

【０１２２】通常、パターンメモリ部３２はトリガピン
のイベント毎に１アドレスを消費するが、図２１に示す
ような構成のパルス入力方式を用いることにより、実チ
ップ３６が例えばクロック信号の立ち上がり毎にあるい
は２クロック毎に同期するものである場合、内部状態を
変化させるイベントデータ（立ち上がりの変化があった
とき）のみをパターンメモリ部３２に保持すればよい。

【０１２３】つまり、レジスタ７３に予め設定されたピ
ン属性以外のものについては、パルス発生器７１からの
パルス信号がクロック信号等として実チップ３６に付与
される。これに対して、パターンメモリ部３２に保持さ
れたトリガピンに対するイベントデータは、論理値を示
すのではなくイベントの変化（トランジッション）を示
しており、この変化を実チップ３６に与えるために、レ
ジスタ７３により予め指示されたピン属性のものについ
ては、パルス信号（イベントデータ）をパターンメモリ
部３２から実チップ３６のトリガピンに与えることで、
実チップ３６を動作させている。

【０１２４】これにより、パターンメモリ部３２内のデ
ータを用いることなくイベントデータを実チップ３６に
付与することができ、無駄なイベントによるパターンメ
モリ部３２の消費が抑制され、パターンメモリ部３２の
容量を有効に利用することができる。図２２は、本実施
例の実チップシミュレーション部２１におけるピンエレ
クトロニクス部３３の基本構成を詳細に示すブロック図
である。なお、図中、既述の符号と同一の符号は同一部
分を示しているので、その説明は省略する。

【０１２５】図２２に示すピンエレクトロニクス部３３
は、パルス発生器７１，セレクタ７２，制御フラグ用レ
ジスタ７３およびＡＮＤゲート７４を有することにより
図２１にて前述した機能を有しているほか、レジスタ
（トライステートバッファ）７５，７６，トランスファ
ゲート７７，ＡＮＤゲート７８，ハイインピーダンス検
出回路７９，レジスタ（トライステートバッファ）８
０，８１を有している。

【０１２６】ここで、レジスタ７５，７６は、パターン
メモリ部３２から読み出されたトライステートのデータ
を保持するもので、レジスタ７５には、Ｈ（“１”），
Ｌ（“０”）の値が保持される一方、レジスタ７６に
は、Ｚ（ハイインピーダンス状態）の値が保持されるよ
うになっている。トランスファゲート７７は、ＡＮＤゲ
ート７８からの信号に応じて開閉駆動されるものであ
り、ＡＮＤゲート７８は、レジスタ７５の値とハイイン
ピーダンス（ＨｉＺ）検出回路７９からの検出信号との
論理積を算出し、トランスファゲート７７へ出力するも
のである。また、ハイインピーダンス検出回路７９は、
実チップ３６からの信号がハイインピーダンス（Ｚ）で
あるか否かを検出するためのものである。

【０１２７】レジスタ７５の値がＺであり、且つ、ハイ
インピーダンス検出回路７９により検出された実チップ
３６からの値もＺである場合には、ＡＮＤゲート７８の
出力が立ち上がり、トランスファゲート７７は閉状態に
切り換えられる。これにより、実チップ３６のピンが双
方向入出力ピンである場合に、実チップ３６へ付与する
データと、実チップ３６から戻ってきたデータとがバッ
ティングするのを防止することができる。

【０１２８】さらに、レジスタ８０，８１は、実チップ
３６からのトライステートのデータ（実チップ３６から
の出力データのサンプリング結果）を保持するもので、
レジスタ８０には、Ｈ（“１”），Ｌ（“０”）の値が
保持される一方、レジスタ８１には、ハイインピーダン
ス検出回路７９により検出されたＺの値が保持されるよ
うになっている。そして、これらのレジスタ８０，８１
に保持された値が、実チップ３６の出力値（出力イベン
トデータ）としてデータ形式変換部３１へ送出されるよ
うになっている。

【０１２９】一方、上述のようなピンエレクトロニクス
部３３には、実チップ３６を搭載された実チップ部３５
が接続されているが、この実チップ部３５は、実チップ
ピン（結合機構）８２およびレベル調整回路（保護機能
部）を有している。実チップピン８２は、実チップ（ハ
ードウエア装置）３６とピンエレクトロニクス部３３と
を結合するためのものであり、レベル調整回路８３は、
実チップ３６を含む実チップ部３５全体を、実チップシ
ミュレーション部２１（ピンエレクトロニクス部３３）
に対して活性挿抜可能に接続するためのものである。

【０１３０】なお、図２２に示す構成では、パルス発生
器７１からのパルス信号は、ピンエレクトロニクス部３
３における各構成要素のタイミング調整のためのクロッ
ク信号にも用いられている。上述の構成により、パター
ンメモリ部３２から供給された論理値をトライステート
バッファであるレジスタ７５，７５にラッチして実チッ
プ３６を駆動することで、実チップ３６に対し前述した
Ｈ，Ｌ，Ｚの３種類の信号値（トライステート）を付与
することができる。また、実チップ３６を駆動する時に
トランスファゲート７７を経由させることで、ＴＴＬ／
ＬＶ−ＣＭＯＳ等複数のテクノロジに対応させることが
できる。

【０１３１】このとき、本実施例では、パルス発生器７
１からのパルス信号（予め指示されたパルス信号）を、
レジスタ７５，７６へのデータラッチ用のタイミングパ
ルス（クロック信号）として用いることにより、実チッ
プ３６に与える信号のタイミングを調整している。な
お、そのタイミング調整は、実チップ３６から供給され
るタイミング信号を用いて制御してもよい。

【０１３２】また、実チップ３６の出力値のサンプリン
グは、実チップ３６毎に予め指示されたサンプリングタ
イミングによりレジスタ８０，８１にラッチすることで
行なわれ、それと平行してハイインピーダンス検出回路
７９によりＺの値を検出する。このサンプリングタイミ
ングとして、本実施例では、パルス発生器７１からのパ
ルス信号が用いられている。

【０１３３】なお、本実施例では、図２２に示す実チッ
プ部３５のレベル調整回路（保護機能部）８３により電
圧のレベル調整等がなされるため、実チップ３６を含む
実チップ部３５全体を動作中に実チップシミュレーショ
ン部２１（ピンエレクトロニクス部３３）に対して挿抜
しても、実チップシミュレーション部２１に悪影響を及
ぼすのを防止できるようになっている。

【０１３４】図２３は、本実施例の実チップシミュレー
ション部２１における実チップ駆動制御部３４の構成お
よび機能の一例を説明するためのブロック図であり、本
実施例では、図２３に示す実チップ駆動制御部３４によ
り、論理シミュレーション専用ハードウエア部２２（Ｐ
Ｅ２３）上で用いるシミュレーション時刻と実チップ３
６の実動作時間との同期制御と、実チップ３６単体の動
作制御とが行なわれるようになっている。

【０１３５】図２３において、８５は論理シミュレーシ
ョン専用ハードウエア部２２上で用いるシミュレーショ
ン時刻を保持するレジスタで、このレジスタ８５は、カ
ウントアップ動作により常に現シミュレーション時刻を
保持するものである。８６はシミュレーション対象であ
る実チップ３６のシミュレーションモデル上でのディレ
イ値を保持するレジスタ、８７はシミュレーション開始
時にレジスタ８５に保持された時刻（シミュレーション
開始時刻）とレジスタ８６に保持されたディレイ値とを
加算して実チップ３６の出力ピンイベントの出力時刻を
算出する加算器、８７Ａはこの加算器８７により算出さ
れた実チップ３６の出力ピンイベントの出力時刻を保持
するレジスタである。

【０１３６】また、８８は実チップ３６からのイベント
データ（出力値）とレジスタ８７Ａに保持される値（出
力時刻）とのいずれか一方を選択して出力するマルチプ
レクサ、８８Ａはマルチプレクサ８８から出力された実
チップ３６からのイベントデータを一時的に保持するレ
ジスタ、８９は後述するＦＩＦＯバッファ９０のアドレ
スカウンタ、９０は実チップ３６からのイベントデータ
をレジスタ８８Ａから受け取って一時的に保持するバッ
ファ、９１はＦＩＦＯバッファ９０から出力ピンイベン
トデータを受け取って保持するレジスタである。

【０１３７】さらに、９２はマルチプレクサ８８から出
力されたレジスタ８７Ａの値つまり出力時刻イベントを
受け取って保持するレジスタ、９３はレジスタ９２に保
持された出力時刻とレジスタ８５からの現シミュレーシ
ョン時刻とを比較し一致した場合にバッファ９１に対し
て出力ピンイベントデータの送出指示を与える比較器で
ある。

【０１３８】上述の構成により、ピンエレクトロニクス
部３３によりサンプリングされた実チップ３６の出力値
は、特定のピン数（実施例では８品）毎にまとめてＡ側
からパラレル形式のデータとして送付される。出力時刻
用のレジスタ９２の値と現在のシミュレーション時刻
（レジスタ８５の値）とが一致すると、比較器９３から
の送出指示により、実チップ３６の出力値は、マルチプ
レクサ８８およびレジスタ８８Ａ，９１を経由してデー
タ形式変換部３１に送られ、シリアル形式のデータに変
換された後、ＰＥイベントインタフェース２５へ送出さ
れる。

【０１３９】シミュレーション時刻が出力時刻に達して
いない場合には、レジスタ９２に出力時刻データを書き
込むとともに、ピンエレクトロニクス部３３から送出さ
れた出力ピンイベントデータを、アドレスカウンタ９０
の指示に応じて連続的にＦＩＦＯバッファ９０に書き込
む。そして、比較器９３の比較の結果、レジスタ９２上
に書き込まれた出力時刻とシミュレーション時刻とが一
致すると、前述と同様にして、ＦＩＦＯバッファ９０上
のイベントデータをＰＥイベントインタフェース２５に
送付する。上述した各レジスタはパターンメモリ部３２
の最小構成単位にもつことで、出力時刻の追越しを防止
している。

【０１４０】このような実チップ駆動制御部３４の機能
により、論理シミュレーション専用ハードウエア部２２
（ＰＥ２３）から入力イベントを受信してシミュレーシ
ョンを開始した後、ディレイ値として予め設定された時
間が経過した時点で、実チップ３６の出力値が、シミュ
レーション結果として、実チップシミュレーション部２
１からＥＴネットワーク２４を介し論理シミュレーショ
ン専用ハードウエア部２２（ＰＥ２３）に転送制御され
る。

【０１４１】なお、図２３に示す例では、ＦＩＦＯバッ
ファ９０に、実チップ３６からのパラレル形式のデータ
を保持する場合について説明しているが、ＦＩＦＯバッ
ファをデータ形式変換部３１のＰ／Ｓ変換部３１Ｂにそ
なえ、シリアル形式に変換されたデータをＦＩＦＯバッ
ファに保持するように構成してもよい。図２４は、本実
施例の実チップシミュレーション部２１における実チッ
プ駆動制御部３４の構成および機能の他例を説明するた
めのブロック図である。なお、図中、既述の符号と同一
の符号は同一部分を示しているので、その説明は省略す
る。

【０１４２】図２４に示す実チップ駆動制御部３４に
は、レジスタ９４，データ分岐部９５，マルチプレクサ
９６，タイムホイール９７およびアドレスカウンタ９８
がそなえられている。ここで、レジスタ９４は、ピンエ
レクトロニクス部３３によりサンプリングされた実チッ
プ３６の出力値を一時的に保持するものであり、データ
分岐部９５は、シミュレーション時刻が出力時刻に達し
ていない場合には、レジスタ９４に保持される実チップ
３６の出力値をセレクタ９６へ出力する一方、シミュレ
ーション時刻が出力時刻を超えている場合には、パター
ンメモリ本体３２Ａもしくはレジスタ９４に保持される
実チップ３６の出力値をデータ形式変換部３１（Ｐ／Ｓ
変換部３１Ｂ）へ出力するものである。

【０１４３】また、セレクタ９６は、データ形式変換部
３１（Ｓ／Ｐ変換部３１Ａ）からのデータとデータ分岐
部９５からのデータとのいずれか一方を選択して、パタ
ーンメモリ部３２のレジスタ３２Ｂへ出力するものであ
る。レジスタ３２Ｂに入力されたデータ分岐部９５から
のデータは、タイムホイール９７からのアドレスに応じ
てパターンメモリ本体３２Ａに書き込まれるようになっ
ている。

【０１４４】タイムホイール９７は、データ分岐部９５
からのデータ（実チップ３６の出力値）をパターンメモ
リ本体３２Ａに書き込んだり、パターンメモリ本体３２
Ａに書き込まれたデータ分岐部９５からのデータ（実チ
ップ３６の出力値）を読み出したりする際のアドレス情
報を出力するものであり、アドレスカウンタ９８は、タ
イムホイール９７用のアドレスをタイムホイール９７へ
出力し、タイムホイール９７からパターンメモリ本体３
２Ａへの前記アドレス情報を指示するものである。これ
らのタイムホイール９７やアドレスカウンタ９８の動作
はシミュレーション時刻と同期している。

【０１４５】なお、図２４に示す実チップ駆動制御部３
４では、上述したデータ分岐部９５，マルチプレクサ９
６，タイムホイール９７，アドレスカウンタ９８によ
り、入力イベントまたは実チップ３６からの出力イベン
トのうち予め指示された特定のものについてパターンメ
モリ部３４からのデータの読出位置またはパターンメモ
リ部３２へのデータの書込位置を任意の位置に変更しう
る制御部が構成されることになる。

【０１４６】上述の構成により、図２４に示す実チップ
駆動制御部３４では、パターンメモリ本体３２Ａ上の終
点アドレスから実チップ３６の予め指示されたディレイ
値分の領域を出力イベント格納用のバッファとして用い
ることにし、出力イベントを格納すべきアドレスを出力
時刻を示すタイムホイール９７上に格納する。そして、
シミュレーション時刻と同期してタイムホイール９７上
のデータを調べ、出力イベントが存在した場合、タイム
ホイール９７が指示するパターンメモリ本体３２Ａのア
ドレスにおける出力イベントを読み出し、その出力イベ
ントを、データ分岐部９５およびデータ形式変換部３１
を介してＰＥイベントインタフェース２５に送付する。

【０１４７】図２３，図２４に示すように、実チップ駆
動制御部３４が、実時間とシミュレーション時刻との同
期をとる機構をもつことにより、実チップシミュレーシ
ョン部２１の処理と論理シミュレーション専用ハードウ
エア部２２の処理とを並列に実行することが可能にな
る。従って、実チップシミュレーション部２１の動作
中、論理シミュレーション専用ハードウエア部２２も並
列的に動作しながら、適当な時点で実チップシミュレー
ション部２１によるシミュレーション結果（実チップ３
６の出力イベント）が論理シミュレーション専用ハード
ウエア部２２へ転送され、シミュレーション処理の高速
化に寄与することになる。

【０１４８】図２５，図２６は、それぞれ本実施例のデ
ータ形式変換部３１におけるＳ／Ｐ変換部３１Ａおよび
Ｐ／Ｓ変換部３１Ｂの詳細構成を示すブロック図であ
る。なお、図中、既述の符号と同一の符号は同一部分を
示しているので、その説明は省略する。図２５に示すよ
うに、データ形式変換部３１におけるＳ／Ｐ変換部３１
Ａは、デコーダ１０１および複数のレジスタ１０２から
構成されている。ここで、デコーダ１０１は、入力イベ
ントデータに含まれるピン属性を解読するものであり、
レジスタ１０２は、実チップ３６の各ピンに対応してそ
なえられ、シリアル形式で入力されるイベントデータを
順次保持しうるものである。

【０１４９】そして、デコーダ１０１により、ピン属性
に基づき今回の入力イベントが実チップ３６の内部状態
に変化を与えるピンに対するものであると判断された場
合、デコーダ１０１から各レジスタ１０２にイネーブル
信号ｅｎｂが出力され、シリアル形式の入力イベントデ
ータが順次レジスタ１０２に格納されるようになってい
る。

【０１５０】上述の構成により、ＰＥイベントインタフ
ェース２５からピン番号とイベントデータとがシリアル
に入力され、そのピン番号にて指示されたレジスタ１０
２にデータが格納されることによって、シリアルデータ
がパラレルデータに変換される。このピン番号には、実
チップ３６のピン位置およびピン属性が指示されてお
り、そのピン属性は、ピン属性解読器としても機能する
実チップ駆動制御部３４に送られる。

【０１５１】また、図２６に示すように、データ形式変
換部３１におけるＰ／Ｓ変換部３１Ｂは、複数のレジス
タ１０３，ピン番号発生器１０４およびマルチプレクサ
１０５から構成されている。ここで、各レジスタ１０３
は、ピンエレクトロニクス部３３によりサンプリングさ
れたパラレル形式の実チップ３６の出力データを保持す
るものであり、マルチプレクサ１０５は、ピン番号発生
器１０４からの値に応じたレジスタ１０３に保持される
データを選択してシリアルに出力するものである。

【０１５２】上述の構成により、ピンエレクトロニクス
部３３によりサンプリングされたパラレル形式の実チッ
プ３６の出力データは、マルチプレクサ１０５によりシ
リアル形式に変換されて、順次、ＰＥイベントインタフ
ェース２５へ送出される。このとき、ピン番号発生器１
０４からのピン番号が、マルチプレクサ１０５からの出
力データに付与される。

【０１５３】図２７は、本実施例の実チップシミュレー
ション部２１を実チップ単体専用のシミュレーション装
置として用いた場合の構成例を示すブロック図である。
なお、図中、既述の符号と同一の符号は同一部分を示し
ているので、その説明は省略する。この図２７に示す実
チップシミュレーション部２１では、前述したデータ形
式変換部３１，パターンメモリ部３２，ピンエレクトロ
ニクス部３３，実チップ駆動制御部３４および実チップ
部３５に加えて、マルチプレクサ１０６が追加されてい
る。

【０１５４】このマルチプレクサ１０６は、実チップ駆
動制御部３４からの制御信号に応じて、ピンエレクトロ
ニクス部３３によりサンプリングされた実チップ３６の
出力値を、実チップ駆動制御部３４からデータ形式変換
部１に送出せずに、パターンメモリ部３２へ送出するよ
うに切換動作を行なうものである。これにより、図２４
にて前述した例とほぼ同様に、パターンメモリ部３２に
実チップ３６からの出力イベントを保持できるようにな
っている。つまり、このパターンメモリ部３２には、入
力イベントまたは実チップ３６からの出力イベントのう
ち予め指示された特定のものについて（実チップ駆動制
御部３４からの制御信号に応じて）パターンメモリ部３
２からのデータの読出位置またはパターンメモリ部３２
へのデータの書込位置を任意の位置に変更しうる制御部
が付設されている。

【０１５５】上述のごとく、マルチプレクサ１０６を経
由してパターンメモリ部３２に出力イベントを保持でき
るようにするとともに、実チップシミュレーション部２
１が単体で動作するための制御シーケンスを実チップ駆
動制御部３４に与えることにより、論理シミュレーショ
ン専用ハードウエア部２２（ＰＥ２３）を動作させるこ
となく、実チップシミュレーション部２１単体でも動作
させることが可能である。

【０１５６】つまり、本実施例の実チップシミュレーシ
ョン部２１は、論理シミュレーション専用ハードウエア
部２２と連携することなく単独で、内部論理が不明であ
る実チップ３６の単体を動作させ、その実チップ３６単
体のシミュレーション結果をパターンメモリ部３２内に
格納することができるので、実チップ単体専用のシミュ
レーション装置として使用することができる。

【０１５７】このように、本発明の一実施例によれば、
高速なシミュレーションを行なうハードウエアアクセラ
レータ（論理シミュレーション専用ハードウエア部２
２）の機能を阻害することなく実チップシミュレーショ
ンを行なうことが可能になるほか、実チップ３６を駆動
する部分をシミュレーション演算を行なう部分に直接組
み込んであるため、イベントの送受信時間を削減でき、
シミュレーション処理を高速化することができる。

【０１５８】また、前述したように、実チップ３６のピ
ン毎にプリミティブを生成してシミュレーションモデル
をシミュレーション実行モジュール内で閉じることによ
り、モデルの一体化が行なわれ、実チップ３６を含んだ
シミュレーションモデルのシミュレーションを、通常の
ソフトウエアモデルと変わることなく実行することもで
きる。

【０１５９】なお、上述した実施例では、実チップシミ
ュレーション部２１の実チップ部３６に、入力イベント
の履歴を与えてその内部論理が再現される実チップ３６
を搭載した場合について説明したが、本発明は、これに
限定されるものでなく、入力イベントの履歴を与えるこ
となく内部論理を再現できるもの、例えばＳＲＡＭ，Ｐ
ＬＤ(Program Logic Device)，ＦＰＧＡ(Field Program
mable Gate Array）等を実チップ３６として搭載しても
よい。

【０１６０】この場合、その実チップ３６のシミュレー
ションを行なう場合、ＰＥ２３からのイベントデータ
を、ピンエレクトロニクス部３３により直接にその実チ
ップ５に与える。つまり、ＰＥ２３からのイベントデー
タを、入力イベントの履歴データとしてパターンメモリ
部３２に保持する必要がなくなり、より簡易に実チップ
３６のシミュレーションを行なうことができる。

【０１６１】

【発明の効果】以上詳述したように、本発明のシミュレ
ーション装置によれば、高速なシミュレーションを行な
うハードウエアアクセラレータ（論理シミュレーション
専用ハードウエア部）の機能を阻害することなく実チッ
プシミュレーションを行なうことが可能になるほか、実
チップを駆動する部分をシミュレーション演算を行なう
部分に直接組み込んであるため、イベントの送受信時間
を削減でき、シミュレーション処理を高速化することが
できるほか、実チップのピン毎にプリミティブを生成し
てシミュレーションモデルをシミュレーション実行モジ
ュール内で閉じることにより、モデルの一体化を行なう
ため、実チップを含んだシミュレーションモデルのシミ
ュレーションを、通常のソフトウエアモデルと変わるこ
となく実行できる効果がある（請求項１〜５）。

【０１６２】

【０１６３】さらに、論理シミュレーション専用ハード
ウエア部は、実チップに対するイベントデータを送った
際に実チップのシミュレーションが終了するのを待つこ
となく実チップシミュレーション部と並列に動作できる
ほか（請求項６）、実チップシミュレーション部でイベ
ントデータを受けた後、ディレイ値として設定された時
間が経過すると、実チップの出力イベントが論理シミュ
レーション専用ハードウエア部へ転送されるので（請求
項７）、シミュレーション処理のさらなる高速化に寄与
することになる。

【０１６４】一方、実チップを含む実チップ部全体を動
作中に実チップシミュレーション部に対して挿抜して
も、保護機能部により電圧のレベル調整等がなされるた
め、実チップシミュレーション部に悪影響を及ぼすのを
防止できる（請求項８）。また、実チップシミュレーシ
ョン部の実チップ部に、入力イベントの履歴を与えるこ
となく内部論理を再現できる実チップを搭載した場合に
は、プロセッサエレメントからのイベントデータを、ピ
ンエレクトロニクス部により直接にその実チップに与え
ることで、プロセッサエレメントからのイベントデータ
を、入力イベントの履歴データとしてパターンメモリ部
に保持することなく、より簡易に実チップのシミュレー
ションを行なうことができる（請求項９）。

【０１６５】さらに、実チップシミュレーション部のピ
ンエレクトロニクス部に、各種信号生成部をそなえるこ
とにより、パターンメモリ部内のデータを用いることな
くイベントデータを実チップに付与することができ、パ
ターンメモリ部に保持される無駄なイベントデータ量を
抑制できるので、パターンメモリ部の容量を有効に利用
できる効果がある（請求項１０，１１）。

【０１６６】また、実チップシミュレーション部のパタ
ーンメモリ部を、複数領域に分割して利用することによ
り、実チップは１つであっても、その実チップを、複数
のモデル上のチップとして独立して動作させることがで
きるので、各種シミュレーションモデルに対するシミュ
レーションや異なる履歴に応じたシミュレーションを並
列に行なうことが可能になる（請求項１２）。

【０１６７】さらに、パターンメモリ部の任意の始点か
ら任意の終点までの連続領域を繰り返し読み出して、周
期的なイベントデータを実チップに付与できるので、周
期的なイベントデータを実チップに付与する際には、パ
ターンメモリ部に最小単位のイベントデータを保持して
おくだけでよく、パターンメモリ部の容量を有効に利用
できる効果がある（請求項１３）。

【０１６８】また、実チップ駆動制御部の機能により、
実チップシミュレーション部の動作中、論理シミュレー
ション専用ハードウエア部も並列に動作しながら、適当
な時点で実チップシミュレーション部によるシミュレー
ション結果が論理シミュレーション専用ハードウエア部
へ転送されるので、シミュレーション処理の高速化に寄
与することになる（請求項１４）。

【０１６９】さらに、パターンメモリ部から任意のイベ
ントデータを読み出して実チップへ与えることができる
ほか、実チップからのイベントデータをパターンメモリ
部の任意の位置に書き込んで保持することもできるの
で、実チップシミュレーション部を単独で用いて実チッ
プのシミュレーションを行なうことが可能になる（請求
項１５，１６）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】内部論理の明確な被シミュレーション回路の構
成例を示すブロック図である。

【図３】図２に示す被シミュレーション回路をシミュレ
ーションモデル化した結果を示すブロック図である。

【図４】内部論理が不明であるシミュレーション対象の
実チップの例を示すブロック図である。

【図５】図４に示す実チップを本実施例によりシミュレ
ーションモデル化した結果を示すブロック図である。

【図６】本実施例のシミュレーション装置におけるシミ
ュレーション時刻と動作状態例を示すタイムチャートで
ある。

【図７】本発明の一実施例としてのシミュレーション装
置の基本構成を示すブロック図である。

【図８】本発明の一実施例としてのシミュレーション装
置における実チップシミュレーション部の基本構成を示
すブロック図である。

【図９】本発明の一実施例としてのシミュレーション装
置の具体的な構成を示すブロック図である。

【図１０】本実施例におけるプリミティブの例を示すブ
ロック図である。

【図１１】本実施例のプリミティブにより表現された被
シミュレーション回路（内部論理が明確なもの）の例を
示すブロック図である。

【図１２】内部論理が不明な実チップの例を示すブロッ
ク図である。

【図１３】図１２に示す実チップを本実施例のプリミテ
ィブにより表現した結果を示すブロック図である。

【図１４】本実施例における実チップシミュレーション
部の具体的な構成を示すブロック図である

【図１５】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。

【図１６】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。

【図１７】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。

【図１８】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。

【図１９】本実施例の実チップシミュレーション部にお
けるパターンメモリ部の基本構成を詳細に示すブロック
図である。

【図２０】本実施例の実チップシミュレーション部にお
けるパターンメモリ部の分割方式を説明するためのブロ
ック図である。

【図２１】本実施例の実チップシミュレーション部にお
ける実チップへのパルス入力方式の一例を示すブロック
図である。

【図２２】本実施例の実チップシミュレーション部にお
けるピンエレクトロニクス部の基本構成を詳細に示すブ
ロック図である。

【図２３】本実施例の実チップシミュレーション部にお
ける実チップ駆動制御部の構成および機能の一例を説明
するためのブロック図である。

【図２４】本実施例の実チップシミュレーション部にお
ける実チップ駆動制御部の構成および機能の他例を説明
するためのブロック図である。

【図２５】本実施例のデータ形式変換部におけるシリア
ル／パラレル変換部の詳細構成を示すブロック図であ
る。

【図２６】本実施例のデータ形式変換部におけるパラレ
ル／シリアル変換部の詳細構成を示すブロック図であ
る。

【図２７】本実施例の実チップシミュレーション部を実
チップ単体専用のシミュレーション装置として用いた場
合の構成例を示すブロック図である。

【符号の説明】

１ シミュレーション装置 ２ 実チップシミュレーション部 ３ 論理シミュレーション専用ハードウエア部 ４ イベントトランスファネットワーク（高速専用ネッ
トワーク） ５ 実チップ １０，１１ 被シミュレーション回路 １０ａ，１０ｂ ＡＮＤゲート １０ｃ ＯＲゲート １０Ａ〜１０Ｃ，１１Ａ〜１１Ｅ プリミティブ ２０ シミュレーション装置 ２１ 実チップシミュレーション部（ＲＣ） ２２ 論理シミュレーション専用ハードウエア部（ハー
ドウエアアクセラレータ） ２３ プロセッサエレメント（ＰＥ） ２４ イベントトランスファネットワーク（高速専用ネ
ットワーク，通信ネットワーク，ＥＴネットワーク） ２５ インタフェース（ＰＥイベントインタフェース） ２６ 入力イベント用専用プロセッサ（ＩＰ） ２７ 出力イベント用専用プロセッサ（ＯＰ） ２８ 制御専用プロセッサ（ＣＰ） ３１ データ形式変換部 ３１Ａ シリアル／パラレル（Ｓ／Ｐ）変換部 ３１Ｂ パラレル／シリアル（Ｐ／Ｓ）変換部 ３２ パターンメモリ部（ＰＭ） ３２Ａ パターンメモリ本体 ３２Ｂ，３２Ｃ レジスタ ３３ ピンエレクトロニクス部 ３４ 実チップ駆動制御部 ３５ 実チップ部 ３６ 実チップ ４０ 被シミュレーション回路 ４０Ａ〜４０Ｆ，４１Ａ〜４１Ｅ プリミティブ ５１〜５３ レジスタ ５４ ファンアウト展開部 ５５ ＥＧＭ（Evaluation Gate Memory）部 ５６ 比較部 ５７ セレクタ ６０ アドレス制御部（制御部） ６１，６２ レジスタ群 ６３ 制御用カウンタ ６４ パターンメモリ制御部 ６５ アドレスカウンタ ６６ メモリ制御信号線 ６７ 同期制御信号線 ６８ マルチプレクサ ７１ パルス発生器（信号生成部） ７２ セレクタ ７３ 制御フラグ用レジスタ ７４ ＡＮＤゲート ７５，７６ レジスタ（トライステートバッファ） ７７ トランスファゲート ７８ ＡＮＤゲート ７９ ハイインピーダンス検出回路 ８０，８１ レジスタ ８２ 実チップピン（結合機構） ８３ レベル調整回路（保護機能部） ８５，８６，８７Ａ，８８Ａ，９１，９２，９４ レジ
スタ ８７ 加算器 ８８ マルチプレクサ ８９ アドレスカウンタ ９０ ＦＩＦＯバッファ ９３ 比較器 ９５ データ分岐部 ９６ マルチプレクサ ９７ タイムホイール ９８ アドレスカウンタ １０１ デコーダ １０２，１０３ レジスタ １０４ ピン番号発生器 １０５，１０６ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐々木 敏英 神奈川県川崎市中原区上小田中1015番地 富士通オートメーション株式会社内 (72)発明者 塚本 尋志 神奈川県川崎市中原区上小田中1015番地 富士通オートメーション株式会社内 (56)参考文献 特開 平４−149782（ＪＰ，Ａ) 特開 昭58−146947（ＪＰ，Ａ) 特開 平５−28212（ＪＰ，Ａ) 特開 昭61−72365（ＪＰ，Ａ) 特開 昭60−164848（ＪＰ，Ａ) 特開 平５−297068（ＪＰ，Ａ) 特開 平５−61930（ＪＰ，Ａ) 特開 平２−184934（ＪＰ，Ａ) 特開 昭57−50132（ＪＰ，Ａ) 特開 昭55−82972（ＪＰ，Ａ) 特開 平４−563（ＪＰ，Ａ) 実表 昭63−500001（ＪＰ，Ｕ) 小池誠彦、”ＣＡＤマシン”、第１ 版、オーム社、1989年12月、ｐ．123〜 129 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 664

Claims (16)

(57)【特許請求の範囲】
1. 【請求項１】 内部論理が不明な部分を含む論理回路の
   シミュレーションを行なうシミュレーション装置であっ
   て、 前記内部論理が不明な部分を構成する実チップを搭載さ
   れ、該実チップを駆動することにより前記内部論理が不
   明な部分のシミュレーションを行なう実チップシミュレ
   ーション部と、 前記論理回路のうち内部論理が記述された部分のシミュ
   レーションを行なう論理シミュレーション専用ハードウ
   エア部と、 該実チップシミュレーション部と該論理シミュレーショ
   ン専用ハードウエア部とを結合し、該実チップシミュレ
   ーション部と該論理シミュレーション専用ハードウエア
   部との間におけるイベントデータの転送を行なうイベン
   トトランスファネットワークとから構成され、 該実チップシミュレーション部に搭載される該実チップ
   の入力ピンおよび出力ピンのそれぞれに対して、シミュ
   レーション処理を行なう際の最小処理単位であるプリミ
   ティブを一つずつ生成して該実チップをシミュレーショ
   ンモデル化するとともに、該実チップシミュレーション
   部に搭載される該実チップの双方向入出力ピンに対して
   は、入力方向と出力方向とのそれぞれに１つの最小処理
   単位としてのプリミティブを生成して該実チップをシミ
   ュレーションモデル化することにより、該実チップを複
   数のプリミティブの集合として表現し、 前記論理回路のシミュレーションモデルにおいて、該実
   チップシミュレーション部でシミュレーションを行なう
   部分と、該論理シミュレーション専用ハードウエア部で
   シミュレーションを行なう部分とを結合することを特徴
   とする、シミュレーション装置。
2. 【請求項２】 該論理シミュレーション専用ハードウエ
   ア部が、複数のプロセッサエレメントと、該イベントト
   ランスファネットワークとしての通信ネットワークとか
   ら構成され、 シミュレーション対象である前記論理回路のうち内部論
   理が記述された部分が複数の部分回路に分割され、各部
   分回路が前記の各プロセッサエレメントに割り当てら
   れ、前記の各プロセッサエレメントが、割り当てられた
   前記の各部分回路のシミュレーションを行なうととも
   に、 該実チップシミュレーション部が、各プロセッサエレメ
   ントと該通信ネットワークとの間のインタフェースと同
   一構成のインタフェースを介して、該通信ネットワーク
   に接続されていることを特徴とする、請求項１記載のシ
   ミュレーション装置。
3. 【請求項３】 該実チップシミュレーション部が、 該実チップを搭載される実チップ部と、 該プロセッサエレメントから該通信ネットワークを介し
   転送されてきたイベントデータを該実チップ用のデータ
   形式に変換する一方で、該実チップからのイベントデー
   タを該プロセッサエレメント用のデータ形式に変換する
   データ形式変換部と、 前記論理回路のシミュレーション開始後に該プロセッサ
   エレメントから該通信ネットワークを介し転送されてき
   たイベントデータを、入力イベントの履歴データとして
   時系列的に保持するパターンメモリ部と、 該実チップのシミュレーションを行なう際に、該パター
   ンメモリ部からの前記入力イベントの履歴データを該実
   チップに順次与えて該実チップにおける内部論理を再現
   させる一方で、該実チップからのイベントデータを出力
   イベントとしてサンプリングするピンエレクトロニクス
   部とを有して構成されていることを特徴とする、請求項
   ２記載のシミュレーション装置。
4. 【請求項４】 該データ形式変換部が、該実チップ用の
   データ形式であるパラレルデータと該プロセッサエレメ
   ント用のデータ形式であるシリアルデータとの間の相互
   変換を行なうものであることを特徴とする、請求項３記
   載のシミュレーション装置。
5. 【請求項５】 該論理シミュレーション専用ハードウエ
   ア部において、シミュレーションモデルのプリミティブ
   間の接続関係が、前記の各プロセッサエレメントに予め
   付与されたエレメント番号と、前記の各プロセッサエレ
   メント内で処理される各プリミティブに予め付与された
   プリミティブ番号とに基づいて決定される一方、 該実チップシミュレーション部に対しても前記の各プロ
   セッサエレメントのエレメント番号と同等のエレメント
   番号が予め付与されるとともに、該実チップの前記ピン
   毎に生成されたプリミティブに対してもプリミティブ番
   号が予め割り当てられ、 該実チップシミュレーション部における該実チップの前
   記ピン毎に生成されたプリミティブと該論理シミュレー
   ション専用ハードウエア部におけるプリミティブとの接
   続関係が、前記エレメント番号および前記プリミティブ
   番号に基づいて決定されることを特徴とする、請求項１
   記載のシミュレーション装置。
6. 【請求項６】 該実チップシミュレーション部における
   該実チップの入力ピンのうち予め指定された任意のトリ
   ガピンに対して、該論理シミュレーション専用ハードウ
   エア部からイベントデータが与えられた時には、該実チ
   ップシミュレーション部が、該論理シミュレーション専
   用ハードウエア部と並列にシミュレーションを行なうこ
   とを特徴とする、請求項１または請求項５に記載のシミ
   ュレーション装置。
7. 【請求項７】 該論理シミュレーション専用ハードウエ
   ア部から該実チップシミュレーション部における該実チ
   ップの前記任意のトリガピンに対してイベントデータが
   与えられた後、該実チップのシミュレーション結果であ
   る該実チップの出力イベントを該実チップシミュレーシ
   ョン部から該論理シミュレーション専用ハードウエア部
   へ転送するまでの時間を、ディレイ値として予め設定し
   ておき、 該論理シミュレーション専用ハードウエア部は、イベン
   トデータ付与後、前記ディレイ値として設定された期間
   の間、該実チップシミュレーション部の処理とは独立し
   てシミュレーション処理を行なう一方、 該実チップシミュレーション部は、該実チップの出力イ
   ベントが確定されるまでの間、該論理シミュレーション
   専用ハードウエア部の処理とは独立してシミュレーショ
   ン処理を行ない、 前記ディレイ値として設定された時間が経過した時点
   で、もしくは、当該時点で該実チップの出力イベントが
   確定されていなければ当該出力イベントが確定された時
   点で、該実チップの出力イベントが、イベントデータと
   して、該実チップシミュレーション部から該イベントト
   ランスファネットワークを介し該論理シミュレーション
   専用ハードウエア部に転送されることを特徴とする、請
   求項６記載のシミュレーション装置。
8. 【請求項８】 該実チップ部が、 該実チップとしてのハードウエア装置と該ピンエレクト
   ロニクス部とを結合するための結合機構と、 該ハードウエア装置を含む該実チップ部全体を、該実チ
   ップシミュレーション部に対して活性挿抜可能に接続し
   うる保護機能部とを有していることを特徴とする、請求
   項３記載のシミュレーション装置。
9. 【請求項９】 入力イベントの履歴を与えることなく内
   部論理を再現できるものを該実チップとして該実チップ
   部に搭載し、該実チップシミュレーション部により当該
   実チップのシミュレーションを行なう場合、該プロセッ
   サエレメントからのイベントデータを、該ピンエレクト
   ロニクス部により直接に当該実チップに与えることを特
   徴とする、請求項３記載のシミュレーション装置。
10. 【請求項１０】 該ピンエレクトロニクス部に、 該パターンメモリ部からの入力イベントの履歴データの
    読出速度とは独立したタイミングで、該パターンメモリ
    部内のデータと同一のデータを生成し、該データを入力
    イベントとして該実チップへ出力する信号生成部がそな
    えられていることを特徴とする、請求項３記載のシミュ
    レーション装置。
11. 【請求項１１】 該ピンエレクトロニクス部に、 該パターンメモリ部内の入力イベントの履歴データとは
    別の任意の位相，周期，パルス幅をもつパルス信号を生
    成し、該パルス信号を入力イベントとして該実チップへ
    出力する信号生成部がそなえられていることを特徴とす
    る、請求項３記載のシミュレーション装置。
12. 【請求項１２】 該パターンメモリ部が、該実チップの
    各ピンに対応する履歴データを保持する部分を各ピンに
    応じた初期値により初期化されるとともに、履歴方向お
    よびピン方向で任意に分割され、 分割された該パターンメモリ部の各部分が、個々に独立
    して該パターンメモリ部として動作することを特徴とす
    る、請求項３記載のシミュレーション装置。
13. 【請求項１３】 該パターンメモリ部内の入力イベント
    の履歴データを時系列順に読み出す制御機能と、該パタ
    ーンメモリ部内の入力イベントの履歴データのうち任意
    の始点から任意の終点までの連続領域を繰り返し読み出
    す制御機能とを有する制御部が、該パターンメモリ部に
    付設されていることを特徴とする、請求項３記載のシミ
    ュレーション装置。
14. 【請求項１４】 該実チップシミュレーション部に、 該論理シミュレーション専用ハードウエア部から入力イ
    ベントを受信した後、ディレイ値として予め設定された
    時間が経過した時点で、該実チップの出力イベントを、
    シミュレーション結果として、該実チップシミュレーシ
    ョン部から該イベントトランスファネットワークを介し
    該論理シミュレーション専用ハードウエア部に転送制御
    する実チップ駆動制御部がそなえられていることを特徴
    とする、請求項３記載のシミュレーション装置。
15. 【請求項１５】 該実チップシミュレーション部への入
    力イベントまたは該実チップからの出力イベントのうち
    予め指示された特定のものについて、該パターンメモリ
    部からのデータの読出位置または該パターンメモリ部へ
    のデータの書込位置を任意の位置に変更しうる制御部
    が、該パターンメモリ部に付設されていることを特徴と
    する、請求項３記載のシミュレーション装置。
16. 【請求項１６】 該実チップシミュレーション部が、 該論理シミュレーション専用ハードウエア部と連携する
    ことなく単独で、内部論理が不明である実チップ単体を
    動作させ、当該実チップ単体のシミュレーション結果を
    該パターンメモリ部内に格納することを特徴とする、請
    求項１５記載のシミュレーション装置。