JP3242277B2 - シミュレーション装置 - Google Patents
シミュレーション装置Info
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- JP3242277B2 JP3242277B2 JP06091095A JP6091095A JP3242277B2 JP 3242277 B2 JP3242277 B2 JP 3242277B2 JP 06091095 A JP06091095 A JP 06091095A JP 6091095 A JP6091095 A JP 6091095A JP 3242277 B2 JP3242277 B2 JP 3242277B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【0001】(目次) 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段及び作用(図1) 実施例(図2〜図27) 発明の効果
【0002】
【産業上の利用分野】本発明は、内部論理が不明な部分
を含む論理回路をシミュレーションする際に、その内部
論理が不明な部分のシミュレーションモデルを構築する
代わりに、その部分を構成する実チップ(実部品)を用
いてシミュレーションを行なうシミュレーション装置に
関する。特に、本発明は、CAE(Computer Aided Eng
ineering)分野における論理タイミング・シミュレーシ
ョンのハードウエア・アクセラレータ(論理シミュレー
ション専用ハードウエア部)上での実チップシミュレー
ション方式に関する。
を含む論理回路をシミュレーションする際に、その内部
論理が不明な部分のシミュレーションモデルを構築する
代わりに、その部分を構成する実チップ(実部品)を用
いてシミュレーションを行なうシミュレーション装置に
関する。特に、本発明は、CAE(Computer Aided Eng
ineering)分野における論理タイミング・シミュレーシ
ョンのハードウエア・アクセラレータ(論理シミュレー
ション専用ハードウエア部)上での実チップシミュレー
ション方式に関する。
【0003】
【従来の技術】一般に、CAE分野でのシミュレーショ
ンの必要性・重要性は既知の事実であり、設計の常識と
なっている。論理シミュレーションの対象もシステム/
ボードレベルでの検証が重要である。ここで、市販のM
PUのような内部論理が不明な部品を含む回路をシミュ
レーションするとき、その内部論理が不明な部品のシミ
ュレーションモデルを構築する代わりに実チップを用い
てシミュレーションを行なう方法、即ち、実チップシミ
ュレーションと呼ばれる手法がある。この手法は、近年
のCAEシステムのシミュレーション、特にワークステ
ーション上でのシミュレーションにおいて有効なものと
なっている。
ンの必要性・重要性は既知の事実であり、設計の常識と
なっている。論理シミュレーションの対象もシステム/
ボードレベルでの検証が重要である。ここで、市販のM
PUのような内部論理が不明な部品を含む回路をシミュ
レーションするとき、その内部論理が不明な部品のシミ
ュレーションモデルを構築する代わりに実チップを用い
てシミュレーションを行なう方法、即ち、実チップシミ
ュレーションと呼ばれる手法がある。この手法は、近年
のCAEシステムのシミュレーション、特にワークステ
ーション上でのシミュレーションにおいて有効なものと
なっている。
【0004】この内部論理が不明な部品をシミュレーシ
ョンモデル化する方法としては、動作記述言語を用いて
表現する方法があるが、これは、その言語記述が複雑か
つ膨大なため、非常に時間を要し、且つ、完全なモデル
化は不可能であるほか、作成したモデルの検証が難しい
という問題がある。これに対して、実チップシミュレー
ションでは、部品のモデル化が不要であり、完全なモデ
ル化が可能である等の利点がある。
ョンモデル化する方法としては、動作記述言語を用いて
表現する方法があるが、これは、その言語記述が複雑か
つ膨大なため、非常に時間を要し、且つ、完全なモデル
化は不可能であるほか、作成したモデルの検証が難しい
という問題がある。これに対して、実チップシミュレー
ションでは、部品のモデル化が不要であり、完全なモデ
ル化が可能である等の利点がある。
【0005】従来、実チップシミュレーションを行なう
ことの可能なシミュレーション装置では、実チップを実
装されて駆動する特殊な実チップ駆動装置(ハードウエ
ア装置)と、論理シミュレーションを行なうプラットフ
ォーム(例えばワークステーション)とを個々にそなえ
るとともに、これらのハードウエア装置とプラットフォ
ームとを接続するためのLAN環境が必要となってい
る。
ことの可能なシミュレーション装置では、実チップを実
装されて駆動する特殊な実チップ駆動装置(ハードウエ
ア装置)と、論理シミュレーションを行なうプラットフ
ォーム(例えばワークステーション)とを個々にそなえ
るとともに、これらのハードウエア装置とプラットフォ
ームとを接続するためのLAN環境が必要となってい
る。
【0006】このようなシミュレーション装置では、プ
ラットフォームにより通常のゲートモデル(内部論理が
明確でシミュレーションモデル化されたもの)に対して
論理シミュレーション処理を行なっている際に実チップ
を駆動する必要が生じると、プラットフォーム上のシミ
ュレーションプログラムは、通常のゲートモデルの論理
シミュレーション処理を停止し、実チップに対する入力
変化(イベント)を実チップ駆動装置に送信する。
ラットフォームにより通常のゲートモデル(内部論理が
明確でシミュレーションモデル化されたもの)に対して
論理シミュレーション処理を行なっている際に実チップ
を駆動する必要が生じると、プラットフォーム上のシミ
ュレーションプログラムは、通常のゲートモデルの論理
シミュレーション処理を停止し、実チップに対する入力
変化(イベント)を実チップ駆動装置に送信する。
【0007】そのイベントを受けた実チップ駆動装置
は、該当する実チップを初期化し、現時刻までに与えら
れたイベントを履歴データとして保持し、その履歴デー
タを実チップに対して供給し、最終のイベントを与えた
後、その結果である出力値をサンプリングする。そし
て、サンプリング結果を、プラットフォーム上のシミュ
レーションプログラムに入力できるイベント形式に変換
した後、その変換結果(実チップからのイベント)をプ
ラットフォームに送信する。
は、該当する実チップを初期化し、現時刻までに与えら
れたイベントを履歴データとして保持し、その履歴デー
タを実チップに対して供給し、最終のイベントを与えた
後、その結果である出力値をサンプリングする。そし
て、サンプリング結果を、プラットフォーム上のシミュ
レーションプログラムに入力できるイベント形式に変換
した後、その変換結果(実チップからのイベント)をプ
ラットフォームに送信する。
【0008】プラットフォーム上のシミュレーションプ
ログラムは実チップ駆動装置からイベントを受け取るこ
とで、実チップのシミュレーションを終了し、通常のモ
デルの論理シミュレーション処理を再開する。実チップ
シミュレーションを行なうことの可能な従来のシミュレ
ーション装置では、上述のような一連の作業を行なって
いる。
ログラムは実チップ駆動装置からイベントを受け取るこ
とで、実チップのシミュレーションを終了し、通常のモ
デルの論理シミュレーション処理を再開する。実チップ
シミュレーションを行なうことの可能な従来のシミュレ
ーション装置では、上述のような一連の作業を行なって
いる。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
た従来のシミュレーション装置による処理に際しては、
実チップとプラットフォーム上のシミュレーションプロ
グラムが処理する最小単位であるプリミティブとが同じ
扱いになるため、実チップの評価が終了するまで(イベ
ントを実チップに送信した後、実チップからそのイベン
トに応じた出力値が返ってくるまで)、プラットフォー
ム上のシミュレーションプログラムは次のプリミティブ
に対する処理を行なうことができない。
た従来のシミュレーション装置による処理に際しては、
実チップとプラットフォーム上のシミュレーションプロ
グラムが処理する最小単位であるプリミティブとが同じ
扱いになるため、実チップの評価が終了するまで(イベ
ントを実チップに送信した後、実チップからそのイベン
トに応じた出力値が返ってくるまで)、プラットフォー
ム上のシミュレーションプログラムは次のプリミティブ
に対する処理を行なうことができない。
【0010】また、実チップのシミュレーションと実チ
ップ以外のシミュレーションとを同時に並列的に行なう
と、実チップのシミュレーション中に、再度、実チップ
の入力端子に対するイベントが発生しても処理すること
ができない。つまり、実チップを駆動している間、ゲー
トモデル上のシミュレーションを全く行なえないか、あ
るいは、制限された範囲のシミュレーションしか行なえ
ず、効率的なシミュレーションを行なえない。
ップ以外のシミュレーションとを同時に並列的に行なう
と、実チップのシミュレーション中に、再度、実チップ
の入力端子に対するイベントが発生しても処理すること
ができない。つまり、実チップを駆動している間、ゲー
トモデル上のシミュレーションを全く行なえないか、あ
るいは、制限された範囲のシミュレーションしか行なえ
ず、効率的なシミュレーションを行なえない。
【0011】さらに、シミュレーションプログラムと実
チップ駆動装置(ハードウエア装置)との間でLANを
用いてイベントを送受信する必要があり、イベントが多
くなればなるほど、シミュレーションには直接関係のな
い通信時間が、短縮できない時間として増加してしま
う。このため、シミュレーション処理に要する時間が増
大し、シミュレーションの高速化の妨げになっている。
チップ駆動装置(ハードウエア装置)との間でLANを
用いてイベントを送受信する必要があり、イベントが多
くなればなるほど、シミュレーションには直接関係のな
い通信時間が、短縮できない時間として増加してしま
う。このため、シミュレーション処理に要する時間が増
大し、シミュレーションの高速化の妨げになっている。
【0012】また、シミュレーションモデルとして、実
チップを使用しているということを明確に指示する必要
があり、シミュレーション利用者が注意を払わなければ
ならず不便であるなどの課題もあった。本発明は、この
ような課題に鑑み創案されたもので、イベントの送受信
時間を削減するとともに、シミュレーションモデルを一
体化して通常モデルと変わらない表現を実チップに対し
ても使用できるようにし、実チップを含んだシミュレー
ションモデルで高速なシミュレーションを可能にしたシ
ミュレーション装置を提供することを目的とする。
チップを使用しているということを明確に指示する必要
があり、シミュレーション利用者が注意を払わなければ
ならず不便であるなどの課題もあった。本発明は、この
ような課題に鑑み創案されたもので、イベントの送受信
時間を削減するとともに、シミュレーションモデルを一
体化して通常モデルと変わらない表現を実チップに対し
ても使用できるようにし、実チップを含んだシミュレー
ションモデルで高速なシミュレーションを可能にしたシ
ミュレーション装置を提供することを目的とする。
【0013】
【課題を解決するための手段及び作用】図1は本発明の
原理ブロック図で、この図1において、1は内部論理が
不明な部分を含む論理回路のシミュレーションを行なう
シミュレーション装置であり、このシミュレーション装
置1は、実チップシミュレーション部2,論理シミュレ
ーション専用ハードウエア部3およびイベントトランス
ファネットワーク(高速専用ネットワーク)4から構成
されている。
原理ブロック図で、この図1において、1は内部論理が
不明な部分を含む論理回路のシミュレーションを行なう
シミュレーション装置であり、このシミュレーション装
置1は、実チップシミュレーション部2,論理シミュレ
ーション専用ハードウエア部3およびイベントトランス
ファネットワーク(高速専用ネットワーク)4から構成
されている。
【0014】ここで、実チップシミュレーション部2
は、内部論理が不明な部分を構成する実チップ5を搭載
され、この実チップ5を駆動することにより内部論理が
不明な部分のシミュレーションを行なうものであり、論
理シミュレーション専用ハードウエア部3は、論理回路
のうち内部論理が記述された部分のシミュレーションを
行なうものである。
は、内部論理が不明な部分を構成する実チップ5を搭載
され、この実チップ5を駆動することにより内部論理が
不明な部分のシミュレーションを行なうものであり、論
理シミュレーション専用ハードウエア部3は、論理回路
のうち内部論理が記述された部分のシミュレーションを
行なうものである。
【0015】そして、イベントトランスファネットワー
ク4は、実チップシミュレーション部2と論理シミュレ
ーション専用ハードウエア部3とを結合し、これらの実
チップシミュレーション部2と論理シミュレーション専
用ハードウエア部3との間におけるイベントデータの転
送を行なうものである。また、実チップシミュレーショ
ン部2に搭載される実チップ5の入力ピンおよび出力ピ
ンにのそれぞれ対して、シミュレーション処理を行なう
際の最小処理単位であるプリミティブを一つずつ生成し
て実チップ5をシミュレーションモデル化するととも
に、実チップシミュレーション部2に搭載される実チッ
プ5の双方向入出力ピンに対しては、入力方向と出力方
向とのそれぞれに1つの最小処理単位としてのプリミテ
ィブを生成して実チップ5をシミュレーションモデル化
することにより、実チップ5を複数のプリミティブの集
合として表現する(以上、請求項1)。上述のように、
実チップシミュレーション部2と論理シミュレーション
専用ハードウエア部3とをイベントトランスファネット
ワーク4により接続してイベントデータの転送を行なう
ことで、イベントの送受信時間を削減することができる
ほか、論理回路のシミュレーションモデルにおいて、実
チップシミュレーション部2でシミュレーションを行な
う部分と、論理シミュレーション専用ハードウエア部3
でシミュレーションを行なう部分とが結合され、シミュ
レーションモデルを一体化して通常モデルと変わらない
表現を実チップに対しても使用することができる(請求
項1)。
ク4は、実チップシミュレーション部2と論理シミュレ
ーション専用ハードウエア部3とを結合し、これらの実
チップシミュレーション部2と論理シミュレーション専
用ハードウエア部3との間におけるイベントデータの転
送を行なうものである。また、実チップシミュレーショ
ン部2に搭載される実チップ5の入力ピンおよび出力ピ
ンにのそれぞれ対して、シミュレーション処理を行なう
際の最小処理単位であるプリミティブを一つずつ生成し
て実チップ5をシミュレーションモデル化するととも
に、実チップシミュレーション部2に搭載される実チッ
プ5の双方向入出力ピンに対しては、入力方向と出力方
向とのそれぞれに1つの最小処理単位としてのプリミテ
ィブを生成して実チップ5をシミュレーションモデル化
することにより、実チップ5を複数のプリミティブの集
合として表現する(以上、請求項1)。上述のように、
実チップシミュレーション部2と論理シミュレーション
専用ハードウエア部3とをイベントトランスファネット
ワーク4により接続してイベントデータの転送を行なう
ことで、イベントの送受信時間を削減することができる
ほか、論理回路のシミュレーションモデルにおいて、実
チップシミュレーション部2でシミュレーションを行な
う部分と、論理シミュレーション専用ハードウエア部3
でシミュレーションを行なう部分とが結合され、シミュ
レーションモデルを一体化して通常モデルと変わらない
表現を実チップに対しても使用することができる(請求
項1)。
【0016】なお、論理シミュレーション専用ハードウ
エア部3を、複数のプロセッサエレメントと、上記イベ
ントトランスファネットワーク4としての通信ネットワ
ークとから構成してもよく、この場合、シミュレーショ
ン対象である論理回路のうち内部論理が記述された部分
を、複数の部分回路に分割して、各部分回路を各プロセ
ッサエレメントに割り当て、各プロセッサエレメント
が、割り当てられた各部分回路のシミュレーションを行
なうとともに、実チップシミュレーション部2を、各プ
ロセッサエレメントと該通信ネットワークとの間のイン
タフェースと同一構成のインタフェースを介して、通信
ネットワークに実装・接続する。
エア部3を、複数のプロセッサエレメントと、上記イベ
ントトランスファネットワーク4としての通信ネットワ
ークとから構成してもよく、この場合、シミュレーショ
ン対象である論理回路のうち内部論理が記述された部分
を、複数の部分回路に分割して、各部分回路を各プロセ
ッサエレメントに割り当て、各プロセッサエレメント
が、割り当てられた各部分回路のシミュレーションを行
なうとともに、実チップシミュレーション部2を、各プ
ロセッサエレメントと該通信ネットワークとの間のイン
タフェースと同一構成のインタフェースを介して、通信
ネットワークに実装・接続する。
【0017】これにより、内部論理が記述された部分の
シミュレーションは各プロセッサエレメントにより行な
われ、内部論理が不明な部分のシミュレーションは、通
信ネットワーク(イベントトランスファネットワーク
4)を介して実チップシミュレーション部2で行なわ
れ、実チップシミュレーション部2を、ハードウエア
上、論理シミュレーション専用ハードウエア部3を構成
する各プロセッサエレメントと全く同様に扱いながら、
シミュレーション装置1に実装することができる(請求
項2)。
シミュレーションは各プロセッサエレメントにより行な
われ、内部論理が不明な部分のシミュレーションは、通
信ネットワーク(イベントトランスファネットワーク
4)を介して実チップシミュレーション部2で行なわ
れ、実チップシミュレーション部2を、ハードウエア
上、論理シミュレーション専用ハードウエア部3を構成
する各プロセッサエレメントと全く同様に扱いながら、
シミュレーション装置1に実装することができる(請求
項2)。
【0018】また、実チップシミュレーション部2を、
実チップ5を搭載される実チップ部のほか、データ形式
変換部,パターンメモリ部およびピンエレクトロニクス
部から構成することもできる。ここで、データ形式変換
部は、プロセッサエレメントから通信ネットワークを介
し転送されてきたイベントデータを実チップ5用のデー
タ形式に変換する一方で、実チップ5からのイベントデ
ータをプロセッサエレメント用のデータ形式に変換する
ものである。
実チップ5を搭載される実チップ部のほか、データ形式
変換部,パターンメモリ部およびピンエレクトロニクス
部から構成することもできる。ここで、データ形式変換
部は、プロセッサエレメントから通信ネットワークを介
し転送されてきたイベントデータを実チップ5用のデー
タ形式に変換する一方で、実チップ5からのイベントデ
ータをプロセッサエレメント用のデータ形式に変換する
ものである。
【0019】パターンメモリ部は、論理回路のシミュレ
ーション開始後にプロセッサエレメントから通信ネット
ワークを介し転送されてきたイベントデータを、入力イ
ベントの履歴データとして時系列的に保持するものであ
る。ピンエレクトロニクス部は、実チップ5のシミュレ
ーションを行なう際にパターンメモリ部からの入力イベ
ントの履歴データを実チップ5に順次与えて実チップ5
における内部論理を再現させる一方で、実チップ5から
のイベントデータを出力イベントとしてサンプリングす
るものである。
ーション開始後にプロセッサエレメントから通信ネット
ワークを介し転送されてきたイベントデータを、入力イ
ベントの履歴データとして時系列的に保持するものであ
る。ピンエレクトロニクス部は、実チップ5のシミュレ
ーションを行なう際にパターンメモリ部からの入力イベ
ントの履歴データを実チップ5に順次与えて実チップ5
における内部論理を再現させる一方で、実チップ5から
のイベントデータを出力イベントとしてサンプリングす
るものである。
【0020】上述のごとく実チップシミュレーション部
2を構成することにより、プロセッサエレメントからの
イベントデータ(入力イベント)は、データ形式変換部
により実チップ5用のデータ形式に変換された後、パタ
ーンメモリ部に、過去の全イベントデータとともに時系
列的に保存される。そして、ピンエレクトロニクス部か
ら実チップ5に対してパターンメモリ部内の入力イベン
トの履歴データを最初から順に与えることで、実チップ
5の内部論理を再現し、その結果得られた実チップ5か
らのイベントデータ(出力イベント)が、ピンエレクト
ロニクス部によりサンプリングされる。
2を構成することにより、プロセッサエレメントからの
イベントデータ(入力イベント)は、データ形式変換部
により実チップ5用のデータ形式に変換された後、パタ
ーンメモリ部に、過去の全イベントデータとともに時系
列的に保存される。そして、ピンエレクトロニクス部か
ら実チップ5に対してパターンメモリ部内の入力イベン
トの履歴データを最初から順に与えることで、実チップ
5の内部論理を再現し、その結果得られた実チップ5か
らのイベントデータ(出力イベント)が、ピンエレクト
ロニクス部によりサンプリングされる。
【0021】サンプリングされたイベントデータは、デ
ータ形式変換部によりプロセッサエレメント用のデータ
形式に変換された後、論理シミュレーション専用ハード
ウエア部3(プロセッサエレメント)に転送される(請
求項3)。なお、上述したデータ形式変換部は、実チッ
プ5用のデータ形式であるパラレルデータとプロセッサ
エレメント用のデータ形式であるシリアルデータとの間
の相互変換を行なうものとすることができる(請求項
4)。
ータ形式変換部によりプロセッサエレメント用のデータ
形式に変換された後、論理シミュレーション専用ハード
ウエア部3(プロセッサエレメント)に転送される(請
求項3)。なお、上述したデータ形式変換部は、実チッ
プ5用のデータ形式であるパラレルデータとプロセッサ
エレメント用のデータ形式であるシリアルデータとの間
の相互変換を行なうものとすることができる(請求項
4)。
【0022】
【0023】
【0024】上述のようにプリミティブを生成した場
合、論理シミュレーション専用ハードウエア部3におい
て、シミュレーションモデルのプリミティブ間の接続関
係を、各プロセッサエレメントに予め付与されたエレメ
ント番号と、各プロセッサエレメント内で処理される各
プリミティブに予め付与されたプリミティブ番号とに基
づいて決定する一方、実チップシミュレーション部2に
対しても各プロセッサエレメントのエレメント番号と同
等のエレメント番号を予め付与するとともに、実チップ
5のピン毎に生成されたプリミティブに対してもプリミ
ティブ番号を予め割り当てる。これにより、実チップシ
ミュレーション部2における実チップ5のピン毎に生成
されたプリミティブと論理シミュレーション専用ハード
ウエア部3におけるプリミティブとの接続関係を、エレ
メント番号およびプリミティブ番号に基づいて決定する
ことができる(請求項5)。
合、論理シミュレーション専用ハードウエア部3におい
て、シミュレーションモデルのプリミティブ間の接続関
係を、各プロセッサエレメントに予め付与されたエレメ
ント番号と、各プロセッサエレメント内で処理される各
プリミティブに予め付与されたプリミティブ番号とに基
づいて決定する一方、実チップシミュレーション部2に
対しても各プロセッサエレメントのエレメント番号と同
等のエレメント番号を予め付与するとともに、実チップ
5のピン毎に生成されたプリミティブに対してもプリミ
ティブ番号を予め割り当てる。これにより、実チップシ
ミュレーション部2における実チップ5のピン毎に生成
されたプリミティブと論理シミュレーション専用ハード
ウエア部3におけるプリミティブとの接続関係を、エレ
メント番号およびプリミティブ番号に基づいて決定する
ことができる(請求項5)。
【0025】また、実チップシミュレーション部2にお
ける実チップ5の入力ピンのうち予め指定された任意の
トリガピンに対して、論理シミュレーション専用ハード
ウエア部3からイベントデータが与えられた時には、実
チップシミュレーション部2が、論理シミュレーション
専用ハードウエア部3と並列にシミュレーションを行な
うように構成することで、論理シミュレーション専用ハ
ードウエア部3が、実チップ5に対するイベントデータ
を送った際に、実チップ5のシミュレーションが終了す
るのを待つ必要がなくなる(請求項6)。
ける実チップ5の入力ピンのうち予め指定された任意の
トリガピンに対して、論理シミュレーション専用ハード
ウエア部3からイベントデータが与えられた時には、実
チップシミュレーション部2が、論理シミュレーション
専用ハードウエア部3と並列にシミュレーションを行な
うように構成することで、論理シミュレーション専用ハ
ードウエア部3が、実チップ5に対するイベントデータ
を送った際に、実チップ5のシミュレーションが終了す
るのを待つ必要がなくなる(請求項6)。
【0026】さらに、論理シミュレーション専用ハード
ウエア部3から実チップシミュレーション部2における
実チップ5の任意のトリガピンに対してイベントデータ
が与えられた後、実チップ5のシミュレーション結果で
ある実チップ5の出力イベントを実チップシミュレーシ
ョン部2から論理シミュレーション専用ハードウエア部
3へ転送するまでの時間を、ディレイ値として予め設定
しておく。
ウエア部3から実チップシミュレーション部2における
実チップ5の任意のトリガピンに対してイベントデータ
が与えられた後、実チップ5のシミュレーション結果で
ある実チップ5の出力イベントを実チップシミュレーシ
ョン部2から論理シミュレーション専用ハードウエア部
3へ転送するまでの時間を、ディレイ値として予め設定
しておく。
【0027】論理シミュレーション専用ハードウエア部
3は、イベントデータ付与後、ディレイ値として設定さ
れた期間の間、実チップシミュレーション部2の処理と
は独立してシミュレーション処理を行なう一方、実チッ
プシミュレーション部2は、実チップ5の出力イベント
が確定されるまでの間、論理シミュレーション専用ハー
ドウエア部3の処理とは独立してシミュレーション処理
を行なう。
3は、イベントデータ付与後、ディレイ値として設定さ
れた期間の間、実チップシミュレーション部2の処理と
は独立してシミュレーション処理を行なう一方、実チッ
プシミュレーション部2は、実チップ5の出力イベント
が確定されるまでの間、論理シミュレーション専用ハー
ドウエア部3の処理とは独立してシミュレーション処理
を行なう。
【0028】そして、ディレイ値として設定された時間
が経過した時点で、もしくは、その時点で実チップ5の
出力イベントが確定されていなければその出力イベント
が確定された時点で、実チップ5の出力イベントを、イ
ベントデータとして、実チップシミュレーション部2か
らイベントトランスファネットワーク4を介し論理シミ
ュレーション専用ハードウエア部3に転送するように構
成してもよい。
が経過した時点で、もしくは、その時点で実チップ5の
出力イベントが確定されていなければその出力イベント
が確定された時点で、実チップ5の出力イベントを、イ
ベントデータとして、実チップシミュレーション部2か
らイベントトランスファネットワーク4を介し論理シミ
ュレーション専用ハードウエア部3に転送するように構
成してもよい。
【0029】これにより、実チップシミュレーション部
2の動作中、論理シミュレーション専用ハードウエア部
3も並列に動作しながら、適当な時点で実チップシミュ
レーション部2によるシミュレーション結果(実チップ
5の出力イベント)が確実に論理シミュレーション専用
ハードウエア部3へ転送されることになる(請求項
7)。
2の動作中、論理シミュレーション専用ハードウエア部
3も並列に動作しながら、適当な時点で実チップシミュ
レーション部2によるシミュレーション結果(実チップ
5の出力イベント)が確実に論理シミュレーション専用
ハードウエア部3へ転送されることになる(請求項
7)。
【0030】ところで、実チップシミュレーション部2
を構成する実チップ部は、実チップ5としてのハードウ
エア装置(内部論理が不明である実際の部品または任意
の論理機能を実現する少なくとも1つの部品により構成
されるもの)とピンエレクトロニクス部とを結合するた
めの結合機構と、ハードウエア装置を含む実チップ部全
体を実チップシミュレーション部2に対して活性挿抜可
能に接続しうる保護機能部とから構成することができ
る。
を構成する実チップ部は、実チップ5としてのハードウ
エア装置(内部論理が不明である実際の部品または任意
の論理機能を実現する少なくとも1つの部品により構成
されるもの)とピンエレクトロニクス部とを結合するた
めの結合機構と、ハードウエア装置を含む実チップ部全
体を実チップシミュレーション部2に対して活性挿抜可
能に接続しうる保護機能部とから構成することができ
る。
【0031】このとき、ハードウエア装置(実チップ)
を含む実チップ部全体を、動作中(電源供給中)に実チ
ップシミュレーション部2に対して挿抜しても、保護機
能部により電圧のレベル調整等がなされ、実チップシミ
ュレーション部2に悪影響を及ぼすのを防止できる(請
求項8)。また、実チップシミュレーション部2の実チ
ップ部に、入力イベントの履歴を与えることなく内部論
理を再現できるもの(例えばSRAM,PLD,FPG
A等)を実チップ5として搭載し、その実チップ5のシ
ミュレーションを行なう場合、プロセッサエレメントか
らのイベントデータを、ピンエレクトロニクス部により
直接にその実チップ5に与える。つまり、プロセッサエ
レメントからのイベントデータを、入力イベントの履歴
データとしてパターンメモリ部に保持する必要がなくな
る(請求項9)。
を含む実チップ部全体を、動作中(電源供給中)に実チ
ップシミュレーション部2に対して挿抜しても、保護機
能部により電圧のレベル調整等がなされ、実チップシミ
ュレーション部2に悪影響を及ぼすのを防止できる(請
求項8)。また、実チップシミュレーション部2の実チ
ップ部に、入力イベントの履歴を与えることなく内部論
理を再現できるもの(例えばSRAM,PLD,FPG
A等)を実チップ5として搭載し、その実チップ5のシ
ミュレーションを行なう場合、プロセッサエレメントか
らのイベントデータを、ピンエレクトロニクス部により
直接にその実チップ5に与える。つまり、プロセッサエ
レメントからのイベントデータを、入力イベントの履歴
データとしてパターンメモリ部に保持する必要がなくな
る(請求項9)。
【0032】さらに、実チップシミュレーション部2の
ピンエレクトロニクス部に、パターンメモリ部からの入
力イベントの履歴データの読出速度とは独立したタイミ
ングでパターンメモリ部内のデータと同一のデータを生
成しそのデータを入力イベントとして実チップ5へ出力
する信号生成部(請求項10)や、パターンメモリ部内
の入力イベントの履歴データとは別の任意の位相,周
期,パルス幅をもつパルス信号を生成しそのパルス信号
を入力イベントとして実チップ5へ出力する信号生成部
(請求項11)をそなえてもよい。
ピンエレクトロニクス部に、パターンメモリ部からの入
力イベントの履歴データの読出速度とは独立したタイミ
ングでパターンメモリ部内のデータと同一のデータを生
成しそのデータを入力イベントとして実チップ5へ出力
する信号生成部(請求項10)や、パターンメモリ部内
の入力イベントの履歴データとは別の任意の位相,周
期,パルス幅をもつパルス信号を生成しそのパルス信号
を入力イベントとして実チップ5へ出力する信号生成部
(請求項11)をそなえてもよい。
【0033】これにより、パターンメモリ部内のデータ
を用いることなくイベントデータを実チップ5に付与す
ることができ、パターンメモリ部に保持される無駄なイ
ベントデータ量を抑制できる。また、実チップシミュレ
ーション部2のパターンメモリ部を、実チップ5の各ピ
ンに対応する履歴データを保持する部分を各ピンに応じ
た初期値により初期化するとともに、履歴方向(アドレ
ス方向)およびピン方向(データ方向)で任意に分割
し、分割したパターンメモリ部の各部分を、個々に独立
してパターンメモリ部として動作させることにより、実
チップ5は1つであっても、その実チップ5を、複数の
モデル上のチップとして、あるいは、複数の履歴に対応
するチップとして独立して動作させることが可能になる
(請求項12)。
を用いることなくイベントデータを実チップ5に付与す
ることができ、パターンメモリ部に保持される無駄なイ
ベントデータ量を抑制できる。また、実チップシミュレ
ーション部2のパターンメモリ部を、実チップ5の各ピ
ンに対応する履歴データを保持する部分を各ピンに応じ
た初期値により初期化するとともに、履歴方向(アドレ
ス方向)およびピン方向(データ方向)で任意に分割
し、分割したパターンメモリ部の各部分を、個々に独立
してパターンメモリ部として動作させることにより、実
チップ5は1つであっても、その実チップ5を、複数の
モデル上のチップとして、あるいは、複数の履歴に対応
するチップとして独立して動作させることが可能になる
(請求項12)。
【0034】さらに、パターンメモリ部内の入力イベン
トの履歴データを時系列順に読み出す制御機能と、パタ
ーンメモリ部内の入力イベントの履歴データのうち任意
の始点から任意の終点までの連続領域を繰り返し読み出
す制御機能とを有する制御部をパターンメモリ部に付設
してもよい。この場合、通常は、前者の制御機能により
パターンメモリ部内の入力イベントの履歴データを時系
列順に読み出すが、例えばクロック信号のような周期的
なイベントデータを実チップ5に付与する際には、パタ
ーンメモリ部にその最小単位のイベントデータを保持し
ておくだけで、後者の制御機能を用い、パターンメモリ
部の任意の始点から任意の終点までの連続領域(最小単
位のイベントデータ)を繰り返し読み出すことにより、
周期的なイベントデータを実チップ5に与えることがで
きる(請求項13)。
トの履歴データを時系列順に読み出す制御機能と、パタ
ーンメモリ部内の入力イベントの履歴データのうち任意
の始点から任意の終点までの連続領域を繰り返し読み出
す制御機能とを有する制御部をパターンメモリ部に付設
してもよい。この場合、通常は、前者の制御機能により
パターンメモリ部内の入力イベントの履歴データを時系
列順に読み出すが、例えばクロック信号のような周期的
なイベントデータを実チップ5に付与する際には、パタ
ーンメモリ部にその最小単位のイベントデータを保持し
ておくだけで、後者の制御機能を用い、パターンメモリ
部の任意の始点から任意の終点までの連続領域(最小単
位のイベントデータ)を繰り返し読み出すことにより、
周期的なイベントデータを実チップ5に与えることがで
きる(請求項13)。
【0035】また、実チップシミュレーション部2に、
下記のような実チップ駆動制御部をそなえてもよい。即
ち、実チップ駆動制御部は、論理シミュレーション専用
ハードウエア部3から入力イベントを受信した後、ディ
レイ値として予め設定された時間が経過した時点で、実
チップ5の出力イベントを、シミュレーション結果とし
て、実チップシミュレーション部2からイベントトラン
スファネットワーク4を介し論理シミュレーション専用
ハードウエア部3に転送制御するものとする。
下記のような実チップ駆動制御部をそなえてもよい。即
ち、実チップ駆動制御部は、論理シミュレーション専用
ハードウエア部3から入力イベントを受信した後、ディ
レイ値として予め設定された時間が経過した時点で、実
チップ5の出力イベントを、シミュレーション結果とし
て、実チップシミュレーション部2からイベントトラン
スファネットワーク4を介し論理シミュレーション専用
ハードウエア部3に転送制御するものとする。
【0036】この実チップ駆動制御部の機能により、実
チップシミュレーション部2の動作中、論理シミュレー
ション専用ハードウエア部3も並列に動作しながら、適
当な時点で実チップシミュレーション部2によるシミュ
レーション結果(実チップ5の出力イベント)が確実に
論理シミュレーション専用ハードウエア部3へ転送され
ることになる(請求項14)。
チップシミュレーション部2の動作中、論理シミュレー
ション専用ハードウエア部3も並列に動作しながら、適
当な時点で実チップシミュレーション部2によるシミュ
レーション結果(実チップ5の出力イベント)が確実に
論理シミュレーション専用ハードウエア部3へ転送され
ることになる(請求項14)。
【0037】さらに、実チップシミュレーション部2へ
の入力イベントまたは実チップ5からの出力イベントの
うち予め指示された特定のものについて、パターンメモ
リ部からのデータの読出位置またはパターンメモリ部へ
のデータの書込位置を任意の位置に変更しうる制御部を
パターンメモリ部に付設してもよい。このような制御部
を付設することで、パターンメモリ部から任意のイベン
トデータを読み出して実チップ5へ与えることができる
ほか、実チップ5からのイベントデータ(出力イベン
ト)をパターンメモリ部の任意の位置に書き込んで保持
することもでき(請求項15)、この場合、実チップシ
ミュレーション部2は、論理シミュレーション専用ハー
ドウエア部3と連携することなく単独で、内部論理が不
明である実チップ単体を動作させ、その実チップ単体の
シミュレーション結果をパターンメモリ部内に格納する
こともでき、実チップ単体専用のシミュレーション装置
として機能することができる(請求項16)。
の入力イベントまたは実チップ5からの出力イベントの
うち予め指示された特定のものについて、パターンメモ
リ部からのデータの読出位置またはパターンメモリ部へ
のデータの書込位置を任意の位置に変更しうる制御部を
パターンメモリ部に付設してもよい。このような制御部
を付設することで、パターンメモリ部から任意のイベン
トデータを読み出して実チップ5へ与えることができる
ほか、実チップ5からのイベントデータ(出力イベン
ト)をパターンメモリ部の任意の位置に書き込んで保持
することもでき(請求項15)、この場合、実チップシ
ミュレーション部2は、論理シミュレーション専用ハー
ドウエア部3と連携することなく単独で、内部論理が不
明である実チップ単体を動作させ、その実チップ単体の
シミュレーション結果をパターンメモリ部内に格納する
こともでき、実チップ単体専用のシミュレーション装置
として機能することができる(請求項16)。
【0038】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図2〜図8により、本実施例のシミュレー
ション装置の基本的な構成や処理動作(モデル化等)に
ついて説明する。図2,図3は、本実施例の論理シミュ
レーション専用ハードウエア部(ハードウエアアクセラ
レータ;図7,図9の符号22参照)上での被シミュレ
ーション回路(内部論理が明確な回路)のモデル化方式
を説明するためのもので、図2は内部論理が明確な被シ
ミュレーション回路の構成例を示すブロック図である。
する。まず、図2〜図8により、本実施例のシミュレー
ション装置の基本的な構成や処理動作(モデル化等)に
ついて説明する。図2,図3は、本実施例の論理シミュ
レーション専用ハードウエア部(ハードウエアアクセラ
レータ;図7,図9の符号22参照)上での被シミュレ
ーション回路(内部論理が明確な回路)のモデル化方式
を説明するためのもので、図2は内部論理が明確な被シ
ミュレーション回路の構成例を示すブロック図である。
【0039】この図2に示す被シミュレーション回路1
0は、内部論理が明確なもので、3入力I01,I0
2,I03の論理積結果を出力するANDゲート10a
と、同じく3入力I11,I12,I13の論理積結果
を出力するANDゲート10bと、これらのANDゲー
ト10a,10bからの出力の論理和結果を出力するO
Rゲート10cとから構成されている。なお、図2中、
O21はこの被シミュレーション回路10(ORゲート
10c)の出力である。
0は、内部論理が明確なもので、3入力I01,I0
2,I03の論理積結果を出力するANDゲート10a
と、同じく3入力I11,I12,I13の論理積結果
を出力するANDゲート10bと、これらのANDゲー
ト10a,10bからの出力の論理和結果を出力するO
Rゲート10cとから構成されている。なお、図2中、
O21はこの被シミュレーション回路10(ORゲート
10c)の出力である。
【0040】また、図3は、図2に示す被シミュレーシ
ョン回路10を、シミュレーションモデル化した結果を
示しており、この図3において、10A,10B,10
Cはシミュレーション処理を行なう最小処理単位である
プリミティブで、これらのプリミティブ10A〜10C
は、それぞれ、図2のANDゲート10a,10bおよ
びORゲート10cに対応している。また、図3中の矢
印の方向はファンイン方向/ファンアウト方向を示して
いる。
ョン回路10を、シミュレーションモデル化した結果を
示しており、この図3において、10A,10B,10
Cはシミュレーション処理を行なう最小処理単位である
プリミティブで、これらのプリミティブ10A〜10C
は、それぞれ、図2のANDゲート10a,10bおよ
びORゲート10cに対応している。また、図3中の矢
印の方向はファンイン方向/ファンアウト方向を示して
いる。
【0041】図3に示すようなシミュレーションモデル
において、各プリミティブ10A〜10C相互間の接続
情報は、各プリミティブ10A〜10Cに付与されたモ
デル内でユニークなプリミティブ番号(最小処理単位番
号)により表現される。なお、通常、論理シミュレーシ
ョン専用ハードウエア部上で効率のよいモデル化を行な
うためにプリミティブの入出力信号数には、上限が設定
されており、その上限を超えた入出力信号数をもつ論理
ブロックは複数のプリミティブを組み合わせることによ
りモデル化される。例えば、図2に示す被シミュレーシ
ョン回路10を6入力1出力のAND/ORゲートと考
えると、3個のプリミティブ10A〜10Cによって構
成する。内部論理が明確である部品は上述のようなプリ
ミティブによりモデル化され、そのモデルを用いてシミ
ュレーションが行なわれる。
において、各プリミティブ10A〜10C相互間の接続
情報は、各プリミティブ10A〜10Cに付与されたモ
デル内でユニークなプリミティブ番号(最小処理単位番
号)により表現される。なお、通常、論理シミュレーシ
ョン専用ハードウエア部上で効率のよいモデル化を行な
うためにプリミティブの入出力信号数には、上限が設定
されており、その上限を超えた入出力信号数をもつ論理
ブロックは複数のプリミティブを組み合わせることによ
りモデル化される。例えば、図2に示す被シミュレーシ
ョン回路10を6入力1出力のAND/ORゲートと考
えると、3個のプリミティブ10A〜10Cによって構
成する。内部論理が明確である部品は上述のようなプリ
ミティブによりモデル化され、そのモデルを用いてシミ
ュレーションが行なわれる。
【0042】図4,図5は内部論理が不明な部品につい
ての本実施例におけるモデル化方式を説明するためのも
ので、図4は内部論理が不明であるシミュレーション対
象の実チップ(部品)の例を示すブロック図である。こ
の図4に示す内部論理が不明な実チップ11は、3つの
入力信号I1〜I3をそれぞれ入力される入力ピンI0
1〜I03を有するとともに、2つの出力信号O1,O
2をそれぞれ出力する出力ピンO11,O12を有して
いる。
ての本実施例におけるモデル化方式を説明するためのも
ので、図4は内部論理が不明であるシミュレーション対
象の実チップ(部品)の例を示すブロック図である。こ
の図4に示す内部論理が不明な実チップ11は、3つの
入力信号I1〜I3をそれぞれ入力される入力ピンI0
1〜I03を有するとともに、2つの出力信号O1,O
2をそれぞれ出力する出力ピンO11,O12を有して
いる。
【0043】また、図5は、図4に示す実チップ11
を、本実施例によりシミュレーションモデル化した結果
を示しており、この図5に示すように、本実施例では、
内部論理が不明な実チップ11は、各ピンI01〜I0
3,O11,O12毎に1入力または1出力のみのプリ
ミティブ11A〜11Eを生成してモデル化される。こ
れにより、1つの部品である実チップ11は、複数(こ
こでは5個)のプリミティブ11A〜11Eの集合とし
て表現される。
を、本実施例によりシミュレーションモデル化した結果
を示しており、この図5に示すように、本実施例では、
内部論理が不明な実チップ11は、各ピンI01〜I0
3,O11,O12毎に1入力または1出力のみのプリ
ミティブ11A〜11Eを生成してモデル化される。こ
れにより、1つの部品である実チップ11は、複数(こ
こでは5個)のプリミティブ11A〜11Eの集合とし
て表現される。
【0044】つまり、図4の入力ピンI01〜I03お
よび出力ピンO01,O02は、それぞれ、図5の入力
ピンI01〜I03および出力ピンO01,O02に対
応するもので、これらのピンI01〜I03,O01,
O02を、それぞれプリミティブ11A〜11Eに対応
させることにより、内部論理が不明な実チップ11がシ
ミュレーションモデル化される。
よび出力ピンO01,O02は、それぞれ、図5の入力
ピンI01〜I03および出力ピンO01,O02に対
応するもので、これらのピンI01〜I03,O01,
O02を、それぞれプリミティブ11A〜11Eに対応
させることにより、内部論理が不明な実チップ11がシ
ミュレーションモデル化される。
【0045】このようにモデル化することにより、内部
論理が不明な部品(実チップ11)と内部論理が明確な
部品(通常のプリミティブ)との間のイベント伝播処理
を、内部論理が明確な部品相互間での通常のイベント伝
播処理と全く同様にして行なうことができる。また、複
数のプリミティブ11A〜11Eにて表現された内部論
理が不明な実チップ11は、そのような実チップ専用の
評価装置(後述する実チップシミュレーション部)を用
いることにより、他のプリミティブ(内部論理が明確な
部品をモデル化して得られたプリミティブ)と同様に取
り扱われることになる。
論理が不明な部品(実チップ11)と内部論理が明確な
部品(通常のプリミティブ)との間のイベント伝播処理
を、内部論理が明確な部品相互間での通常のイベント伝
播処理と全く同様にして行なうことができる。また、複
数のプリミティブ11A〜11Eにて表現された内部論
理が不明な実チップ11は、そのような実チップ専用の
評価装置(後述する実チップシミュレーション部)を用
いることにより、他のプリミティブ(内部論理が明確な
部品をモデル化して得られたプリミティブ)と同様に取
り扱われることになる。
【0046】ここで、内部論理が不明な部品の動作につ
いて考える。内部論理不明の部品が例えばマイクロプロ
セッサユニット(MPU)のような部品である場合、入
力ピンや出力ピンは次の2種類の性質をもつピンに大別
することができる。1つは、ピンに与える論理値が変化
した場合(イベントが発生した場合)、部品の内部状態
に変化を与えるトリガピン(例えばクロック信号を入力
されるようなピン)であり、もう1つは、ピン自体のイ
ベントだけでは部品の内部状態に変化を与えないデータ
ピン(例えばデータバス信号を入力されるようなピン)
である。これらの特徴から、トリガピンにイベントが発
生しない限り、データピンのイベントは無視することが
可能である。
いて考える。内部論理不明の部品が例えばマイクロプロ
セッサユニット(MPU)のような部品である場合、入
力ピンや出力ピンは次の2種類の性質をもつピンに大別
することができる。1つは、ピンに与える論理値が変化
した場合(イベントが発生した場合)、部品の内部状態
に変化を与えるトリガピン(例えばクロック信号を入力
されるようなピン)であり、もう1つは、ピン自体のイ
ベントだけでは部品の内部状態に変化を与えないデータ
ピン(例えばデータバス信号を入力されるようなピン)
である。これらの特徴から、トリガピンにイベントが発
生しない限り、データピンのイベントは無視することが
可能である。
【0047】内部論理が不明な部品を1つのブラックボ
ックスと考えると、トリガピンにイベントが発生した時
の全入力の値を時系列的に保持し、入力された時と同じ
タイミングで保持した値を時系列順に与えることで、そ
の部品の内部状態を再現することが可能である。本実施
例の実チップシミュレーション部(図7,図9の符号2
1参照)は、この原理で動作する。
ックスと考えると、トリガピンにイベントが発生した時
の全入力の値を時系列的に保持し、入力された時と同じ
タイミングで保持した値を時系列順に与えることで、そ
の部品の内部状態を再現することが可能である。本実施
例の実チップシミュレーション部(図7,図9の符号2
1参照)は、この原理で動作する。
【0048】ここで、MPUのように、特定の入力ピン
に入力される信号(クロック信号)に同期して動作する
部品の論理シミュレーションを行なうことを考えると、
トリガピンに対して次のイベントが発生するまで、その
部品のシミュレーション処理は、他のプリミティブ(内
部論理が明確な回路)のシミュレーション処理と独立し
て行なうことができる。
に入力される信号(クロック信号)に同期して動作する
部品の論理シミュレーションを行なうことを考えると、
トリガピンに対して次のイベントが発生するまで、その
部品のシミュレーション処理は、他のプリミティブ(内
部論理が明確な回路)のシミュレーション処理と独立し
て行なうことができる。
【0049】このような本実施例のシミュレーション装
置におけるシミュレーション時刻と動作状態(発生イベ
ント数等)の例を図6に示す。この図6においては、上
段側から順に、シミュレーション時刻と、論理シミュレ
ーション専用ハードウエア部を構成するプロセッサエレ
メント(PE;図7,図9の符号23参照)内でのイベ
ント発生数と、実チップシミュレーション部内でのイベ
ント発生状態と、その実チップシミュレーション部の動
作状態とが示されている。
置におけるシミュレーション時刻と動作状態(発生イベ
ント数等)の例を図6に示す。この図6においては、上
段側から順に、シミュレーション時刻と、論理シミュレ
ーション専用ハードウエア部を構成するプロセッサエレ
メント(PE;図7,図9の符号23参照)内でのイベ
ント発生数と、実チップシミュレーション部内でのイベ
ント発生状態と、その実チップシミュレーション部の動
作状態とが示されている。
【0050】そして、図6において、Aはシミュレーシ
ョンモデル内でのクロックイベント発生時刻を示し、B
はプロセッサエレメントから実チップシミュレーション
部へイベントが転送されるタイミングを示し、Cは実チ
ップシミュレーション部内でトリガイベントを検出し実
チップの駆動を行なうタイミングを示し、Dは実チップ
からのサンプリングデータを実チップシミュレーション
部内に送出するタイミングを示し、Eは実チップからの
出力イベントを他のプロセッサエレメントに転送するタ
イミングを示している。なお、Fは実チップシミュレー
ション部の動作中にプロセッサエレメントからイベント
の転送が行なわれるタイミングを示しているが、このと
き、実チップシミュレーション部が動作中であるため、
そのイベント転送は、実チップシミュレーション部で受
け付けられていない。
ョンモデル内でのクロックイベント発生時刻を示し、B
はプロセッサエレメントから実チップシミュレーション
部へイベントが転送されるタイミングを示し、Cは実チ
ップシミュレーション部内でトリガイベントを検出し実
チップの駆動を行なうタイミングを示し、Dは実チップ
からのサンプリングデータを実チップシミュレーション
部内に送出するタイミングを示し、Eは実チップからの
出力イベントを他のプロセッサエレメントに転送するタ
イミングを示している。なお、Fは実チップシミュレー
ション部の動作中にプロセッサエレメントからイベント
の転送が行なわれるタイミングを示しているが、このと
き、実チップシミュレーション部が動作中であるため、
そのイベント転送は、実チップシミュレーション部で受
け付けられていない。
【0051】また、図6の実チップシミュレーション部
の動作状態を示す部分において、はパターンメモリ部
(図8の符号32参照)への入力イベントの書込タイミ
ングを示し、実チップの動作期間を示し、は実チッ
プからの出力値(出力イベント)のサンプリングタイミ
ングを示し、は出力イベントの出力待ち期間を示して
いる。
の動作状態を示す部分において、はパターンメモリ部
(図8の符号32参照)への入力イベントの書込タイミ
ングを示し、実チップの動作期間を示し、は実チッ
プからの出力値(出力イベント)のサンプリングタイミ
ングを示し、は出力イベントの出力待ち期間を示して
いる。
【0052】次に、図7により、本実施例のシミュレー
ション装置20の基本構成について説明する。本実施例
のシミュレーション装置20は、図7に示すように、基
本的には、実チップシミュレーション部〔図中では単に
RC(Real Chip)と記す場合もある〕21,複数のプロ
セッサエレメント(以下、単にPEと記す場合もある)
23およびイベントトランスファ〔ET(Event Transfe
r);以下、ETと略記する〕ネットワーク(高速専用ネ
ットワーク)24から構成されている。なお、図中で
は、ETネットワークを単にETと記す。
ション装置20の基本構成について説明する。本実施例
のシミュレーション装置20は、図7に示すように、基
本的には、実チップシミュレーション部〔図中では単に
RC(Real Chip)と記す場合もある〕21,複数のプロ
セッサエレメント(以下、単にPEと記す場合もある)
23およびイベントトランスファ〔ET(Event Transfe
r);以下、ETと略記する〕ネットワーク(高速専用ネ
ットワーク)24から構成されている。なお、図中で
は、ETネットワークを単にETと記す。
【0053】ここで、複数のPE23とこれらのPE2
3間のデータ転送を高速に行なうETネットワーク24
(実際にはデータバス等の通信ネットワーク)とから論
理シミュレーション専用ハードウエア部(ハードウエア
アクセラレータ)22が構成されており、この論理シミ
ュレーション専用ハードウエア部22が、図3に示すご
とくモデル化された被シミュレーション回路10(論理
回路のうち内部論理が記述された部分)のシミュレーシ
ョンを行なうようになっている。このとき、シミュレー
ション対象の論理回路の規模に応じて、その内部論理が
記述された部分は複数の部分回路に分割され、各部分回
路が各PE23に割り当てられ、各PE23により割り
当てられた各部分回路のシミュレーションが実行され
る。
3間のデータ転送を高速に行なうETネットワーク24
(実際にはデータバス等の通信ネットワーク)とから論
理シミュレーション専用ハードウエア部(ハードウエア
アクセラレータ)22が構成されており、この論理シミ
ュレーション専用ハードウエア部22が、図3に示すご
とくモデル化された被シミュレーション回路10(論理
回路のうち内部論理が記述された部分)のシミュレーシ
ョンを行なうようになっている。このとき、シミュレー
ション対象の論理回路の規模に応じて、その内部論理が
記述された部分は複数の部分回路に分割され、各部分回
路が各PE23に割り当てられ、各PE23により割り
当てられた各部分回路のシミュレーションが実行され
る。
【0054】また、実チップシミュレーション部21
は、図5に示すごとくモデル化された内部論理が不明な
部分をシミュレーションするための専用装置で、その内
部論理が不明な部分を構成する実チップ(図8の符号3
6参照)を搭載され、この実チップを駆動することによ
り内部論理が不明な部分のシミュレーションを行なうも
のである。この実チップシミュレーション部21は、論
理シミュレーション専用ハードウエア部22を構成する
複数のPE23のうちの任意の一つプロセッサエレメン
トと置き換えられるようにして、ETネットワーク24
に実装・接続されている。
は、図5に示すごとくモデル化された内部論理が不明な
部分をシミュレーションするための専用装置で、その内
部論理が不明な部分を構成する実チップ(図8の符号3
6参照)を搭載され、この実チップを駆動することによ
り内部論理が不明な部分のシミュレーションを行なうも
のである。この実チップシミュレーション部21は、論
理シミュレーション専用ハードウエア部22を構成する
複数のPE23のうちの任意の一つプロセッサエレメン
トと置き換えられるようにして、ETネットワーク24
に実装・接続されている。
【0055】そして、本実施例では、図2〜図5により
説明した通り、内部論理が明確な部分と内部論理が不明
な部分との接続が通常のプリミティブ間の接続と同様の
形式で表現できるため、図7に示すように、各PE23
とETネットワーク24との間のインタフェース(PE
−ETイベントインタフェース)25と同じものを実チ
ップシミュレーション部21とETネットワーク24と
の間のインタフェースとして使用することができる。つ
まり、実チップシミュレーション部21を、ハードウエ
ア上、論理シミュレーション専用ハードウエア部22を
構成する各PE23と全く同様に扱いながらETネット
ワーク24に接続して、シミュレーション装置20に実
装することができる。
説明した通り、内部論理が明確な部分と内部論理が不明
な部分との接続が通常のプリミティブ間の接続と同様の
形式で表現できるため、図7に示すように、各PE23
とETネットワーク24との間のインタフェース(PE
−ETイベントインタフェース)25と同じものを実チ
ップシミュレーション部21とETネットワーク24と
の間のインタフェースとして使用することができる。つ
まり、実チップシミュレーション部21を、ハードウエ
ア上、論理シミュレーション専用ハードウエア部22を
構成する各PE23と全く同様に扱いながらETネット
ワーク24に接続して、シミュレーション装置20に実
装することができる。
【0056】これにより、内部論理が記述された部分の
シミュレーションは各PE23で行なわれ、内部論理が
不明な部分(実チップ)に対するイベントが発生する
と、そのイベントデータがETネットワーク24を介し
て実チップシミュレーション部21に転送され、この実
チップシミュレーション部21において、内部論理が不
明な部分(実チップ)のシミュレーションが実チップシ
ミュレーション部21で行なわれ、そのシミュレーショ
ン結果(実チップの出力イベント)が実チップシミュレ
ーション部21からETネットワーク24を介してPE
23へ転送される。
シミュレーションは各PE23で行なわれ、内部論理が
不明な部分(実チップ)に対するイベントが発生する
と、そのイベントデータがETネットワーク24を介し
て実チップシミュレーション部21に転送され、この実
チップシミュレーション部21において、内部論理が不
明な部分(実チップ)のシミュレーションが実チップシ
ミュレーション部21で行なわれ、そのシミュレーショ
ン結果(実チップの出力イベント)が実チップシミュレ
ーション部21からETネットワーク24を介してPE
23へ転送される。
【0057】上述のように、実チップシミュレーション
部21を各PE23と同様にETネットワーク24に接
続することによって、イベントデータの転送が高速で行
なわれイベントの送受信時間が大幅に削減されるため、
内部論理が不明な部分(実チップ)を含む被シミュレー
ション回路(論理回路)のシミュレーションを高速に実
行することが可能になる。
部21を各PE23と同様にETネットワーク24に接
続することによって、イベントデータの転送が高速で行
なわれイベントの送受信時間が大幅に削減されるため、
内部論理が不明な部分(実チップ)を含む被シミュレー
ション回路(論理回路)のシミュレーションを高速に実
行することが可能になる。
【0058】一方、前述したように、実チップシミュレ
ーションは、内部論理が不明な部分(実チップ)に対す
る入力イベントの履歴データを再現することにより、そ
の内部論理が不明な部分(実チップ)の内部状態を再現
することが可能なことから、実チップシミュレーション
部21は、基本的には図8に示すように、実チップ36
を搭載される実チップ部35のほか、データ形式変換部
31,パターンメモリ部(PM)32,ピンエレクトロ
ニクス部33および実チップ駆動制御部34から構成さ
れる。なお、本実施例においては、インタフェース25
は実チップシミュレーション部21の構成要素に含まれ
るものとして説明する。
ーションは、内部論理が不明な部分(実チップ)に対す
る入力イベントの履歴データを再現することにより、そ
の内部論理が不明な部分(実チップ)の内部状態を再現
することが可能なことから、実チップシミュレーション
部21は、基本的には図8に示すように、実チップ36
を搭載される実チップ部35のほか、データ形式変換部
31,パターンメモリ部(PM)32,ピンエレクトロ
ニクス部33および実チップ駆動制御部34から構成さ
れる。なお、本実施例においては、インタフェース25
は実チップシミュレーション部21の構成要素に含まれ
るものとして説明する。
【0059】ここで、データ形式変換部31は、PE2
3からETネットワーク24およびインタフェース25
を介し転送されてきたシリアルなイベントデータを実チ
ップ36用のデータ形式(パラレル)に変換する一方
で、実チップ36からのパラレルなイベントデータをP
E23用のデータ形式(シリアル)に変換するものであ
る。このようなデータ形式変換部31をそなえること
で、実チップシミュレーション部21と各PE23との
間のイベントデータの転送が、ETネットワーク24お
よびインタフェース25を介して可能になり、内部論理
が不明な部分としての実チップ36をシミュレーション
することができるようになる。
3からETネットワーク24およびインタフェース25
を介し転送されてきたシリアルなイベントデータを実チ
ップ36用のデータ形式(パラレル)に変換する一方
で、実チップ36からのパラレルなイベントデータをP
E23用のデータ形式(シリアル)に変換するものであ
る。このようなデータ形式変換部31をそなえること
で、実チップシミュレーション部21と各PE23との
間のイベントデータの転送が、ETネットワーク24お
よびインタフェース25を介して可能になり、内部論理
が不明な部分としての実チップ36をシミュレーション
することができるようになる。
【0060】また、パターンメモリ部32は、被シミュ
レーション回路(論理回路)のシミュレーション開始後
にPE23からETネットワーク24およびインタフェ
ース25を介し転送されてきたイベントデータを、入力
イベントの履歴データとして時系列的に保持するもので
ある。ピンエレクトロニクス部33は、実チップ36の
シミュレーションを行なう際にパターンメモリ部32か
らの入力イベントの履歴データを実チップ36に時系列
順に与えて実チップ36における内部論理を再現させる
一方で、実チップ36からのイベントデータを出力イベ
ントとしてサンプリングするものである。
レーション回路(論理回路)のシミュレーション開始後
にPE23からETネットワーク24およびインタフェ
ース25を介し転送されてきたイベントデータを、入力
イベントの履歴データとして時系列的に保持するもので
ある。ピンエレクトロニクス部33は、実チップ36の
シミュレーションを行なう際にパターンメモリ部32か
らの入力イベントの履歴データを実チップ36に時系列
順に与えて実チップ36における内部論理を再現させる
一方で、実チップ36からのイベントデータを出力イベ
ントとしてサンプリングするものである。
【0061】実チップ駆動制御部34は、シミュレーシ
ョン対象となる実チップ36の動作条件を制御し、実チ
ップ36からのシミュレーション結果(出力イベント)
を論理シミュレーション専用ハードウエア部22(各P
E23)へ転送する時刻の管理やその転送制御を行なう
ものである。つまり、実チップ駆動制御部34は、図6
に示すの状態として説明したように(詳細には図18
にて後述)、PE23から入力イベントを受信した後、
ディレイ値として予め設定された時間が経過した時点
で、実チップ36の出力イベントを、シミュレーション
結果として、実チップシミュレーション部21からイン
タフェース25およびETネットワーク24を介しPE
23に転送制御する機能を有している。
ョン対象となる実チップ36の動作条件を制御し、実チ
ップ36からのシミュレーション結果(出力イベント)
を論理シミュレーション専用ハードウエア部22(各P
E23)へ転送する時刻の管理やその転送制御を行なう
ものである。つまり、実チップ駆動制御部34は、図6
に示すの状態として説明したように(詳細には図18
にて後述)、PE23から入力イベントを受信した後、
ディレイ値として予め設定された時間が経過した時点
で、実チップ36の出力イベントを、シミュレーション
結果として、実チップシミュレーション部21からイン
タフェース25およびETネットワーク24を介しPE
23に転送制御する機能を有している。
【0062】上述のごとく実チップシミュレーション部
21を構成することにより、PE23からのイベントデ
ータ(入力イベント)は、データ形式変換部31により
実チップ36用のデータ形式に変換された後、パターン
メモリ部32に、過去の全イベントデータとともに時系
列的に保存される。そして、ピンエレクトロニクス部3
3から実チップ部35の実チップ36に対してパターン
メモリ部32内の入力イベントの履歴データを最初から
時系列順に与えることで、実チップ36の内部論理が再
現され、その結果得られた実チップ36からのイベント
データ(出力イベント)が、ピンエレクトロニクス部3
3によりサンプリングされる。
21を構成することにより、PE23からのイベントデ
ータ(入力イベント)は、データ形式変換部31により
実チップ36用のデータ形式に変換された後、パターン
メモリ部32に、過去の全イベントデータとともに時系
列的に保存される。そして、ピンエレクトロニクス部3
3から実チップ部35の実チップ36に対してパターン
メモリ部32内の入力イベントの履歴データを最初から
時系列順に与えることで、実チップ36の内部論理が再
現され、その結果得られた実チップ36からのイベント
データ(出力イベント)が、ピンエレクトロニクス部3
3によりサンプリングされる。
【0063】サンプリングされたイベントデータは、デ
ータ形式変換部31によりPE23用のデータ形式に変
換された後、実チップ駆動制御部34の機能により、適
当な時点でインタフェース25およびETネットワーク
24を介してPE23へ転送される。このように、パタ
ーンメモリ部32からの入力イベントの読出制御と、実
チップ36に与える入力イベントを送出するピンエレク
トロニクス部33のタイミング制御とを行なうことで、
多種多様な内部論理が不明な部品(実チップ36)に対
応したシミュレーションを行なうことができる。また、
出力イベントを適切なシミュレーション時刻に接続先の
プリミティブ(PE23)に伝播させるためには、ピン
エレクトロニクス部33でサンプリングした出力イベン
トを実チップ駆動制御部34で伝播制御することによ
り、任意のトリガピンを設定することができる。
ータ形式変換部31によりPE23用のデータ形式に変
換された後、実チップ駆動制御部34の機能により、適
当な時点でインタフェース25およびETネットワーク
24を介してPE23へ転送される。このように、パタ
ーンメモリ部32からの入力イベントの読出制御と、実
チップ36に与える入力イベントを送出するピンエレク
トロニクス部33のタイミング制御とを行なうことで、
多種多様な内部論理が不明な部品(実チップ36)に対
応したシミュレーションを行なうことができる。また、
出力イベントを適切なシミュレーション時刻に接続先の
プリミティブ(PE23)に伝播させるためには、ピン
エレクトロニクス部33でサンプリングした出力イベン
トを実チップ駆動制御部34で伝播制御することによ
り、任意のトリガピンを設定することができる。
【0064】以下に、本実施例のシミュレーション装置
のより具体的な構成および動作を、図9〜図27を参照
しながら説明する。図9は本発明の一実施例としてのシ
ミュレーション装置の具体的な構成を示すブロック図で
ある。なお、図中、既述の符号と同一の符号は同一部分
を示しているので、その説明は省略する。
のより具体的な構成および動作を、図9〜図27を参照
しながら説明する。図9は本発明の一実施例としてのシ
ミュレーション装置の具体的な構成を示すブロック図で
ある。なお、図中、既述の符号と同一の符号は同一部分
を示しているので、その説明は省略する。
【0065】この図9に示すシミュレーション装置20
も、図7に示したものとほぼ同様に構成されているが、
ここでは、図7に示す構成に加え、入力イベント専用プ
ロセッサ(IP)26,出力イベント専用プロセッサ
(OP)27および制御専用プロセッサ(CP)28
が、追加され、それぞれインタフェース25を介してE
T24に接続されている。
も、図7に示したものとほぼ同様に構成されているが、
ここでは、図7に示す構成に加え、入力イベント専用プ
ロセッサ(IP)26,出力イベント専用プロセッサ
(OP)27および制御専用プロセッサ(CP)28
が、追加され、それぞれインタフェース25を介してE
T24に接続されている。
【0066】ここで、入力イベント専用プロセッサ26
は、シミュレーション装置20に対する入力イベントを
供給するためのものであり、出力イベント専用プロセッ
サ27は、シミュレーション装置20内で発生する出力
イベントを処理するためのものであり、制御専用プロセ
ッサ28は、シミュレーション装置20を構成する各プ
ロセッサ(実チップシミュレーション部21,PE2
3,プロセッサ26,27)の同期制御を行なうための
ものである。
は、シミュレーション装置20に対する入力イベントを
供給するためのものであり、出力イベント専用プロセッ
サ27は、シミュレーション装置20内で発生する出力
イベントを処理するためのものであり、制御専用プロセ
ッサ28は、シミュレーション装置20を構成する各プ
ロセッサ(実チップシミュレーション部21,PE2
3,プロセッサ26,27)の同期制御を行なうための
ものである。
【0067】また、図10は、本実施例のPE23(論
理シミュレーション専用ハードウエア部22)における
処理可能な最小単位であるプリミティブ(最小処理単
位)の例を示すブロック図である。この図10に示すよ
うに、本実施例では、プリミティブが、4入力(A〜
D)1出力(X)の端子をもったブラックボックスとし
て定義されている。
理シミュレーション専用ハードウエア部22)における
処理可能な最小単位であるプリミティブ(最小処理単
位)の例を示すブロック図である。この図10に示すよ
うに、本実施例では、プリミティブが、4入力(A〜
D)1出力(X)の端子をもったブラックボックスとし
て定義されている。
【0068】各PE23は、プリミティブの入力値から
任意の論理変換を行ない、出力値をもとめる機能をもつ
ことによってシミュレーションを行なう。本実施例で
は、被シミュレーション回路を、図10に示すプリミテ
ィブを用いて表現することにより、各PE23で処理で
きる形式に変換している。そして、複数のPE23にプ
リミティブを割り当てることで、被シミュレーション回
路についてのシミュレーションを並列に行なう論理シミ
ュレーション専用ハードウエア部22を実現している。
任意の論理変換を行ない、出力値をもとめる機能をもつ
ことによってシミュレーションを行なう。本実施例で
は、被シミュレーション回路を、図10に示すプリミテ
ィブを用いて表現することにより、各PE23で処理で
きる形式に変換している。そして、複数のPE23にプ
リミティブを割り当てることで、被シミュレーション回
路についてのシミュレーションを並列に行なう論理シミ
ュレーション専用ハードウエア部22を実現している。
【0069】図11は本実施例のプリミティブにより表
現された被シミュレーション回路(内部論理が明確なも
の)の例を示すブロック図で、この図11においては、
3入力1出力の端子をもつ論理ゲート40が、図10に
示した4入力(a〜d)1出力(e)のプリミティブ4
0Aで表現され、入力dは空き端子として処理される。
現された被シミュレーション回路(内部論理が明確なも
の)の例を示すブロック図で、この図11においては、
3入力1出力の端子をもつ論理ゲート40が、図10に
示した4入力(a〜d)1出力(e)のプリミティブ4
0Aで表現され、入力dは空き端子として処理される。
【0070】このように被シミュレーション回路(論理
ゲート40)を変換してプリミティブにより表現する。
また、各プリミティブは、各PE23毎に予め設定・付
与されたPE番号(エレメント番号)と、各PE23内
で予め設定・付与されたプリミティブ番号とをもつこと
によって、シミュレーション装置20内でユニークに表
現される。さらに、各プリミティブのファンインおよび
ファンアウトをそのプリミティブ番号で指示すること
で、プリミティブ間の接続関係を表現することができ
る。
ゲート40)を変換してプリミティブにより表現する。
また、各プリミティブは、各PE23毎に予め設定・付
与されたPE番号(エレメント番号)と、各PE23内
で予め設定・付与されたプリミティブ番号とをもつこと
によって、シミュレーション装置20内でユニークに表
現される。さらに、各プリミティブのファンインおよび
ファンアウトをそのプリミティブ番号で指示すること
で、プリミティブ間の接続関係を表現することができ
る。
【0071】ここで、プリミティブの入力値に変化が発
生した時、そのプリミティブの出力値を入力値とプリミ
ティブの論理機能とに基づいて評価することによりその
出力値を求め、その出力値に変化が生じた場合、イベン
トが発生したことになる。このイベントの伝播先をファ
ンアウトにより求め、ファンアウト先のプリミティブを
評価する。各PE23は、このようなイベントの伝播と
プリミティブの評価とを行ない、イベントの伝播先が他
のPE23(あるいは実チップシミュレーション部2
1)である場合には、ETネットワーク24を経由して
他のPE23に伝えるためにPE23はイベントの送出
を行なう。
生した時、そのプリミティブの出力値を入力値とプリミ
ティブの論理機能とに基づいて評価することによりその
出力値を求め、その出力値に変化が生じた場合、イベン
トが発生したことになる。このイベントの伝播先をファ
ンアウトにより求め、ファンアウト先のプリミティブを
評価する。各PE23は、このようなイベントの伝播と
プリミティブの評価とを行ない、イベントの伝播先が他
のPE23(あるいは実チップシミュレーション部2
1)である場合には、ETネットワーク24を経由して
他のPE23に伝えるためにPE23はイベントの送出
を行なう。
【0072】図12は内部論理が不明な部品(実チッ
プ)の例を示すブロック図、図13は図12に示す実チ
ップ(被シミュレーション回路)を本実施例のプリミテ
ィブにより表現した結果を示すブロック図である。図1
2に示す実チップ36は、2つの入力ピンI01,I0
2と、1つの出力ピンOAと、1つの双方向入出力ピン
OCとを有している。
プ)の例を示すブロック図、図13は図12に示す実チ
ップ(被シミュレーション回路)を本実施例のプリミテ
ィブにより表現した結果を示すブロック図である。図1
2に示す実チップ36は、2つの入力ピンI01,I0
2と、1つの出力ピンOAと、1つの双方向入出力ピン
OCとを有している。
【0073】このような実チップ36の入力ピンI0
1,I02および出力ピンOAは、図13に示すよう
に、それぞれプリミティブ41A〜41Cに対応付けら
れ、他のPE23から転送されてきたイベントを受け取
るようになっている。イベントを受け取ったプリミティ
ブのファンアウトとして実チップの物理ピンを関連付け
ることにより、プリミティブに対するイベントを実チッ
プ36の各ピンに対するイベントに変換する。
1,I02および出力ピンOAは、図13に示すよう
に、それぞれプリミティブ41A〜41Cに対応付けら
れ、他のPE23から転送されてきたイベントを受け取
るようになっている。イベントを受け取ったプリミティ
ブのファンアウトとして実チップの物理ピンを関連付け
ることにより、プリミティブに対するイベントを実チッ
プ36の各ピンに対するイベントに変換する。
【0074】実チップ36の出力ピンOAには、対応す
るプリミティブ41Cが割り当てられ、出力ピンOAの
値を、プリミティブ41Cの出力値の値とすることで、
モデル内の値の変化として表し、実チップ36を他のP
E23のプリミティブと同様に扱える形式に変換する。
ここで、双方向入出力ピンOCの場合を考える。シミュ
レーションにおけるイベントの伝播はプリミティブの出
力から接続先のプリミティブの入力への1方向への伝播
で表現されている。このため、双方向入出力ピンOCに
ついては、入力方向と出力方向とを分離し、それぞれに
対応するプリミティブ41D,41Eを生成すること
で、双方向入出力ピンOCが表現される。つまり、図1
2の双方向入出力ピンOCは、図13に示すように、出
力ピンOCと入力ピンOC%Iとの2つに分離され、そ
れぞれのピンOC,OC%I毎にプリミティブ41D,
41Eを生成することによってモデル化される。
るプリミティブ41Cが割り当てられ、出力ピンOAの
値を、プリミティブ41Cの出力値の値とすることで、
モデル内の値の変化として表し、実チップ36を他のP
E23のプリミティブと同様に扱える形式に変換する。
ここで、双方向入出力ピンOCの場合を考える。シミュ
レーションにおけるイベントの伝播はプリミティブの出
力から接続先のプリミティブの入力への1方向への伝播
で表現されている。このため、双方向入出力ピンOCに
ついては、入力方向と出力方向とを分離し、それぞれに
対応するプリミティブ41D,41Eを生成すること
で、双方向入出力ピンOCが表現される。つまり、図1
2の双方向入出力ピンOCは、図13に示すように、出
力ピンOCと入力ピンOC%Iとの2つに分離され、そ
れぞれのピンOC,OC%I毎にプリミティブ41D,
41Eを生成することによってモデル化される。
【0075】図14は本実施例における実チップシミュ
レーション部の具体的な構成を示すブロック図である。
なお、図中、既述の符号と同一の符号は同一部分を示し
ているので、その説明は省略する。この図14に示す実
チップシミュレーション部21も、図8に示したものと
ほぼ同様に構成されているが、ここでは、特にインタフ
ェース25,データ形式変換部31およびパターンメモ
リ部32の構成がより具体的に示されている。
レーション部の具体的な構成を示すブロック図である。
なお、図中、既述の符号と同一の符号は同一部分を示し
ているので、その説明は省略する。この図14に示す実
チップシミュレーション部21も、図8に示したものと
ほぼ同様に構成されているが、ここでは、特にインタフ
ェース25,データ形式変換部31およびパターンメモ
リ部32の構成がより具体的に示されている。
【0076】つまり、図14に示すように、インタフェ
ース25は、前述したようにETネットワーク24から
転送されてきたプリミティブのイベントを他のPE23
のインタフェース25と同様に扱い、入力イベントを実
チップ36のピンへのイベントに変換してイベント形式
変換部31に送出する一方、実チップ36の出力値をイ
ベント形式変換部31からプリミティブのイベントとし
て受け取り、PE内イベントとして評価を行ない、ET
ネットワーク24へのイベントを作成するものである。
ース25は、前述したようにETネットワーク24から
転送されてきたプリミティブのイベントを他のPE23
のインタフェース25と同様に扱い、入力イベントを実
チップ36のピンへのイベントに変換してイベント形式
変換部31に送出する一方、実チップ36の出力値をイ
ベント形式変換部31からプリミティブのイベントとし
て受け取り、PE内イベントとして評価を行ない、ET
ネットワーク24へのイベントを作成するものである。
【0077】そして、本実施例のインタフェース25
は、レジスタ51〜53,ファンアウト展開部54,E
GM(Evaluation Gate Memory)部55,比較部56お
よびセレクタ57により構成されている。ここで、レジ
スタ51は、ETネットワーク24から転送されてきた
イベントデータを一時的に格納するものであり、レジス
タ52は、ETネットワーク24へ送出すべきイベント
データを一時的に格納するものであり、レジスタ53
は、EGM部55からデータ形式変換部31へ送出すべ
き実チップ36のピン番号(次に評価すべきプリミティ
ブ情報)を一時的に格納するものである。
は、レジスタ51〜53,ファンアウト展開部54,E
GM(Evaluation Gate Memory)部55,比較部56お
よびセレクタ57により構成されている。ここで、レジ
スタ51は、ETネットワーク24から転送されてきた
イベントデータを一時的に格納するものであり、レジス
タ52は、ETネットワーク24へ送出すべきイベント
データを一時的に格納するものであり、レジスタ53
は、EGM部55からデータ形式変換部31へ送出すべ
き実チップ36のピン番号(次に評価すべきプリミティ
ブ情報)を一時的に格納するものである。
【0078】また、ファンアウト展開部54は、ETネ
ットワーク24からのイベントデータに基づいて、他の
PE23のインタフェース25と同様に、イベントの伝
播先をファンアウト展開により求めるものである。そし
て、EGM部55は、ファンアウト展開部54により求
められたイベントの伝播先を、次に評価すべきプリミテ
ィブとして登録されて記憶するものである。
ットワーク24からのイベントデータに基づいて、他の
PE23のインタフェース25と同様に、イベントの伝
播先をファンアウト展開により求めるものである。そし
て、EGM部55は、ファンアウト展開部54により求
められたイベントの伝播先を、次に評価すべきプリミテ
ィブとして登録されて記憶するものである。
【0079】さらに、比較部56は、実チップ36から
の出力値と比較部56内のレジスタ等の記憶部(図示せ
ず)に保持された前回の出力値とを比較することによ
り、イベントの評価を行なうものであり、セレクタ57
は、EGM部55からのプリミティブ情報を、ETネッ
トワーク24への送出用のレジスタ52もしくはファン
アウト展開部54のいずれか一方に切り換えて出力する
ものである。
の出力値と比較部56内のレジスタ等の記憶部(図示せ
ず)に保持された前回の出力値とを比較することによ
り、イベントの評価を行なうものであり、セレクタ57
は、EGM部55からのプリミティブ情報を、ETネッ
トワーク24への送出用のレジスタ52もしくはファン
アウト展開部54のいずれか一方に切り換えて出力する
ものである。
【0080】一方、データ形式変換部31は、シリアル
/パラレル(S/P)変換部31Aおよびパラレル/シ
リアル(P/S)変換部31Bから構成されている。S
/P変換部31Aは、PEイベントインタフェース25
からシリアルに送出される実チップ36の入力ピンイベ
ントデータを受け取り、そのデータを実チップ36の各
ピンに対応するパラレルデータに変換するものであり、
逆に、P/S変換部31Bは、実チップ36からパラレ
ルに送出される出力ピンイベントデータをシリアルデー
タ形式の対応するプリミティブのイベントに変換するも
のである。なお、S/P変換部31AおよびP/S変換
部31Bはそれぞれ図25,図26に示すように構成さ
れており、その詳細な説明は後述する。
/パラレル(S/P)変換部31Aおよびパラレル/シ
リアル(P/S)変換部31Bから構成されている。S
/P変換部31Aは、PEイベントインタフェース25
からシリアルに送出される実チップ36の入力ピンイベ
ントデータを受け取り、そのデータを実チップ36の各
ピンに対応するパラレルデータに変換するものであり、
逆に、P/S変換部31Bは、実チップ36からパラレ
ルに送出される出力ピンイベントデータをシリアルデー
タ形式の対応するプリミティブのイベントに変換するも
のである。なお、S/P変換部31AおよびP/S変換
部31Bはそれぞれ図25,図26に示すように構成さ
れており、その詳細な説明は後述する。
【0081】また、パターンメモリ部32は、前述した
通り、データ形式変換部31(S/P変換部31A)に
よりパラレル形式に変換された実チップ36の入力ピン
イベントデータの履歴を時系列的に保存するもので、パ
ターンメモリ本体32Aの他に、パターンメモリ本体3
2Aへの書込データを一時的に格納するレジスタ32B
と、パターンメモリ本体32Aからの読出データを一時
的に格納するレジスタ32Cとを有している。なお、こ
のパターンメモリ部32は、詳細には図19,図20に
て後述するごとく構成されており、そのパターンメモリ
部32には、実際には後述するようなアドレス制御部6
0が付設されている。
通り、データ形式変換部31(S/P変換部31A)に
よりパラレル形式に変換された実チップ36の入力ピン
イベントデータの履歴を時系列的に保存するもので、パ
ターンメモリ本体32Aの他に、パターンメモリ本体3
2Aへの書込データを一時的に格納するレジスタ32B
と、パターンメモリ本体32Aからの読出データを一時
的に格納するレジスタ32Cとを有している。なお、こ
のパターンメモリ部32は、詳細には図19,図20に
て後述するごとく構成されており、そのパターンメモリ
部32には、実際には後述するようなアドレス制御部6
0が付設されている。
【0082】そして、ピンエレクトロニクス部33は、
パターンメモリ部32に保持されている入力ピンイベン
トデータを、実チップ部35に搭載された実チップ36
に与える物理的なレベルに変換してから実チップ36に
与えるとともに、実チップ36の出力ピンのデータをサ
ンプリングし、そのデータから論理値を抽出しパラレル
データである出力ピンイベントをデータ形式変換部31
(P/S変換部31B)へ送出するものである。
パターンメモリ部32に保持されている入力ピンイベン
トデータを、実チップ部35に搭載された実チップ36
に与える物理的なレベルに変換してから実チップ36に
与えるとともに、実チップ36の出力ピンのデータをサ
ンプリングし、そのデータから論理値を抽出しパラレル
データである出力ピンイベントをデータ形式変換部31
(P/S変換部31B)へ送出するものである。
【0083】また、実チップ駆動制御部34は、実チッ
プ36,ピンエレクトロニクス部33,パターンメモリ
部32およびデータ形式変換部31を制御するもので、
前述したような、実チップ36の動作条件の制御機能,
実チップ36からの出力イベントデータの時刻管理機能
およびその転送制御機能を有している。さらに、実チッ
プ部35は、前述した通り実チップ36を搭載されるも
ので、図22にて後述するごとく、実チップ(ハードウ
エア装置)36とピンエレクトロニクス部33とを結合
するための結合機構(実チップピン;図22の符号82
参照)と、実チップ36を含む実チップ部35全体を、
実チップシミュレーション部21に対して活性挿抜可能
に接続しうる保護機能部(レベル調整回路;図22の符
号83参照)とを有している。
プ36,ピンエレクトロニクス部33,パターンメモリ
部32およびデータ形式変換部31を制御するもので、
前述したような、実チップ36の動作条件の制御機能,
実チップ36からの出力イベントデータの時刻管理機能
およびその転送制御機能を有している。さらに、実チッ
プ部35は、前述した通り実チップ36を搭載されるも
ので、図22にて後述するごとく、実チップ(ハードウ
エア装置)36とピンエレクトロニクス部33とを結合
するための結合機構(実チップピン;図22の符号82
参照)と、実チップ36を含む実チップ部35全体を、
実チップシミュレーション部21に対して活性挿抜可能
に接続しうる保護機能部(レベル調整回路;図22の符
号83参照)とを有している。
【0084】図15〜図18はいずれも実チップシミュ
レーション部21におけるシミュレーション手順を説明
するためのフローチャートで、以下、これらのフローチ
ャートを参照しながら、図14に示すごとく構成された
実シミュレーション部21の動作について説明する。ま
ず、インタフェース25では、図15に示すように、内
部イベント(実チップシミュレーション部21内で処理
すべきイベント)があるか否か、即ち、セレクタ57を
介して内部イベントが戻ってきたか否かを判断する(ス
テップS1)。内部イベントがない場合には、ETネッ
トワーク24からのイベントデータを受け付ける(ステ
ップS2)。
レーション部21におけるシミュレーション手順を説明
するためのフローチャートで、以下、これらのフローチ
ャートを参照しながら、図14に示すごとく構成された
実シミュレーション部21の動作について説明する。ま
ず、インタフェース25では、図15に示すように、内
部イベント(実チップシミュレーション部21内で処理
すべきイベント)があるか否か、即ち、セレクタ57を
介して内部イベントが戻ってきたか否かを判断する(ス
テップS1)。内部イベントがない場合には、ETネッ
トワーク24からのイベントデータを受け付ける(ステ
ップS2)。
【0085】ETネットワーク24から転送されてきた
イベントデータは、他のPE23のインタフェース25
と同様に、レジスタ51を経由してファンアウト展開部
54に入力されイベントの伝播先をファンアウト展開に
よって求める。つまり、イベントデータに基づいて、フ
ァンアウト展開部54内のファンアウトポインタ(FO
P;図示せず)を読み出し(ステップS3)、そのポイ
ンタに基づいてファンアウト展開部54内のファンアウ
トメモリ(FOM;図示せず)からイベントの伝播先を
読み出す(ステップS4)。
イベントデータは、他のPE23のインタフェース25
と同様に、レジスタ51を経由してファンアウト展開部
54に入力されイベントの伝播先をファンアウト展開に
よって求める。つまり、イベントデータに基づいて、フ
ァンアウト展開部54内のファンアウトポインタ(FO
P;図示せず)を読み出し(ステップS3)、そのポイ
ンタに基づいてファンアウト展開部54内のファンアウ
トメモリ(FOM;図示せず)からイベントの伝播先を
読み出す(ステップS4)。
【0086】読み出されたイベントの伝播先に関する情
報(例えば実チップ36のピン番号)は、EGM部55
に書き込まれ、次に評価されるプリミティブとして登録
される(ステップS5)。上述したステップS4,S5
の処理は、ファンアウトメモリからラストフラグが読み
出されるまで繰り返し行なわれる(ステップS6)。
報(例えば実チップ36のピン番号)は、EGM部55
に書き込まれ、次に評価されるプリミティブとして登録
される(ステップS5)。上述したステップS4,S5
の処理は、ファンアウトメモリからラストフラグが読み
出されるまで繰り返し行なわれる(ステップS6)。
【0087】そして、図16に示すように、EGM部5
5内に現時刻に評価すべきプリミティブが存在した場合
には、EGM部55からその評価プリミティブを読み出
す(ステップS11)。その評価プリミティブが通常の
PE内プリミティブの場合、つまり、そのプリミティブ
が内部イベントで且つピンイベントでない場合(ステッ
プS12でYES判定かつステップS13でNO判定の
場合)には、その評価を行ない、セレクタ57をファン
アウト展開部54側に切り換えてそのプリミティブをフ
ァンアウト展開部54へ戻し、再度ファンアウト展開を
行なう。
5内に現時刻に評価すべきプリミティブが存在した場合
には、EGM部55からその評価プリミティブを読み出
す(ステップS11)。その評価プリミティブが通常の
PE内プリミティブの場合、つまり、そのプリミティブ
が内部イベントで且つピンイベントでない場合(ステッ
プS12でYES判定かつステップS13でNO判定の
場合)には、その評価を行ない、セレクタ57をファン
アウト展開部54側に切り換えてそのプリミティブをフ
ァンアウト展開部54へ戻し、再度ファンアウト展開を
行なう。
【0088】つまり、図15にて前述したステップS3
〜S6の処理と全く同様に、プリミティブに基づいて、
ファンアウト展開部54内のファンアウトポインタを読
み出し(ステップS18)、そのポインタに基づいてフ
ァンアウトメモリからイベントの伝播先を読み出す(ス
テップS19)。読み出されたイベントの伝播先に関す
る情報は、EGM部55に書き込まれ、次に評価される
プリミティブとして登録される(ステップS20)。上
述したステップS19,S20の処理は、ファンアウト
メモリからラストフラグが読み出されるまで繰り返し行
なわれる(ステップS21)。
〜S6の処理と全く同様に、プリミティブに基づいて、
ファンアウト展開部54内のファンアウトポインタを読
み出し(ステップS18)、そのポインタに基づいてフ
ァンアウトメモリからイベントの伝播先を読み出す(ス
テップS19)。読み出されたイベントの伝播先に関す
る情報は、EGM部55に書き込まれ、次に評価される
プリミティブとして登録される(ステップS20)。上
述したステップS19,S20の処理は、ファンアウト
メモリからラストフラグが読み出されるまで繰り返し行
なわれる(ステップS21)。
【0089】一方、EGM部55から読み出された評価
プリミティブの伝播先が実チップ36の場合、つまりそ
のプリミティブが実チップ36に対するピンイベントで
ある場合(ステップS12でYES判定かつステップS
13でYES判定の場合)には、プリミティブ番号が実
チップ36のピン番号に変換され、そのピン属性(実チ
ップ36の内部状態に変化を与えるピンであるか否かの
情報)を取得した後(ステップS14)、変換結果がレ
ジスタ53を経由してデータ形式変換部31に送出され
る。
プリミティブの伝播先が実チップ36の場合、つまりそ
のプリミティブが実チップ36に対するピンイベントで
ある場合(ステップS12でYES判定かつステップS
13でYES判定の場合)には、プリミティブ番号が実
チップ36のピン番号に変換され、そのピン属性(実チ
ップ36の内部状態に変化を与えるピンであるか否かの
情報)を取得した後(ステップS14)、変換結果がレ
ジスタ53を経由してデータ形式変換部31に送出され
る。
【0090】このようにしてデータ形式変換部31に送
出されたシリアルデータは、S/P変換部31Aによ
り、実チップ36のピン番号によって指定されたパラレ
ルデータ形式の入力ピンイベントデータに変換される
(ステップS15)。このとき、その入力ピンイベント
データが、予め指示されたトリガピンに対するイベント
の場合(ステップS16でYES判定の場合)、その旨
を記憶するとともに、実チップ駆動制御部34から実チ
ップ駆動指示が出力されることになる(ステップS1
7)。
出されたシリアルデータは、S/P変換部31Aによ
り、実チップ36のピン番号によって指定されたパラレ
ルデータ形式の入力ピンイベントデータに変換される
(ステップS15)。このとき、その入力ピンイベント
データが、予め指示されたトリガピンに対するイベント
の場合(ステップS16でYES判定の場合)、その旨
を記憶するとともに、実チップ駆動制御部34から実チ
ップ駆動指示が出力されることになる(ステップS1
7)。
【0091】また、ステップS12でEGM部55から
読み出された評価プリミティブが内部イベントではない
と判断された場合(NO判定の場合)、その評価プリミ
ティブは外部(PE23)へのイベントであると判断さ
れ、セレクタ57をレジスタ52側に切り換えることに
より、その評価プリミティブが、実チップ36からの出
力イベントとしてレジスタ52を経由してETネットワ
ーク24に送出される(ステップS22)。
読み出された評価プリミティブが内部イベントではない
と判断された場合(NO判定の場合)、その評価プリミ
ティブは外部(PE23)へのイベントであると判断さ
れ、セレクタ57をレジスタ52側に切り換えることに
より、その評価プリミティブが、実チップ36からの出
力イベントとしてレジスタ52を経由してETネットワ
ーク24に送出される(ステップS22)。
【0092】次に、PEイベントインタフェース25か
らの入力ピンイベントデータの送出が終了した時点で、
図17に示すように、そのイベントデータが、実チップ
駆動制御部34の指示に従いパターンメモリ部32内に
登録される。即ち、実チップ駆動制御部34からの駆動
指示を待機している状態で、実チップ駆動制御部34か
ら駆動指示が来ると(ステップS31でYES判定)、
評価フェイズであるか否かを判定し(ステップS3
2)、評価フェイズであると判定された場合(YES判
定の場合)には、データ形式変換部31からのパラレル
形式の入力ピンイベントデータがパターンメモリ部32
内に書き込まれて登録される(ステップS33)。登録
を終了すると、再びPEインタフェース25から送出さ
れる入力ピンイベントを受け取る状態で待機する。
らの入力ピンイベントデータの送出が終了した時点で、
図17に示すように、そのイベントデータが、実チップ
駆動制御部34の指示に従いパターンメモリ部32内に
登録される。即ち、実チップ駆動制御部34からの駆動
指示を待機している状態で、実チップ駆動制御部34か
ら駆動指示が来ると(ステップS31でYES判定)、
評価フェイズであるか否かを判定し(ステップS3
2)、評価フェイズであると判定された場合(YES判
定の場合)には、データ形式変換部31からのパラレル
形式の入力ピンイベントデータがパターンメモリ部32
内に書き込まれて登録される(ステップS33)。登録
を終了すると、再びPEインタフェース25から送出さ
れる入力ピンイベントを受け取る状態で待機する。
【0093】入力ピンイベントデータを受け取ったパタ
ーンメモリ部32は、実チップ駆動制御部34の指示に
よりパターンメモリ部32内の履歴データを時系列順に
読み出し、ピンエレクトロニクス部33を経由して実チ
ップ部35における実チップ36に供給する(ステップ
S34)。パターンメモリ部32から最後のイベントが
送出されると、指示された実チップ36の出力タイミン
グに合わせて実チップ36からの出力のサンプリングを
ピンエレクトロニクス部33で行なう(ステップS3
6)。
ーンメモリ部32は、実チップ駆動制御部34の指示に
よりパターンメモリ部32内の履歴データを時系列順に
読み出し、ピンエレクトロニクス部33を経由して実チ
ップ部35における実チップ36に供給する(ステップ
S34)。パターンメモリ部32から最後のイベントが
送出されると、指示された実チップ36の出力タイミン
グに合わせて実チップ36からの出力のサンプリングを
ピンエレクトロニクス部33で行なう(ステップS3
6)。
【0094】そして、シミュレーションモデルとして指
示されたディレイ値に対応した出力時刻が設定され(ス
テップS37)、サンプリングされた実チップ36の出
力値は、設定された出力時刻になるまでの間(ステップ
S38でNO判定の間)、実チップ駆動制御部34によ
り管理され、データ形式変換部31においてP/S変換
部31Bによりシリアルデータの形式に変換された上で
保持される(ステップS40)。
示されたディレイ値に対応した出力時刻が設定され(ス
テップS37)、サンプリングされた実チップ36の出
力値は、設定された出力時刻になるまでの間(ステップ
S38でNO判定の間)、実チップ駆動制御部34によ
り管理され、データ形式変換部31においてP/S変換
部31Bによりシリアルデータの形式に変換された上で
保持される(ステップS40)。
【0095】出力時刻になると(ステップS39でYE
S判定)、実チップ36の出力値が、シリアル形式でデ
ータ形式変換部31からPEイベントインタフェース2
5へ送出される。出力データを送付した後、実チップ駆
動制御部34からその他の駆動指示があるか否かを判定
し(ステップS41)、駆動指示がある場合にはステッ
プS33に戻る一方、駆動指示がない場合には、再び実
チップ駆動制御部34からの駆動指示待機状態となる。
S判定)、実チップ36の出力値が、シリアル形式でデ
ータ形式変換部31からPEイベントインタフェース2
5へ送出される。出力データを送付した後、実チップ駆
動制御部34からその他の駆動指示があるか否かを判定
し(ステップS41)、駆動指示がある場合にはステッ
プS33に戻る一方、駆動指示がない場合には、再び実
チップ駆動制御部34からの駆動指示待機状態となる。
【0096】図17により上述した出力時刻管理,出力
データの保持処理および出力データの送付処理を、図1
8に従ってより詳細に説明する。なお、図18におい
て、ステップS51〜S54の処理は、図17のステッ
プS38,S40の処理を詳細に説明するものであり、
ステップS55〜S59は、図17のステップS39の
処理を詳細に説明するものである。
データの保持処理および出力データの送付処理を、図1
8に従ってより詳細に説明する。なお、図18におい
て、ステップS51〜S54の処理は、図17のステッ
プS38,S40の処理を詳細に説明するものであり、
ステップS55〜S59は、図17のステップS39の
処理を詳細に説明するものである。
【0097】実チップ駆動制御部34では、まず、出力
データがイベントであるか否かを判定する(ステップS
51)。ここで、通常、予め設定されたディレイ値に対
応する出力時刻に未だ達していない出力イベントデータ
の先頭には、その出力時刻情報が付与されているため、
そのようなデータは、ステップS51によりイベントで
はないと判定される。これに対して、実チップ36から
の出力値のサンプリングが遅れて、出力時刻を超えてし
まったデータには、出力時刻情報が付与されないため、
そのようなデータはステップS51によりイベントであ
ると判定される。
データがイベントであるか否かを判定する(ステップS
51)。ここで、通常、予め設定されたディレイ値に対
応する出力時刻に未だ達していない出力イベントデータ
の先頭には、その出力時刻情報が付与されているため、
そのようなデータは、ステップS51によりイベントで
はないと判定される。これに対して、実チップ36から
の出力値のサンプリングが遅れて、出力時刻を超えてし
まったデータには、出力時刻情報が付与されないため、
そのようなデータはステップS51によりイベントであ
ると判定される。
【0098】従って、ステップS51で出力データがイ
ベントであると判定された場合には、その出力データは
出力時刻を超えてしまっているので、シリアル形式の出
力データがデータ形式変換部31からPEイベントイン
タフェース25へ送出され、直ちにステップS55以降
の出力データの送付処理が実行される。一方、ステップ
S51で出力データがイベントではないと判定された場
合には、その出力データの先頭に付与された出力時刻の
更新を行ない(ステップS52)、出力時刻になったか
否かを判定する(ステップS53)。出力時刻にならな
い場合には、ステップS52の更新処理を繰り返す一
方、出力時刻になった場合には、シリアル形式の出力デ
ータがデータ形式変換部31からPEイベントインタフ
ェース25へPE内プリミティブのイベントとして送出
され(ステップS54)、ステップS55以降の出力デ
ータの送付処理が実行される。
ベントであると判定された場合には、その出力データは
出力時刻を超えてしまっているので、シリアル形式の出
力データがデータ形式変換部31からPEイベントイン
タフェース25へ送出され、直ちにステップS55以降
の出力データの送付処理が実行される。一方、ステップ
S51で出力データがイベントではないと判定された場
合には、その出力データの先頭に付与された出力時刻の
更新を行ない(ステップS52)、出力時刻になったか
否かを判定する(ステップS53)。出力時刻にならな
い場合には、ステップS52の更新処理を繰り返す一
方、出力時刻になった場合には、シリアル形式の出力デ
ータがデータ形式変換部31からPEイベントインタフ
ェース25へPE内プリミティブのイベントとして送出
され(ステップS54)、ステップS55以降の出力デ
ータの送付処理が実行される。
【0099】さて、PEイベントインタフェース25で
は、まず、比較部56でイベントの評価を行なう(ステ
ップS55)。つまり、比較部56により、実チップ3
6からの出力値と比較部56内のレジスタ等の記憶部に
保持された前回の出力値とを比較し、その比較の結果、
変化が生じていない場合には、その出力値の転送を行な
わないが、変化が生じた場合には、出力イベントはファ
ンアウト展開部54に入力され、図15のステップS3
〜S6の処理や図16のステップS18〜S21の処理
と同様にして、ファンアウト展開が行なわれ、その出力
イベントは、伝播先となる他のPE23へのイベントと
してETネットワーク24に送出される。
は、まず、比較部56でイベントの評価を行なう(ステ
ップS55)。つまり、比較部56により、実チップ3
6からの出力値と比較部56内のレジスタ等の記憶部に
保持された前回の出力値とを比較し、その比較の結果、
変化が生じていない場合には、その出力値の転送を行な
わないが、変化が生じた場合には、出力イベントはファ
ンアウト展開部54に入力され、図15のステップS3
〜S6の処理や図16のステップS18〜S21の処理
と同様にして、ファンアウト展開が行なわれ、その出力
イベントは、伝播先となる他のPE23へのイベントと
してETネットワーク24に送出される。
【0100】つまり、出力イベントに基づいて、ファン
アウト展開部54内のファンアウトポインタを読み出し
(ステップS56)、そのポインタに基づいてファンア
ウトメモリからイベントの伝播先を読み出す(ステップ
S57)。読み出されたイベントの伝播先に関する情報
は、EGM部55に書き込まれ、次に送出されるべき出
力イベントとして登録される(ステップS58)。上述
したステップS57,S58の処理は、ファンアウトメ
モリからラストフラグが読み出されるまで繰り返し行な
われる(ステップS59)。
アウト展開部54内のファンアウトポインタを読み出し
(ステップS56)、そのポインタに基づいてファンア
ウトメモリからイベントの伝播先を読み出す(ステップ
S57)。読み出されたイベントの伝播先に関する情報
は、EGM部55に書き込まれ、次に送出されるべき出
力イベントとして登録される(ステップS58)。上述
したステップS57,S58の処理は、ファンアウトメ
モリからラストフラグが読み出されるまで繰り返し行な
われる(ステップS59)。
【0101】EGM部55に登録された出力イベント
は、セレクタ57をレジスタ52側に切り換えることに
より、このレジスタ52を経由してETネットワークに
送出され、伝播先の所定のPE23へ転送される。さて
次に、実チップシミュレーション部21におけるパター
ンメモリ部32,ピンエレクトロニクス部33,実チッ
プ駆動制御部34,データ形式変換部31の構成や動作
について、より詳細に説明する。
は、セレクタ57をレジスタ52側に切り換えることに
より、このレジスタ52を経由してETネットワークに
送出され、伝播先の所定のPE23へ転送される。さて
次に、実チップシミュレーション部21におけるパター
ンメモリ部32,ピンエレクトロニクス部33,実チッ
プ駆動制御部34,データ形式変換部31の構成や動作
について、より詳細に説明する。
【0102】図19は、本実施例の実チップシミュレー
ション部21におけるパターンメモリ部32の基本構成
を詳細に示すブロック図である。なお、図19では、図
14にて説明したレジスタ32B,32Cの図示は省略
されている。また、図中、既述の符号と同一の符号は同
一部分を示しているので、その説明は省略する。図19
において、60はパターンメモリ部32のパターンメモ
リ本体32Aに付設されたアドレス制御部で、このアド
レス制御部60は、後述する各種制御機能を有するもの
で、レジスタ群61,62,制御用カウンタ63,パタ
ーンメモリ制御部64,アドレスカウンタ65,メモリ
制御信号線66および同期制御信号線67から構成され
ている。
ション部21におけるパターンメモリ部32の基本構成
を詳細に示すブロック図である。なお、図19では、図
14にて説明したレジスタ32B,32Cの図示は省略
されている。また、図中、既述の符号と同一の符号は同
一部分を示しているので、その説明は省略する。図19
において、60はパターンメモリ部32のパターンメモ
リ本体32Aに付設されたアドレス制御部で、このアド
レス制御部60は、後述する各種制御機能を有するもの
で、レジスタ群61,62,制御用カウンタ63,パタ
ーンメモリ制御部64,アドレスカウンタ65,メモリ
制御信号線66および同期制御信号線67から構成され
ている。
【0103】ここで、レジスタ群61,62は、いずれ
も基準データを保持するもので、レジスタ群61は、例
えばパターンメモリ本体32A内の分割情報等を保持す
るものであり、レジスタ群62は、例えばパターンメモ
リ本体32Aに対する読出制御や書込制御を行なう際に
必要な、繰り返しループ,ジャンプ等の制御情報を保持
するものである。
も基準データを保持するもので、レジスタ群61は、例
えばパターンメモリ本体32A内の分割情報等を保持す
るものであり、レジスタ群62は、例えばパターンメモ
リ本体32Aに対する読出制御や書込制御を行なう際に
必要な、繰り返しループ,ジャンプ等の制御情報を保持
するものである。
【0104】また、制御用カウンタ63は、パターンメ
モリ制御部64が後述するような制御機能を実行する際
に使用されるもので、例えばパターンメモリ本体32A
内の入力イベントの履歴データのうち任意の始点から任
意の終点までの連続領域を繰り返し読み出すような制御
を行なう場合にその繰り返し読出回数(ループ回数)を
カウントするためのループカウンタとして機能する。
モリ制御部64が後述するような制御機能を実行する際
に使用されるもので、例えばパターンメモリ本体32A
内の入力イベントの履歴データのうち任意の始点から任
意の終点までの連続領域を繰り返し読み出すような制御
を行なう場合にその繰り返し読出回数(ループ回数)を
カウントするためのループカウンタとして機能する。
【0105】さらに、パターンメモリ制御部64は、レ
ジスタ群61,62における情報や制御用カウンタ63
を用いて後述する制御機能を実現するものであり、アド
レスカウンタ65は、パターンメモリ制御部64から指
示されるパターンメモリ本体32Aに対する書込アドレ
スもしくは読出アドレスを保持するものである。そし
て、メモリ制御信号線66は、パターンメモリ制御部6
4からの制御信号(書込指示,読出指示等)をパターン
メモリ本体32Aへ送出するためのものであり、同期制
御信号線67は、例えば図20にて後述するごとく、複
数のアドレス制御部60をそなえた場合に、これらのア
ドレス制御部60相互間の同期をとるための同期制御信
号を伝送するためのものである。
ジスタ群61,62における情報や制御用カウンタ63
を用いて後述する制御機能を実現するものであり、アド
レスカウンタ65は、パターンメモリ制御部64から指
示されるパターンメモリ本体32Aに対する書込アドレ
スもしくは読出アドレスを保持するものである。そし
て、メモリ制御信号線66は、パターンメモリ制御部6
4からの制御信号(書込指示,読出指示等)をパターン
メモリ本体32Aへ送出するためのものであり、同期制
御信号線67は、例えば図20にて後述するごとく、複
数のアドレス制御部60をそなえた場合に、これらのア
ドレス制御部60相互間の同期をとるための同期制御信
号を伝送するためのものである。
【0106】ところで、パターンメモリ本体32Aは、
実チップ36のピンの値を時系列的に保持しており、図
19に示すように、アドレス方向が時間軸(履歴方向)
となり、データ方向が実チップ36の各ピン(ピン方
向)に対応する。図19に示すパターンメモリ本体32
Aには、データ方向に例えば320ピン分の論理値が保
持できるようになっている。
実チップ36のピンの値を時系列的に保持しており、図
19に示すように、アドレス方向が時間軸(履歴方向)
となり、データ方向が実チップ36の各ピン(ピン方
向)に対応する。図19に示すパターンメモリ本体32
Aには、データ方向に例えば320ピン分の論理値が保
持できるようになっている。
【0107】各ピンの論理値は2ビット幅のデータで保
持され、値は、H(“1”),L(“0”),Z(ハイ
インピーダンス状態)のいずれかである。各ピンの毎の
2ビットのうち一方のビットは、そのピンが入力ピン,
出力ピン,双方向入出力ピンのいずれであるかを示し、
他方のビットは、そのピンに対してパルスを出力するか
否かを示すものである。
持され、値は、H(“1”),L(“0”),Z(ハイ
インピーダンス状態)のいずれかである。各ピンの毎の
2ビットのうち一方のビットは、そのピンが入力ピン,
出力ピン,双方向入出力ピンのいずれであるかを示し、
他方のビットは、そのピンに対してパルスを出力するか
否かを示すものである。
【0108】そして、クロックイベントのような内部状
態を変化させるピン(トリガピン)にイベントが発生し
た場合、その時刻nの実チップ36の全ピンの論理値
が、パターンメモリ本体32A内の、その時刻nに対応
するアドレスに書き込まれる。パターンメモリ本体32
A内にはトリガピンのイベントが発生した時の全ピンの
入力値を記憶しているため、実チップ36のシミュレー
ションは、時刻0から時刻nまでの論理値を読み出し、
ピンエレクトロニクス部33を経由して実チップ36に
与えることで行なわれる。
態を変化させるピン(トリガピン)にイベントが発生し
た場合、その時刻nの実チップ36の全ピンの論理値
が、パターンメモリ本体32A内の、その時刻nに対応
するアドレスに書き込まれる。パターンメモリ本体32
A内にはトリガピンのイベントが発生した時の全ピンの
入力値を記憶しているため、実チップ36のシミュレー
ションは、時刻0から時刻nまでの論理値を読み出し、
ピンエレクトロニクス部33を経由して実チップ36に
与えることで行なわれる。
【0109】なお、パターンメモリ本体32Aの領域を
示す始点と終点のアドレスと、パターンメモリ本体32
A内に保持されている履歴データの数とは、常時、制御
情報としてレジスタ群62に保持されている。上述のご
とく構成されたアドレス制御部60は、パターンメモリ
部32内の入力イベントの履歴データを時系列順に読み
出す制御機能と、レジスタ群62に保持される制御情報
に基づいてパターンメモリ部32内の入力イベントの履
歴データのうち任意の始点から任意の終点までの連続領
域を繰り返し読み出す制御機能とを有している。
示す始点と終点のアドレスと、パターンメモリ本体32
A内に保持されている履歴データの数とは、常時、制御
情報としてレジスタ群62に保持されている。上述のご
とく構成されたアドレス制御部60は、パターンメモリ
部32内の入力イベントの履歴データを時系列順に読み
出す制御機能と、レジスタ群62に保持される制御情報
に基づいてパターンメモリ部32内の入力イベントの履
歴データのうち任意の始点から任意の終点までの連続領
域を繰り返し読み出す制御機能とを有している。
【0110】従って、通常のシミュレーション時には、
前者の制御機能によりパターンメモリ部32内の入力イ
ベントの履歴データが時系列順に読み出されるが、例え
ばクロック信号のような周期的なイベントデータを実チ
ップ36に付与する際には、パターンメモリ部32にそ
の最小単位のイベントデータを保持しておくだけで、後
者の制御機能を用い、パターンメモリ部32の任意の始
点から任意の終点までの連続領域(最小単位のイベント
データ)を繰り返し読み出すことにより、周期的なイベ
ントデータを実チップ36に与えることができる。
前者の制御機能によりパターンメモリ部32内の入力イ
ベントの履歴データが時系列順に読み出されるが、例え
ばクロック信号のような周期的なイベントデータを実チ
ップ36に付与する際には、パターンメモリ部32にそ
の最小単位のイベントデータを保持しておくだけで、後
者の制御機能を用い、パターンメモリ部32の任意の始
点から任意の終点までの連続領域(最小単位のイベント
データ)を繰り返し読み出すことにより、周期的なイベ
ントデータを実チップ36に与えることができる。
【0111】つまり、本実施例では、アドレス制御部6
0の機能によりパターンメモリ本体32Aのアドレスを
制御することで、パターンメモリ部32を有効に利用す
ることができる。前述したクロック信号をパターンメモ
リ部32から読み出す場合の具体例を以下に説明する。
例えばクロック信号のようなトリガピンにのみイベント
が発生し他のピンにイベントが発生しなかった場合、パ
ターンメモリ部32の基本動作を考えると、トリガピン
のイベント数分のアドレスが消費されることになる。
0の機能によりパターンメモリ本体32Aのアドレスを
制御することで、パターンメモリ部32を有効に利用す
ることができる。前述したクロック信号をパターンメモ
リ部32から読み出す場合の具体例を以下に説明する。
例えばクロック信号のようなトリガピンにのみイベント
が発生し他のピンにイベントが発生しなかった場合、パ
ターンメモリ部32の基本動作を考えると、トリガピン
のイベント数分のアドレスが消費されることになる。
【0112】しかし、本実施例では、任意のアドレスを
保持する機構(レジスタ群62)とアドレス比較器(パ
ターンメモリ制御部64内の機能)とループカウンタ
(制御用カウンタ63)とを用いることにより、パター
ンメモリ本体32Aのアドレスとレジスタ群62に保持
されたアドレスとが一致した時点で、パターンメモリ本
体32Aの現在アドレスを、レジスタ群62に別に保持
されたアドレスに変更すれば、同一アドレスにおけるイ
ベントを、ループカウンタによるカウント数だけ連続的
に読み出すことができる。
保持する機構(レジスタ群62)とアドレス比較器(パ
ターンメモリ制御部64内の機能)とループカウンタ
(制御用カウンタ63)とを用いることにより、パター
ンメモリ本体32Aのアドレスとレジスタ群62に保持
されたアドレスとが一致した時点で、パターンメモリ本
体32Aの現在アドレスを、レジスタ群62に別に保持
されたアドレスに変更すれば、同一アドレスにおけるイ
ベントを、ループカウンタによるカウント数だけ連続的
に読み出すことができる。
【0113】従って、パターンメモリ本体32Aに最小
単位のイベントデータを保持しておくだけで、そのイベ
ントデータを連続的に繰り返し読み出して実チップ36
に付与することができ、パターンメモリ部32の容量を
有効に利用することができる。なお、本実施例では、4
種類の境界アドレスを保持することができ、任意のアド
レスからのパターンメモリ本体32Aの読出が可能にな
っている。
単位のイベントデータを保持しておくだけで、そのイベ
ントデータを連続的に繰り返し読み出して実チップ36
に付与することができ、パターンメモリ部32の容量を
有効に利用することができる。なお、本実施例では、4
種類の境界アドレスを保持することができ、任意のアド
レスからのパターンメモリ本体32Aの読出が可能にな
っている。
【0114】図20は、本実施例の実チップシミュレー
ション部21におけるパターンメモリ部32の分割方式
を説明するためのブロック図である。なお、図中、既述
の符号と同一の符号は同一部分を示しているので、その
説明は省略する。この図20に示すパターンメモリ本体
32Aも、図19にて前述した通り、データ方向に32
0ピン分の論理値を保持できるものであるが、本実施例
のパターンメモリ本体32Aにおいて、実チップ36の
各ピンに対応する履歴データを保持する部分が各ピンに
応じた初期値により初期化され、その部分が、履歴方向
(アドレス方向)およびピン方向(データ方向)に任意
に分割され、分割したパターンメモリ本体32Aの各部
分が、複数(図中4つ)のアドレス制御部60により、
個々に独立してパターンメモリとして動作するように制
御される。
ション部21におけるパターンメモリ部32の分割方式
を説明するためのブロック図である。なお、図中、既述
の符号と同一の符号は同一部分を示しているので、その
説明は省略する。この図20に示すパターンメモリ本体
32Aも、図19にて前述した通り、データ方向に32
0ピン分の論理値を保持できるものであるが、本実施例
のパターンメモリ本体32Aにおいて、実チップ36の
各ピンに対応する履歴データを保持する部分が各ピンに
応じた初期値により初期化され、その部分が、履歴方向
(アドレス方向)およびピン方向(データ方向)に任意
に分割され、分割したパターンメモリ本体32Aの各部
分が、複数(図中4つ)のアドレス制御部60により、
個々に独立してパターンメモリとして動作するように制
御される。
【0115】つまり、本実施例では、パターンメモリ本
体32Aを実チップ36のピン数に応じてデータ方向
(ピン方向)に複数の領域に分割し、各領域を独立した
パターンメモリとして動作させることも可能になってい
る。本実施例のパターンメモリ本体32Aは、80ピン
単位で最大4つの領域に分割できるように構成されてい
る。その分割情報は、図19にて前述した通りレジスタ
群61に保持される。
体32Aを実チップ36のピン数に応じてデータ方向
(ピン方向)に複数の領域に分割し、各領域を独立した
パターンメモリとして動作させることも可能になってい
る。本実施例のパターンメモリ本体32Aは、80ピン
単位で最大4つの領域に分割できるように構成されてい
る。その分割情報は、図19にて前述した通りレジスタ
群61に保持される。
【0116】そして、分割されたパターンメモリ本体3
2Aの各領域を制御するために、本実施例では、図19
で説明したものと全く同一構成のアドレス制御部60が
4つマルチプレクサ68を介してパターンメモリ本体3
2Aに接続・付設され、分割された領域が個々にパター
ンメモリとして動作する。このように、パターンメモリ
本体32Aをピン方向(データ方向)に分割することに
より、実際の部品である実チップ36が1つであって
も、その実チップ36を、複数(ここでは4つ)のシミ
ュレーションモデル上のチップとして独立して動作させ
ることができ、各種シミュレーションモデルに対するシ
ミュレーションを並列に行なうことが可能になる。
2Aの各領域を制御するために、本実施例では、図19
で説明したものと全く同一構成のアドレス制御部60が
4つマルチプレクサ68を介してパターンメモリ本体3
2Aに接続・付設され、分割された領域が個々にパター
ンメモリとして動作する。このように、パターンメモリ
本体32Aをピン方向(データ方向)に分割することに
より、実際の部品である実チップ36が1つであって
も、その実チップ36を、複数(ここでは4つ)のシミ
ュレーションモデル上のチップとして独立して動作させ
ることができ、各種シミュレーションモデルに対するシ
ミュレーションを並列に行なうことが可能になる。
【0117】また、本実施例のパターンメモリ本体32
Aは、アドレス方向(履歴方向)にも任意に最大4つの
領域に分割できるように構成されている。パターンメモ
リ本体32Aを履歴方向(アドレス方向)に分割するこ
とにより、実チップ36が1つであっても、その実チッ
プ36を、複数の履歴に対応するチップとして独立して
動作させることができ、異なる履歴に応じたシミュレー
ションを並列に行なうことが可能になる。
Aは、アドレス方向(履歴方向)にも任意に最大4つの
領域に分割できるように構成されている。パターンメモ
リ本体32Aを履歴方向(アドレス方向)に分割するこ
とにより、実チップ36が1つであっても、その実チッ
プ36を、複数の履歴に対応するチップとして独立して
動作させることができ、異なる履歴に応じたシミュレー
ションを並列に行なうことが可能になる。
【0118】図21は、本実施例の実チップシミュレー
ション部21における実チップ36へのパルス入力方式
(パルス入力の基本構成)の一例を示すブロック図であ
る。なお、図中、既述の符号と同一の符号は同一部分を
示しているので、その説明は省略する。図21におい
て、71はパルス発生器、72はセレクタ、73は制御
フラグ(ピン属性)用レジスタ、74はANDゲート
で、これらのパルス発生器71,セレクタ72,制御フ
ラグ用レジスタ73およびANDゲート74は、実際に
はピンエレクトロニクス部33にそなえられるものであ
る。
ション部21における実チップ36へのパルス入力方式
(パルス入力の基本構成)の一例を示すブロック図であ
る。なお、図中、既述の符号と同一の符号は同一部分を
示しているので、その説明は省略する。図21におい
て、71はパルス発生器、72はセレクタ、73は制御
フラグ(ピン属性)用レジスタ、74はANDゲート
で、これらのパルス発生器71,セレクタ72,制御フ
ラグ用レジスタ73およびANDゲート74は、実際に
はピンエレクトロニクス部33にそなえられるものであ
る。
【0119】そして、パルス発生器(信号生成部)71
は、パターンメモリ部32からの入力イベントの履歴デ
ータの読出速度とは独立したタイミングでパターンメモ
リ部32内のデータと同一のデータを生成しそのデータ
を入力イベントとして実チップ36へ出力するものであ
る。また、パルス発生器71は、パターンメモリ部32
内の入力イベントの履歴データとは別の任意の位相,周
期,パルス幅をもつパルス信号を生成し、そのパルス信
号を入力イベントとして実チップ36へ出力するものと
して構成することもできる。
は、パターンメモリ部32からの入力イベントの履歴デ
ータの読出速度とは独立したタイミングでパターンメモ
リ部32内のデータと同一のデータを生成しそのデータ
を入力イベントとして実チップ36へ出力するものであ
る。また、パルス発生器71は、パターンメモリ部32
内の入力イベントの履歴データとは別の任意の位相,周
期,パルス幅をもつパルス信号を生成し、そのパルス信
号を入力イベントとして実チップ36へ出力するものと
して構成することもできる。
【0120】また、セレクタ72は、パターンメモリ部
32の読出用のレジスタ32Cからのイベントデータま
たはパルス発生器71からのパルス信号のいずれか一方
を選択的に切り換え、イベントデータとして実チップ3
6へ出力するものである。さらに、制御フラグ用レジス
タ73は、前述したピン属性、つまり、実チップ36の
内部状態に変化を与えるピンについての情報を保持する
ものであり、ANDゲート74は、制御フラグ用レジス
タ73に保持されたピン属性と、パターンメモリ部32
のレジスタ32Cに読み出された今回出力すべき入力ピ
ンイベントデータの属性との論理積を算出し、その論理
積をセレクタ72へ出力するものである。
32の読出用のレジスタ32Cからのイベントデータま
たはパルス発生器71からのパルス信号のいずれか一方
を選択的に切り換え、イベントデータとして実チップ3
6へ出力するものである。さらに、制御フラグ用レジス
タ73は、前述したピン属性、つまり、実チップ36の
内部状態に変化を与えるピンについての情報を保持する
ものであり、ANDゲート74は、制御フラグ用レジス
タ73に保持されたピン属性と、パターンメモリ部32
のレジスタ32Cに読み出された今回出力すべき入力ピ
ンイベントデータの属性との論理積を算出し、その論理
積をセレクタ72へ出力するものである。
【0121】即ち、本実施例では、制御フラグ用レジス
タ73のピン属性とパターンメモリ部32から読み出さ
れたイベントデータを付与すべきピンの属性とが一致し
た場合のみ、ANDゲート73の出力が立ち上がってセ
レクタ72がパターンメモリ部32側に切り換えられ、
パターンメモリ部32から読み出されたイベントデータ
が実チップ36のピンに供給されるようになっている。
上述のピン属性が一致しない場合には、セレクタ72は
パルス発生器71側に切り換えられ、このパルス発生器
71からのパルス信号が、例えばクロック信号として実
チップ36のピンに供給される。
タ73のピン属性とパターンメモリ部32から読み出さ
れたイベントデータを付与すべきピンの属性とが一致し
た場合のみ、ANDゲート73の出力が立ち上がってセ
レクタ72がパターンメモリ部32側に切り換えられ、
パターンメモリ部32から読み出されたイベントデータ
が実チップ36のピンに供給されるようになっている。
上述のピン属性が一致しない場合には、セレクタ72は
パルス発生器71側に切り換えられ、このパルス発生器
71からのパルス信号が、例えばクロック信号として実
チップ36のピンに供給される。
【0122】通常、パターンメモリ部32はトリガピン
のイベント毎に1アドレスを消費するが、図21に示す
ような構成のパルス入力方式を用いることにより、実チ
ップ36が例えばクロック信号の立ち上がり毎にあるい
は2クロック毎に同期するものである場合、内部状態を
変化させるイベントデータ(立ち上がりの変化があった
とき)のみをパターンメモリ部32に保持すればよい。
のイベント毎に1アドレスを消費するが、図21に示す
ような構成のパルス入力方式を用いることにより、実チ
ップ36が例えばクロック信号の立ち上がり毎にあるい
は2クロック毎に同期するものである場合、内部状態を
変化させるイベントデータ(立ち上がりの変化があった
とき)のみをパターンメモリ部32に保持すればよい。
【0123】つまり、レジスタ73に予め設定されたピ
ン属性以外のものについては、パルス発生器71からの
パルス信号がクロック信号等として実チップ36に付与
される。これに対して、パターンメモリ部32に保持さ
れたトリガピンに対するイベントデータは、論理値を示
すのではなくイベントの変化(トランジッション)を示
しており、この変化を実チップ36に与えるために、レ
ジスタ73により予め指示されたピン属性のものについ
ては、パルス信号(イベントデータ)をパターンメモリ
部32から実チップ36のトリガピンに与えることで、
実チップ36を動作させている。
ン属性以外のものについては、パルス発生器71からの
パルス信号がクロック信号等として実チップ36に付与
される。これに対して、パターンメモリ部32に保持さ
れたトリガピンに対するイベントデータは、論理値を示
すのではなくイベントの変化(トランジッション)を示
しており、この変化を実チップ36に与えるために、レ
ジスタ73により予め指示されたピン属性のものについ
ては、パルス信号(イベントデータ)をパターンメモリ
部32から実チップ36のトリガピンに与えることで、
実チップ36を動作させている。
【0124】これにより、パターンメモリ部32内のデ
ータを用いることなくイベントデータを実チップ36に
付与することができ、無駄なイベントによるパターンメ
モリ部32の消費が抑制され、パターンメモリ部32の
容量を有効に利用することができる。図22は、本実施
例の実チップシミュレーション部21におけるピンエレ
クトロニクス部33の基本構成を詳細に示すブロック図
である。なお、図中、既述の符号と同一の符号は同一部
分を示しているので、その説明は省略する。
ータを用いることなくイベントデータを実チップ36に
付与することができ、無駄なイベントによるパターンメ
モリ部32の消費が抑制され、パターンメモリ部32の
容量を有効に利用することができる。図22は、本実施
例の実チップシミュレーション部21におけるピンエレ
クトロニクス部33の基本構成を詳細に示すブロック図
である。なお、図中、既述の符号と同一の符号は同一部
分を示しているので、その説明は省略する。
【0125】図22に示すピンエレクトロニクス部33
は、パルス発生器71,セレクタ72,制御フラグ用レ
ジスタ73およびANDゲート74を有することにより
図21にて前述した機能を有しているほか、レジスタ
(トライステートバッファ)75,76,トランスファ
ゲート77,ANDゲート78,ハイインピーダンス検
出回路79,レジスタ(トライステートバッファ)8
0,81を有している。
は、パルス発生器71,セレクタ72,制御フラグ用レ
ジスタ73およびANDゲート74を有することにより
図21にて前述した機能を有しているほか、レジスタ
(トライステートバッファ)75,76,トランスファ
ゲート77,ANDゲート78,ハイインピーダンス検
出回路79,レジスタ(トライステートバッファ)8
0,81を有している。
【0126】ここで、レジスタ75,76は、パターン
メモリ部32から読み出されたトライステートのデータ
を保持するもので、レジスタ75には、H(“1”),
L(“0”)の値が保持される一方、レジスタ76に
は、Z(ハイインピーダンス状態)の値が保持されるよ
うになっている。トランスファゲート77は、ANDゲ
ート78からの信号に応じて開閉駆動されるものであ
り、ANDゲート78は、レジスタ75の値とハイイン
ピーダンス(HiZ)検出回路79からの検出信号との
論理積を算出し、トランスファゲート77へ出力するも
のである。また、ハイインピーダンス検出回路79は、
実チップ36からの信号がハイインピーダンス(Z)で
あるか否かを検出するためのものである。
メモリ部32から読み出されたトライステートのデータ
を保持するもので、レジスタ75には、H(“1”),
L(“0”)の値が保持される一方、レジスタ76に
は、Z(ハイインピーダンス状態)の値が保持されるよ
うになっている。トランスファゲート77は、ANDゲ
ート78からの信号に応じて開閉駆動されるものであ
り、ANDゲート78は、レジスタ75の値とハイイン
ピーダンス(HiZ)検出回路79からの検出信号との
論理積を算出し、トランスファゲート77へ出力するも
のである。また、ハイインピーダンス検出回路79は、
実チップ36からの信号がハイインピーダンス(Z)で
あるか否かを検出するためのものである。
【0127】レジスタ75の値がZであり、且つ、ハイ
インピーダンス検出回路79により検出された実チップ
36からの値もZである場合には、ANDゲート78の
出力が立ち上がり、トランスファゲート77は閉状態に
切り換えられる。これにより、実チップ36のピンが双
方向入出力ピンである場合に、実チップ36へ付与する
データと、実チップ36から戻ってきたデータとがバッ
ティングするのを防止することができる。
インピーダンス検出回路79により検出された実チップ
36からの値もZである場合には、ANDゲート78の
出力が立ち上がり、トランスファゲート77は閉状態に
切り換えられる。これにより、実チップ36のピンが双
方向入出力ピンである場合に、実チップ36へ付与する
データと、実チップ36から戻ってきたデータとがバッ
ティングするのを防止することができる。
【0128】さらに、レジスタ80,81は、実チップ
36からのトライステートのデータ(実チップ36から
の出力データのサンプリング結果)を保持するもので、
レジスタ80には、H(“1”),L(“0”)の値が
保持される一方、レジスタ81には、ハイインピーダン
ス検出回路79により検出されたZの値が保持されるよ
うになっている。そして、これらのレジスタ80,81
に保持された値が、実チップ36の出力値(出力イベン
トデータ)としてデータ形式変換部31へ送出されるよ
うになっている。
36からのトライステートのデータ(実チップ36から
の出力データのサンプリング結果)を保持するもので、
レジスタ80には、H(“1”),L(“0”)の値が
保持される一方、レジスタ81には、ハイインピーダン
ス検出回路79により検出されたZの値が保持されるよ
うになっている。そして、これらのレジスタ80,81
に保持された値が、実チップ36の出力値(出力イベン
トデータ)としてデータ形式変換部31へ送出されるよ
うになっている。
【0129】一方、上述のようなピンエレクトロニクス
部33には、実チップ36を搭載された実チップ部35
が接続されているが、この実チップ部35は、実チップ
ピン(結合機構)82およびレベル調整回路(保護機能
部)を有している。実チップピン82は、実チップ(ハ
ードウエア装置)36とピンエレクトロニクス部33と
を結合するためのものであり、レベル調整回路83は、
実チップ36を含む実チップ部35全体を、実チップシ
ミュレーション部21(ピンエレクトロニクス部33)
に対して活性挿抜可能に接続するためのものである。
部33には、実チップ36を搭載された実チップ部35
が接続されているが、この実チップ部35は、実チップ
ピン(結合機構)82およびレベル調整回路(保護機能
部)を有している。実チップピン82は、実チップ(ハ
ードウエア装置)36とピンエレクトロニクス部33と
を結合するためのものであり、レベル調整回路83は、
実チップ36を含む実チップ部35全体を、実チップシ
ミュレーション部21(ピンエレクトロニクス部33)
に対して活性挿抜可能に接続するためのものである。
【0130】なお、図22に示す構成では、パルス発生
器71からのパルス信号は、ピンエレクトロニクス部3
3における各構成要素のタイミング調整のためのクロッ
ク信号にも用いられている。上述の構成により、パター
ンメモリ部32から供給された論理値をトライステート
バッファであるレジスタ75,75にラッチして実チッ
プ36を駆動することで、実チップ36に対し前述した
H,L,Zの3種類の信号値(トライステート)を付与
することができる。また、実チップ36を駆動する時に
トランスファゲート77を経由させることで、TTL/
LV−CMOS等複数のテクノロジに対応させることが
できる。
器71からのパルス信号は、ピンエレクトロニクス部3
3における各構成要素のタイミング調整のためのクロッ
ク信号にも用いられている。上述の構成により、パター
ンメモリ部32から供給された論理値をトライステート
バッファであるレジスタ75,75にラッチして実チッ
プ36を駆動することで、実チップ36に対し前述した
H,L,Zの3種類の信号値(トライステート)を付与
することができる。また、実チップ36を駆動する時に
トランスファゲート77を経由させることで、TTL/
LV−CMOS等複数のテクノロジに対応させることが
できる。
【0131】このとき、本実施例では、パルス発生器7
1からのパルス信号(予め指示されたパルス信号)を、
レジスタ75,76へのデータラッチ用のタイミングパ
ルス(クロック信号)として用いることにより、実チッ
プ36に与える信号のタイミングを調整している。な
お、そのタイミング調整は、実チップ36から供給され
るタイミング信号を用いて制御してもよい。
1からのパルス信号(予め指示されたパルス信号)を、
レジスタ75,76へのデータラッチ用のタイミングパ
ルス(クロック信号)として用いることにより、実チッ
プ36に与える信号のタイミングを調整している。な
お、そのタイミング調整は、実チップ36から供給され
るタイミング信号を用いて制御してもよい。
【0132】また、実チップ36の出力値のサンプリン
グは、実チップ36毎に予め指示されたサンプリングタ
イミングによりレジスタ80,81にラッチすることで
行なわれ、それと平行してハイインピーダンス検出回路
79によりZの値を検出する。このサンプリングタイミ
ングとして、本実施例では、パルス発生器71からのパ
ルス信号が用いられている。
グは、実チップ36毎に予め指示されたサンプリングタ
イミングによりレジスタ80,81にラッチすることで
行なわれ、それと平行してハイインピーダンス検出回路
79によりZの値を検出する。このサンプリングタイミ
ングとして、本実施例では、パルス発生器71からのパ
ルス信号が用いられている。
【0133】なお、本実施例では、図22に示す実チッ
プ部35のレベル調整回路(保護機能部)83により電
圧のレベル調整等がなされるため、実チップ36を含む
実チップ部35全体を動作中に実チップシミュレーショ
ン部21(ピンエレクトロニクス部33)に対して挿抜
しても、実チップシミュレーション部21に悪影響を及
ぼすのを防止できるようになっている。
プ部35のレベル調整回路(保護機能部)83により電
圧のレベル調整等がなされるため、実チップ36を含む
実チップ部35全体を動作中に実チップシミュレーショ
ン部21(ピンエレクトロニクス部33)に対して挿抜
しても、実チップシミュレーション部21に悪影響を及
ぼすのを防止できるようになっている。
【0134】図23は、本実施例の実チップシミュレー
ション部21における実チップ駆動制御部34の構成お
よび機能の一例を説明するためのブロック図であり、本
実施例では、図23に示す実チップ駆動制御部34によ
り、論理シミュレーション専用ハードウエア部22(P
E23)上で用いるシミュレーション時刻と実チップ3
6の実動作時間との同期制御と、実チップ36単体の動
作制御とが行なわれるようになっている。
ション部21における実チップ駆動制御部34の構成お
よび機能の一例を説明するためのブロック図であり、本
実施例では、図23に示す実チップ駆動制御部34によ
り、論理シミュレーション専用ハードウエア部22(P
E23)上で用いるシミュレーション時刻と実チップ3
6の実動作時間との同期制御と、実チップ36単体の動
作制御とが行なわれるようになっている。
【0135】図23において、85は論理シミュレーシ
ョン専用ハードウエア部22上で用いるシミュレーショ
ン時刻を保持するレジスタで、このレジスタ85は、カ
ウントアップ動作により常に現シミュレーション時刻を
保持するものである。86はシミュレーション対象であ
る実チップ36のシミュレーションモデル上でのディレ
イ値を保持するレジスタ、87はシミュレーション開始
時にレジスタ85に保持された時刻(シミュレーション
開始時刻)とレジスタ86に保持されたディレイ値とを
加算して実チップ36の出力ピンイベントの出力時刻を
算出する加算器、87Aはこの加算器87により算出さ
れた実チップ36の出力ピンイベントの出力時刻を保持
するレジスタである。
ョン専用ハードウエア部22上で用いるシミュレーショ
ン時刻を保持するレジスタで、このレジスタ85は、カ
ウントアップ動作により常に現シミュレーション時刻を
保持するものである。86はシミュレーション対象であ
る実チップ36のシミュレーションモデル上でのディレ
イ値を保持するレジスタ、87はシミュレーション開始
時にレジスタ85に保持された時刻(シミュレーション
開始時刻)とレジスタ86に保持されたディレイ値とを
加算して実チップ36の出力ピンイベントの出力時刻を
算出する加算器、87Aはこの加算器87により算出さ
れた実チップ36の出力ピンイベントの出力時刻を保持
するレジスタである。
【0136】また、88は実チップ36からのイベント
データ(出力値)とレジスタ87Aに保持される値(出
力時刻)とのいずれか一方を選択して出力するマルチプ
レクサ、88Aはマルチプレクサ88から出力された実
チップ36からのイベントデータを一時的に保持するレ
ジスタ、89は後述するFIFOバッファ90のアドレ
スカウンタ、90は実チップ36からのイベントデータ
をレジスタ88Aから受け取って一時的に保持するバッ
ファ、91はFIFOバッファ90から出力ピンイベン
トデータを受け取って保持するレジスタである。
データ(出力値)とレジスタ87Aに保持される値(出
力時刻)とのいずれか一方を選択して出力するマルチプ
レクサ、88Aはマルチプレクサ88から出力された実
チップ36からのイベントデータを一時的に保持するレ
ジスタ、89は後述するFIFOバッファ90のアドレ
スカウンタ、90は実チップ36からのイベントデータ
をレジスタ88Aから受け取って一時的に保持するバッ
ファ、91はFIFOバッファ90から出力ピンイベン
トデータを受け取って保持するレジスタである。
【0137】さらに、92はマルチプレクサ88から出
力されたレジスタ87Aの値つまり出力時刻イベントを
受け取って保持するレジスタ、93はレジスタ92に保
持された出力時刻とレジスタ85からの現シミュレーシ
ョン時刻とを比較し一致した場合にバッファ91に対し
て出力ピンイベントデータの送出指示を与える比較器で
ある。
力されたレジスタ87Aの値つまり出力時刻イベントを
受け取って保持するレジスタ、93はレジスタ92に保
持された出力時刻とレジスタ85からの現シミュレーシ
ョン時刻とを比較し一致した場合にバッファ91に対し
て出力ピンイベントデータの送出指示を与える比較器で
ある。
【0138】上述の構成により、ピンエレクトロニクス
部33によりサンプリングされた実チップ36の出力値
は、特定のピン数(実施例では8品)毎にまとめてA側
からパラレル形式のデータとして送付される。出力時刻
用のレジスタ92の値と現在のシミュレーション時刻
(レジスタ85の値)とが一致すると、比較器93から
の送出指示により、実チップ36の出力値は、マルチプ
レクサ88およびレジスタ88A,91を経由してデー
タ形式変換部31に送られ、シリアル形式のデータに変
換された後、PEイベントインタフェース25へ送出さ
れる。
部33によりサンプリングされた実チップ36の出力値
は、特定のピン数(実施例では8品)毎にまとめてA側
からパラレル形式のデータとして送付される。出力時刻
用のレジスタ92の値と現在のシミュレーション時刻
(レジスタ85の値)とが一致すると、比較器93から
の送出指示により、実チップ36の出力値は、マルチプ
レクサ88およびレジスタ88A,91を経由してデー
タ形式変換部31に送られ、シリアル形式のデータに変
換された後、PEイベントインタフェース25へ送出さ
れる。
【0139】シミュレーション時刻が出力時刻に達して
いない場合には、レジスタ92に出力時刻データを書き
込むとともに、ピンエレクトロニクス部33から送出さ
れた出力ピンイベントデータを、アドレスカウンタ90
の指示に応じて連続的にFIFOバッファ90に書き込
む。そして、比較器93の比較の結果、レジスタ92上
に書き込まれた出力時刻とシミュレーション時刻とが一
致すると、前述と同様にして、FIFOバッファ90上
のイベントデータをPEイベントインタフェース25に
送付する。上述した各レジスタはパターンメモリ部32
の最小構成単位にもつことで、出力時刻の追越しを防止
している。
いない場合には、レジスタ92に出力時刻データを書き
込むとともに、ピンエレクトロニクス部33から送出さ
れた出力ピンイベントデータを、アドレスカウンタ90
の指示に応じて連続的にFIFOバッファ90に書き込
む。そして、比較器93の比較の結果、レジスタ92上
に書き込まれた出力時刻とシミュレーション時刻とが一
致すると、前述と同様にして、FIFOバッファ90上
のイベントデータをPEイベントインタフェース25に
送付する。上述した各レジスタはパターンメモリ部32
の最小構成単位にもつことで、出力時刻の追越しを防止
している。
【0140】このような実チップ駆動制御部34の機能
により、論理シミュレーション専用ハードウエア部22
(PE23)から入力イベントを受信してシミュレーシ
ョンを開始した後、ディレイ値として予め設定された時
間が経過した時点で、実チップ36の出力値が、シミュ
レーション結果として、実チップシミュレーション部2
1からETネットワーク24を介し論理シミュレーショ
ン専用ハードウエア部22(PE23)に転送制御され
る。
により、論理シミュレーション専用ハードウエア部22
(PE23)から入力イベントを受信してシミュレーシ
ョンを開始した後、ディレイ値として予め設定された時
間が経過した時点で、実チップ36の出力値が、シミュ
レーション結果として、実チップシミュレーション部2
1からETネットワーク24を介し論理シミュレーショ
ン専用ハードウエア部22(PE23)に転送制御され
る。
【0141】なお、図23に示す例では、FIFOバッ
ファ90に、実チップ36からのパラレル形式のデータ
を保持する場合について説明しているが、FIFOバッ
ファをデータ形式変換部31のP/S変換部31Bにそ
なえ、シリアル形式に変換されたデータをFIFOバッ
ファに保持するように構成してもよい。図24は、本実
施例の実チップシミュレーション部21における実チッ
プ駆動制御部34の構成および機能の他例を説明するた
めのブロック図である。なお、図中、既述の符号と同一
の符号は同一部分を示しているので、その説明は省略す
る。
ファ90に、実チップ36からのパラレル形式のデータ
を保持する場合について説明しているが、FIFOバッ
ファをデータ形式変換部31のP/S変換部31Bにそ
なえ、シリアル形式に変換されたデータをFIFOバッ
ファに保持するように構成してもよい。図24は、本実
施例の実チップシミュレーション部21における実チッ
プ駆動制御部34の構成および機能の他例を説明するた
めのブロック図である。なお、図中、既述の符号と同一
の符号は同一部分を示しているので、その説明は省略す
る。
【0142】図24に示す実チップ駆動制御部34に
は、レジスタ94,データ分岐部95,マルチプレクサ
96,タイムホイール97およびアドレスカウンタ98
がそなえられている。ここで、レジスタ94は、ピンエ
レクトロニクス部33によりサンプリングされた実チッ
プ36の出力値を一時的に保持するものであり、データ
分岐部95は、シミュレーション時刻が出力時刻に達し
ていない場合には、レジスタ94に保持される実チップ
36の出力値をセレクタ96へ出力する一方、シミュレ
ーション時刻が出力時刻を超えている場合には、パター
ンメモリ本体32Aもしくはレジスタ94に保持される
実チップ36の出力値をデータ形式変換部31(P/S
変換部31B)へ出力するものである。
は、レジスタ94,データ分岐部95,マルチプレクサ
96,タイムホイール97およびアドレスカウンタ98
がそなえられている。ここで、レジスタ94は、ピンエ
レクトロニクス部33によりサンプリングされた実チッ
プ36の出力値を一時的に保持するものであり、データ
分岐部95は、シミュレーション時刻が出力時刻に達し
ていない場合には、レジスタ94に保持される実チップ
36の出力値をセレクタ96へ出力する一方、シミュレ
ーション時刻が出力時刻を超えている場合には、パター
ンメモリ本体32Aもしくはレジスタ94に保持される
実チップ36の出力値をデータ形式変換部31(P/S
変換部31B)へ出力するものである。
【0143】また、セレクタ96は、データ形式変換部
31(S/P変換部31A)からのデータとデータ分岐
部95からのデータとのいずれか一方を選択して、パタ
ーンメモリ部32のレジスタ32Bへ出力するものであ
る。レジスタ32Bに入力されたデータ分岐部95から
のデータは、タイムホイール97からのアドレスに応じ
てパターンメモリ本体32Aに書き込まれるようになっ
ている。
31(S/P変換部31A)からのデータとデータ分岐
部95からのデータとのいずれか一方を選択して、パタ
ーンメモリ部32のレジスタ32Bへ出力するものであ
る。レジスタ32Bに入力されたデータ分岐部95から
のデータは、タイムホイール97からのアドレスに応じ
てパターンメモリ本体32Aに書き込まれるようになっ
ている。
【0144】タイムホイール97は、データ分岐部95
からのデータ(実チップ36の出力値)をパターンメモ
リ本体32Aに書き込んだり、パターンメモリ本体32
Aに書き込まれたデータ分岐部95からのデータ(実チ
ップ36の出力値)を読み出したりする際のアドレス情
報を出力するものであり、アドレスカウンタ98は、タ
イムホイール97用のアドレスをタイムホイール97へ
出力し、タイムホイール97からパターンメモリ本体3
2Aへの前記アドレス情報を指示するものである。これ
らのタイムホイール97やアドレスカウンタ98の動作
はシミュレーション時刻と同期している。
からのデータ(実チップ36の出力値)をパターンメモ
リ本体32Aに書き込んだり、パターンメモリ本体32
Aに書き込まれたデータ分岐部95からのデータ(実チ
ップ36の出力値)を読み出したりする際のアドレス情
報を出力するものであり、アドレスカウンタ98は、タ
イムホイール97用のアドレスをタイムホイール97へ
出力し、タイムホイール97からパターンメモリ本体3
2Aへの前記アドレス情報を指示するものである。これ
らのタイムホイール97やアドレスカウンタ98の動作
はシミュレーション時刻と同期している。
【0145】なお、図24に示す実チップ駆動制御部3
4では、上述したデータ分岐部95,マルチプレクサ9
6,タイムホイール97,アドレスカウンタ98によ
り、入力イベントまたは実チップ36からの出力イベン
トのうち予め指示された特定のものについてパターンメ
モリ部34からのデータの読出位置またはパターンメモ
リ部32へのデータの書込位置を任意の位置に変更しう
る制御部が構成されることになる。
4では、上述したデータ分岐部95,マルチプレクサ9
6,タイムホイール97,アドレスカウンタ98によ
り、入力イベントまたは実チップ36からの出力イベン
トのうち予め指示された特定のものについてパターンメ
モリ部34からのデータの読出位置またはパターンメモ
リ部32へのデータの書込位置を任意の位置に変更しう
る制御部が構成されることになる。
【0146】上述の構成により、図24に示す実チップ
駆動制御部34では、パターンメモリ本体32A上の終
点アドレスから実チップ36の予め指示されたディレイ
値分の領域を出力イベント格納用のバッファとして用い
ることにし、出力イベントを格納すべきアドレスを出力
時刻を示すタイムホイール97上に格納する。そして、
シミュレーション時刻と同期してタイムホイール97上
のデータを調べ、出力イベントが存在した場合、タイム
ホイール97が指示するパターンメモリ本体32Aのア
ドレスにおける出力イベントを読み出し、その出力イベ
ントを、データ分岐部95およびデータ形式変換部31
を介してPEイベントインタフェース25に送付する。
駆動制御部34では、パターンメモリ本体32A上の終
点アドレスから実チップ36の予め指示されたディレイ
値分の領域を出力イベント格納用のバッファとして用い
ることにし、出力イベントを格納すべきアドレスを出力
時刻を示すタイムホイール97上に格納する。そして、
シミュレーション時刻と同期してタイムホイール97上
のデータを調べ、出力イベントが存在した場合、タイム
ホイール97が指示するパターンメモリ本体32Aのア
ドレスにおける出力イベントを読み出し、その出力イベ
ントを、データ分岐部95およびデータ形式変換部31
を介してPEイベントインタフェース25に送付する。
【0147】図23,図24に示すように、実チップ駆
動制御部34が、実時間とシミュレーション時刻との同
期をとる機構をもつことにより、実チップシミュレーシ
ョン部21の処理と論理シミュレーション専用ハードウ
エア部22の処理とを並列に実行することが可能にな
る。従って、実チップシミュレーション部21の動作
中、論理シミュレーション専用ハードウエア部22も並
列的に動作しながら、適当な時点で実チップシミュレー
ション部21によるシミュレーション結果(実チップ3
6の出力イベント)が論理シミュレーション専用ハード
ウエア部22へ転送され、シミュレーション処理の高速
化に寄与することになる。
動制御部34が、実時間とシミュレーション時刻との同
期をとる機構をもつことにより、実チップシミュレーシ
ョン部21の処理と論理シミュレーション専用ハードウ
エア部22の処理とを並列に実行することが可能にな
る。従って、実チップシミュレーション部21の動作
中、論理シミュレーション専用ハードウエア部22も並
列的に動作しながら、適当な時点で実チップシミュレー
ション部21によるシミュレーション結果(実チップ3
6の出力イベント)が論理シミュレーション専用ハード
ウエア部22へ転送され、シミュレーション処理の高速
化に寄与することになる。
【0148】図25,図26は、それぞれ本実施例のデ
ータ形式変換部31におけるS/P変換部31Aおよび
P/S変換部31Bの詳細構成を示すブロック図であ
る。なお、図中、既述の符号と同一の符号は同一部分を
示しているので、その説明は省略する。図25に示すよ
うに、データ形式変換部31におけるS/P変換部31
Aは、デコーダ101および複数のレジスタ102から
構成されている。ここで、デコーダ101は、入力イベ
ントデータに含まれるピン属性を解読するものであり、
レジスタ102は、実チップ36の各ピンに対応してそ
なえられ、シリアル形式で入力されるイベントデータを
順次保持しうるものである。
ータ形式変換部31におけるS/P変換部31Aおよび
P/S変換部31Bの詳細構成を示すブロック図であ
る。なお、図中、既述の符号と同一の符号は同一部分を
示しているので、その説明は省略する。図25に示すよ
うに、データ形式変換部31におけるS/P変換部31
Aは、デコーダ101および複数のレジスタ102から
構成されている。ここで、デコーダ101は、入力イベ
ントデータに含まれるピン属性を解読するものであり、
レジスタ102は、実チップ36の各ピンに対応してそ
なえられ、シリアル形式で入力されるイベントデータを
順次保持しうるものである。
【0149】そして、デコーダ101により、ピン属性
に基づき今回の入力イベントが実チップ36の内部状態
に変化を与えるピンに対するものであると判断された場
合、デコーダ101から各レジスタ102にイネーブル
信号enbが出力され、シリアル形式の入力イベントデ
ータが順次レジスタ102に格納されるようになってい
る。
に基づき今回の入力イベントが実チップ36の内部状態
に変化を与えるピンに対するものであると判断された場
合、デコーダ101から各レジスタ102にイネーブル
信号enbが出力され、シリアル形式の入力イベントデ
ータが順次レジスタ102に格納されるようになってい
る。
【0150】上述の構成により、PEイベントインタフ
ェース25からピン番号とイベントデータとがシリアル
に入力され、そのピン番号にて指示されたレジスタ10
2にデータが格納されることによって、シリアルデータ
がパラレルデータに変換される。このピン番号には、実
チップ36のピン位置およびピン属性が指示されてお
り、そのピン属性は、ピン属性解読器としても機能する
実チップ駆動制御部34に送られる。
ェース25からピン番号とイベントデータとがシリアル
に入力され、そのピン番号にて指示されたレジスタ10
2にデータが格納されることによって、シリアルデータ
がパラレルデータに変換される。このピン番号には、実
チップ36のピン位置およびピン属性が指示されてお
り、そのピン属性は、ピン属性解読器としても機能する
実チップ駆動制御部34に送られる。
【0151】また、図26に示すように、データ形式変
換部31におけるP/S変換部31Bは、複数のレジス
タ103,ピン番号発生器104およびマルチプレクサ
105から構成されている。ここで、各レジスタ103
は、ピンエレクトロニクス部33によりサンプリングさ
れたパラレル形式の実チップ36の出力データを保持す
るものであり、マルチプレクサ105は、ピン番号発生
器104からの値に応じたレジスタ103に保持される
データを選択してシリアルに出力するものである。
換部31におけるP/S変換部31Bは、複数のレジス
タ103,ピン番号発生器104およびマルチプレクサ
105から構成されている。ここで、各レジスタ103
は、ピンエレクトロニクス部33によりサンプリングさ
れたパラレル形式の実チップ36の出力データを保持す
るものであり、マルチプレクサ105は、ピン番号発生
器104からの値に応じたレジスタ103に保持される
データを選択してシリアルに出力するものである。
【0152】上述の構成により、ピンエレクトロニクス
部33によりサンプリングされたパラレル形式の実チッ
プ36の出力データは、マルチプレクサ105によりシ
リアル形式に変換されて、順次、PEイベントインタフ
ェース25へ送出される。このとき、ピン番号発生器1
04からのピン番号が、マルチプレクサ105からの出
力データに付与される。
部33によりサンプリングされたパラレル形式の実チッ
プ36の出力データは、マルチプレクサ105によりシ
リアル形式に変換されて、順次、PEイベントインタフ
ェース25へ送出される。このとき、ピン番号発生器1
04からのピン番号が、マルチプレクサ105からの出
力データに付与される。
【0153】図27は、本実施例の実チップシミュレー
ション部21を実チップ単体専用のシミュレーション装
置として用いた場合の構成例を示すブロック図である。
なお、図中、既述の符号と同一の符号は同一部分を示し
ているので、その説明は省略する。この図27に示す実
チップシミュレーション部21では、前述したデータ形
式変換部31,パターンメモリ部32,ピンエレクトロ
ニクス部33,実チップ駆動制御部34および実チップ
部35に加えて、マルチプレクサ106が追加されてい
る。
ション部21を実チップ単体専用のシミュレーション装
置として用いた場合の構成例を示すブロック図である。
なお、図中、既述の符号と同一の符号は同一部分を示し
ているので、その説明は省略する。この図27に示す実
チップシミュレーション部21では、前述したデータ形
式変換部31,パターンメモリ部32,ピンエレクトロ
ニクス部33,実チップ駆動制御部34および実チップ
部35に加えて、マルチプレクサ106が追加されてい
る。
【0154】このマルチプレクサ106は、実チップ駆
動制御部34からの制御信号に応じて、ピンエレクトロ
ニクス部33によりサンプリングされた実チップ36の
出力値を、実チップ駆動制御部34からデータ形式変換
部1に送出せずに、パターンメモリ部32へ送出するよ
うに切換動作を行なうものである。これにより、図24
にて前述した例とほぼ同様に、パターンメモリ部32に
実チップ36からの出力イベントを保持できるようにな
っている。つまり、このパターンメモリ部32には、入
力イベントまたは実チップ36からの出力イベントのう
ち予め指示された特定のものについて(実チップ駆動制
御部34からの制御信号に応じて)パターンメモリ部3
2からのデータの読出位置またはパターンメモリ部32
へのデータの書込位置を任意の位置に変更しうる制御部
が付設されている。
動制御部34からの制御信号に応じて、ピンエレクトロ
ニクス部33によりサンプリングされた実チップ36の
出力値を、実チップ駆動制御部34からデータ形式変換
部1に送出せずに、パターンメモリ部32へ送出するよ
うに切換動作を行なうものである。これにより、図24
にて前述した例とほぼ同様に、パターンメモリ部32に
実チップ36からの出力イベントを保持できるようにな
っている。つまり、このパターンメモリ部32には、入
力イベントまたは実チップ36からの出力イベントのう
ち予め指示された特定のものについて(実チップ駆動制
御部34からの制御信号に応じて)パターンメモリ部3
2からのデータの読出位置またはパターンメモリ部32
へのデータの書込位置を任意の位置に変更しうる制御部
が付設されている。
【0155】上述のごとく、マルチプレクサ106を経
由してパターンメモリ部32に出力イベントを保持でき
るようにするとともに、実チップシミュレーション部2
1が単体で動作するための制御シーケンスを実チップ駆
動制御部34に与えることにより、論理シミュレーショ
ン専用ハードウエア部22(PE23)を動作させるこ
となく、実チップシミュレーション部21単体でも動作
させることが可能である。
由してパターンメモリ部32に出力イベントを保持でき
るようにするとともに、実チップシミュレーション部2
1が単体で動作するための制御シーケンスを実チップ駆
動制御部34に与えることにより、論理シミュレーショ
ン専用ハードウエア部22(PE23)を動作させるこ
となく、実チップシミュレーション部21単体でも動作
させることが可能である。
【0156】つまり、本実施例の実チップシミュレーシ
ョン部21は、論理シミュレーション専用ハードウエア
部22と連携することなく単独で、内部論理が不明であ
る実チップ36の単体を動作させ、その実チップ36単
体のシミュレーション結果をパターンメモリ部32内に
格納することができるので、実チップ単体専用のシミュ
レーション装置として使用することができる。
ョン部21は、論理シミュレーション専用ハードウエア
部22と連携することなく単独で、内部論理が不明であ
る実チップ36の単体を動作させ、その実チップ36単
体のシミュレーション結果をパターンメモリ部32内に
格納することができるので、実チップ単体専用のシミュ
レーション装置として使用することができる。
【0157】このように、本発明の一実施例によれば、
高速なシミュレーションを行なうハードウエアアクセラ
レータ(論理シミュレーション専用ハードウエア部2
2)の機能を阻害することなく実チップシミュレーショ
ンを行なうことが可能になるほか、実チップ36を駆動
する部分をシミュレーション演算を行なう部分に直接組
み込んであるため、イベントの送受信時間を削減でき、
シミュレーション処理を高速化することができる。
高速なシミュレーションを行なうハードウエアアクセラ
レータ(論理シミュレーション専用ハードウエア部2
2)の機能を阻害することなく実チップシミュレーショ
ンを行なうことが可能になるほか、実チップ36を駆動
する部分をシミュレーション演算を行なう部分に直接組
み込んであるため、イベントの送受信時間を削減でき、
シミュレーション処理を高速化することができる。
【0158】また、前述したように、実チップ36のピ
ン毎にプリミティブを生成してシミュレーションモデル
をシミュレーション実行モジュール内で閉じることによ
り、モデルの一体化が行なわれ、実チップ36を含んだ
シミュレーションモデルのシミュレーションを、通常の
ソフトウエアモデルと変わることなく実行することもで
きる。
ン毎にプリミティブを生成してシミュレーションモデル
をシミュレーション実行モジュール内で閉じることによ
り、モデルの一体化が行なわれ、実チップ36を含んだ
シミュレーションモデルのシミュレーションを、通常の
ソフトウエアモデルと変わることなく実行することもで
きる。
【0159】なお、上述した実施例では、実チップシミ
ュレーション部21の実チップ部36に、入力イベント
の履歴を与えてその内部論理が再現される実チップ36
を搭載した場合について説明したが、本発明は、これに
限定されるものでなく、入力イベントの履歴を与えるこ
となく内部論理を再現できるもの、例えばSRAM,P
LD(Program Logic Device),FPGA(Field Program
mable Gate Array)等を実チップ36として搭載しても
よい。
ュレーション部21の実チップ部36に、入力イベント
の履歴を与えてその内部論理が再現される実チップ36
を搭載した場合について説明したが、本発明は、これに
限定されるものでなく、入力イベントの履歴を与えるこ
となく内部論理を再現できるもの、例えばSRAM,P
LD(Program Logic Device),FPGA(Field Program
mable Gate Array)等を実チップ36として搭載しても
よい。
【0160】この場合、その実チップ36のシミュレー
ションを行なう場合、PE23からのイベントデータ
を、ピンエレクトロニクス部33により直接にその実チ
ップ5に与える。つまり、PE23からのイベントデー
タを、入力イベントの履歴データとしてパターンメモリ
部32に保持する必要がなくなり、より簡易に実チップ
36のシミュレーションを行なうことができる。
ションを行なう場合、PE23からのイベントデータ
を、ピンエレクトロニクス部33により直接にその実チ
ップ5に与える。つまり、PE23からのイベントデー
タを、入力イベントの履歴データとしてパターンメモリ
部32に保持する必要がなくなり、より簡易に実チップ
36のシミュレーションを行なうことができる。
【0161】
【発明の効果】以上詳述したように、本発明のシミュレ
ーション装置によれば、高速なシミュレーションを行な
うハードウエアアクセラレータ(論理シミュレーション
専用ハードウエア部)の機能を阻害することなく実チッ
プシミュレーションを行なうことが可能になるほか、実
チップを駆動する部分をシミュレーション演算を行なう
部分に直接組み込んであるため、イベントの送受信時間
を削減でき、シミュレーション処理を高速化することが
できるほか、実チップのピン毎にプリミティブを生成し
てシミュレーションモデルをシミュレーション実行モジ
ュール内で閉じることにより、モデルの一体化を行なう
ため、実チップを含んだシミュレーションモデルのシミ
ュレーションを、通常のソフトウエアモデルと変わるこ
となく実行できる効果がある(請求項1〜5)。
ーション装置によれば、高速なシミュレーションを行な
うハードウエアアクセラレータ(論理シミュレーション
専用ハードウエア部)の機能を阻害することなく実チッ
プシミュレーションを行なうことが可能になるほか、実
チップを駆動する部分をシミュレーション演算を行なう
部分に直接組み込んであるため、イベントの送受信時間
を削減でき、シミュレーション処理を高速化することが
できるほか、実チップのピン毎にプリミティブを生成し
てシミュレーションモデルをシミュレーション実行モジ
ュール内で閉じることにより、モデルの一体化を行なう
ため、実チップを含んだシミュレーションモデルのシミ
ュレーションを、通常のソフトウエアモデルと変わるこ
となく実行できる効果がある(請求項1〜5)。
【0162】
【0163】さらに、論理シミュレーション専用ハード
ウエア部は、実チップに対するイベントデータを送った
際に実チップのシミュレーションが終了するのを待つこ
となく実チップシミュレーション部と並列に動作できる
ほか(請求項6)、実チップシミュレーション部でイベ
ントデータを受けた後、ディレイ値として設定された時
間が経過すると、実チップの出力イベントが論理シミュ
レーション専用ハードウエア部へ転送されるので(請求
項7)、シミュレーション処理のさらなる高速化に寄与
することになる。
ウエア部は、実チップに対するイベントデータを送った
際に実チップのシミュレーションが終了するのを待つこ
となく実チップシミュレーション部と並列に動作できる
ほか(請求項6)、実チップシミュレーション部でイベ
ントデータを受けた後、ディレイ値として設定された時
間が経過すると、実チップの出力イベントが論理シミュ
レーション専用ハードウエア部へ転送されるので(請求
項7)、シミュレーション処理のさらなる高速化に寄与
することになる。
【0164】一方、実チップを含む実チップ部全体を動
作中に実チップシミュレーション部に対して挿抜して
も、保護機能部により電圧のレベル調整等がなされるた
め、実チップシミュレーション部に悪影響を及ぼすのを
防止できる(請求項8)。また、実チップシミュレーシ
ョン部の実チップ部に、入力イベントの履歴を与えるこ
となく内部論理を再現できる実チップを搭載した場合に
は、プロセッサエレメントからのイベントデータを、ピ
ンエレクトロニクス部により直接にその実チップに与え
ることで、プロセッサエレメントからのイベントデータ
を、入力イベントの履歴データとしてパターンメモリ部
に保持することなく、より簡易に実チップのシミュレー
ションを行なうことができる(請求項9)。
作中に実チップシミュレーション部に対して挿抜して
も、保護機能部により電圧のレベル調整等がなされるた
め、実チップシミュレーション部に悪影響を及ぼすのを
防止できる(請求項8)。また、実チップシミュレーシ
ョン部の実チップ部に、入力イベントの履歴を与えるこ
となく内部論理を再現できる実チップを搭載した場合に
は、プロセッサエレメントからのイベントデータを、ピ
ンエレクトロニクス部により直接にその実チップに与え
ることで、プロセッサエレメントからのイベントデータ
を、入力イベントの履歴データとしてパターンメモリ部
に保持することなく、より簡易に実チップのシミュレー
ションを行なうことができる(請求項9)。
【0165】さらに、実チップシミュレーション部のピ
ンエレクトロニクス部に、各種信号生成部をそなえるこ
とにより、パターンメモリ部内のデータを用いることな
くイベントデータを実チップに付与することができ、パ
ターンメモリ部に保持される無駄なイベントデータ量を
抑制できるので、パターンメモリ部の容量を有効に利用
できる効果がある(請求項10,11)。
ンエレクトロニクス部に、各種信号生成部をそなえるこ
とにより、パターンメモリ部内のデータを用いることな
くイベントデータを実チップに付与することができ、パ
ターンメモリ部に保持される無駄なイベントデータ量を
抑制できるので、パターンメモリ部の容量を有効に利用
できる効果がある(請求項10,11)。
【0166】また、実チップシミュレーション部のパタ
ーンメモリ部を、複数領域に分割して利用することによ
り、実チップは1つであっても、その実チップを、複数
のモデル上のチップとして独立して動作させることがで
きるので、各種シミュレーションモデルに対するシミュ
レーションや異なる履歴に応じたシミュレーションを並
列に行なうことが可能になる(請求項12)。
ーンメモリ部を、複数領域に分割して利用することによ
り、実チップは1つであっても、その実チップを、複数
のモデル上のチップとして独立して動作させることがで
きるので、各種シミュレーションモデルに対するシミュ
レーションや異なる履歴に応じたシミュレーションを並
列に行なうことが可能になる(請求項12)。
【0167】さらに、パターンメモリ部の任意の始点か
ら任意の終点までの連続領域を繰り返し読み出して、周
期的なイベントデータを実チップに付与できるので、周
期的なイベントデータを実チップに付与する際には、パ
ターンメモリ部に最小単位のイベントデータを保持して
おくだけでよく、パターンメモリ部の容量を有効に利用
できる効果がある(請求項13)。
ら任意の終点までの連続領域を繰り返し読み出して、周
期的なイベントデータを実チップに付与できるので、周
期的なイベントデータを実チップに付与する際には、パ
ターンメモリ部に最小単位のイベントデータを保持して
おくだけでよく、パターンメモリ部の容量を有効に利用
できる効果がある(請求項13)。
【0168】また、実チップ駆動制御部の機能により、
実チップシミュレーション部の動作中、論理シミュレー
ション専用ハードウエア部も並列に動作しながら、適当
な時点で実チップシミュレーション部によるシミュレー
ション結果が論理シミュレーション専用ハードウエア部
へ転送されるので、シミュレーション処理の高速化に寄
与することになる(請求項14)。
実チップシミュレーション部の動作中、論理シミュレー
ション専用ハードウエア部も並列に動作しながら、適当
な時点で実チップシミュレーション部によるシミュレー
ション結果が論理シミュレーション専用ハードウエア部
へ転送されるので、シミュレーション処理の高速化に寄
与することになる(請求項14)。
【0169】さらに、パターンメモリ部から任意のイベ
ントデータを読み出して実チップへ与えることができる
ほか、実チップからのイベントデータをパターンメモリ
部の任意の位置に書き込んで保持することもできるの
で、実チップシミュレーション部を単独で用いて実チッ
プのシミュレーションを行なうことが可能になる(請求
項15,16)。
ントデータを読み出して実チップへ与えることができる
ほか、実チップからのイベントデータをパターンメモリ
部の任意の位置に書き込んで保持することもできるの
で、実チップシミュレーション部を単独で用いて実チッ
プのシミュレーションを行なうことが可能になる(請求
項15,16)。
【図1】本発明の原理ブロック図である。
【図2】内部論理の明確な被シミュレーション回路の構
成例を示すブロック図である。
成例を示すブロック図である。
【図3】図2に示す被シミュレーション回路をシミュレ
ーションモデル化した結果を示すブロック図である。
ーションモデル化した結果を示すブロック図である。
【図4】内部論理が不明であるシミュレーション対象の
実チップの例を示すブロック図である。
実チップの例を示すブロック図である。
【図5】図4に示す実チップを本実施例によりシミュレ
ーションモデル化した結果を示すブロック図である。
ーションモデル化した結果を示すブロック図である。
【図6】本実施例のシミュレーション装置におけるシミ
ュレーション時刻と動作状態例を示すタイムチャートで
ある。
ュレーション時刻と動作状態例を示すタイムチャートで
ある。
【図7】本発明の一実施例としてのシミュレーション装
置の基本構成を示すブロック図である。
置の基本構成を示すブロック図である。
【図8】本発明の一実施例としてのシミュレーション装
置における実チップシミュレーション部の基本構成を示
すブロック図である。
置における実チップシミュレーション部の基本構成を示
すブロック図である。
【図9】本発明の一実施例としてのシミュレーション装
置の具体的な構成を示すブロック図である。
置の具体的な構成を示すブロック図である。
【図10】本実施例におけるプリミティブの例を示すブ
ロック図である。
ロック図である。
【図11】本実施例のプリミティブにより表現された被
シミュレーション回路(内部論理が明確なもの)の例を
示すブロック図である。
シミュレーション回路(内部論理が明確なもの)の例を
示すブロック図である。
【図12】内部論理が不明な実チップの例を示すブロッ
ク図である。
ク図である。
【図13】図12に示す実チップを本実施例のプリミテ
ィブにより表現した結果を示すブロック図である。
ィブにより表現した結果を示すブロック図である。
【図14】本実施例における実チップシミュレーション
部の具体的な構成を示すブロック図である
部の具体的な構成を示すブロック図である
【図15】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図16】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図17】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図18】本実施例の実チップシミュレーション部の動
作を説明するためのフローチャートである。
作を説明するためのフローチャートである。
【図19】本実施例の実チップシミュレーション部にお
けるパターンメモリ部の基本構成を詳細に示すブロック
図である。
けるパターンメモリ部の基本構成を詳細に示すブロック
図である。
【図20】本実施例の実チップシミュレーション部にお
けるパターンメモリ部の分割方式を説明するためのブロ
ック図である。
けるパターンメモリ部の分割方式を説明するためのブロ
ック図である。
【図21】本実施例の実チップシミュレーション部にお
ける実チップへのパルス入力方式の一例を示すブロック
図である。
ける実チップへのパルス入力方式の一例を示すブロック
図である。
【図22】本実施例の実チップシミュレーション部にお
けるピンエレクトロニクス部の基本構成を詳細に示すブ
ロック図である。
けるピンエレクトロニクス部の基本構成を詳細に示すブ
ロック図である。
【図23】本実施例の実チップシミュレーション部にお
ける実チップ駆動制御部の構成および機能の一例を説明
するためのブロック図である。
ける実チップ駆動制御部の構成および機能の一例を説明
するためのブロック図である。
【図24】本実施例の実チップシミュレーション部にお
ける実チップ駆動制御部の構成および機能の他例を説明
するためのブロック図である。
ける実チップ駆動制御部の構成および機能の他例を説明
するためのブロック図である。
【図25】本実施例のデータ形式変換部におけるシリア
ル/パラレル変換部の詳細構成を示すブロック図であ
る。
ル/パラレル変換部の詳細構成を示すブロック図であ
る。
【図26】本実施例のデータ形式変換部におけるパラレ
ル/シリアル変換部の詳細構成を示すブロック図であ
る。
ル/シリアル変換部の詳細構成を示すブロック図であ
る。
【図27】本実施例の実チップシミュレーション部を実
チップ単体専用のシミュレーション装置として用いた場
合の構成例を示すブロック図である。
チップ単体専用のシミュレーション装置として用いた場
合の構成例を示すブロック図である。
1 シミュレーション装置 2 実チップシミュレーション部 3 論理シミュレーション専用ハードウエア部 4 イベントトランスファネットワーク(高速専用ネッ
トワーク) 5 実チップ 10,11 被シミュレーション回路 10a,10b ANDゲート 10c ORゲート 10A〜10C,11A〜11E プリミティブ 20 シミュレーション装置 21 実チップシミュレーション部(RC) 22 論理シミュレーション専用ハードウエア部(ハー
ドウエアアクセラレータ) 23 プロセッサエレメント(PE) 24 イベントトランスファネットワーク(高速専用ネ
ットワーク,通信ネットワーク,ETネットワーク) 25 インタフェース(PEイベントインタフェース) 26 入力イベント用専用プロセッサ(IP) 27 出力イベント用専用プロセッサ(OP) 28 制御専用プロセッサ(CP) 31 データ形式変換部 31A シリアル/パラレル(S/P)変換部 31B パラレル/シリアル(P/S)変換部 32 パターンメモリ部(PM) 32A パターンメモリ本体 32B,32C レジスタ 33 ピンエレクトロニクス部 34 実チップ駆動制御部 35 実チップ部 36 実チップ 40 被シミュレーション回路 40A〜40F,41A〜41E プリミティブ 51〜53 レジスタ 54 ファンアウト展開部 55 EGM(Evaluation Gate Memory)部 56 比較部 57 セレクタ 60 アドレス制御部(制御部) 61,62 レジスタ群 63 制御用カウンタ 64 パターンメモリ制御部 65 アドレスカウンタ 66 メモリ制御信号線 67 同期制御信号線 68 マルチプレクサ 71 パルス発生器(信号生成部) 72 セレクタ 73 制御フラグ用レジスタ 74 ANDゲート 75,76 レジスタ(トライステートバッファ) 77 トランスファゲート 78 ANDゲート 79 ハイインピーダンス検出回路 80,81 レジスタ 82 実チップピン(結合機構) 83 レベル調整回路(保護機能部) 85,86,87A,88A,91,92,94 レジ
スタ 87 加算器 88 マルチプレクサ 89 アドレスカウンタ 90 FIFOバッファ 93 比較器 95 データ分岐部 96 マルチプレクサ 97 タイムホイール 98 アドレスカウンタ 101 デコーダ 102,103 レジスタ 104 ピン番号発生器 105,106 マルチプレクサ
トワーク) 5 実チップ 10,11 被シミュレーション回路 10a,10b ANDゲート 10c ORゲート 10A〜10C,11A〜11E プリミティブ 20 シミュレーション装置 21 実チップシミュレーション部(RC) 22 論理シミュレーション専用ハードウエア部(ハー
ドウエアアクセラレータ) 23 プロセッサエレメント(PE) 24 イベントトランスファネットワーク(高速専用ネ
ットワーク,通信ネットワーク,ETネットワーク) 25 インタフェース(PEイベントインタフェース) 26 入力イベント用専用プロセッサ(IP) 27 出力イベント用専用プロセッサ(OP) 28 制御専用プロセッサ(CP) 31 データ形式変換部 31A シリアル/パラレル(S/P)変換部 31B パラレル/シリアル(P/S)変換部 32 パターンメモリ部(PM) 32A パターンメモリ本体 32B,32C レジスタ 33 ピンエレクトロニクス部 34 実チップ駆動制御部 35 実チップ部 36 実チップ 40 被シミュレーション回路 40A〜40F,41A〜41E プリミティブ 51〜53 レジスタ 54 ファンアウト展開部 55 EGM(Evaluation Gate Memory)部 56 比較部 57 セレクタ 60 アドレス制御部(制御部) 61,62 レジスタ群 63 制御用カウンタ 64 パターンメモリ制御部 65 アドレスカウンタ 66 メモリ制御信号線 67 同期制御信号線 68 マルチプレクサ 71 パルス発生器(信号生成部) 72 セレクタ 73 制御フラグ用レジスタ 74 ANDゲート 75,76 レジスタ(トライステートバッファ) 77 トランスファゲート 78 ANDゲート 79 ハイインピーダンス検出回路 80,81 レジスタ 82 実チップピン(結合機構) 83 レベル調整回路(保護機能部) 85,86,87A,88A,91,92,94 レジ
スタ 87 加算器 88 マルチプレクサ 89 アドレスカウンタ 90 FIFOバッファ 93 比較器 95 データ分岐部 96 マルチプレクサ 97 タイムホイール 98 アドレスカウンタ 101 デコーダ 102,103 レジスタ 104 ピン番号発生器 105,106 マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斎藤 実 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐々木 敏英 神奈川県川崎市中原区上小田中1015番地 富士通オートメーション株式会社内 (72)発明者 塚本 尋志 神奈川県川崎市中原区上小田中1015番地 富士通オートメーション株式会社内 (56)参考文献 特開 平4−149782(JP,A) 特開 昭58−146947(JP,A) 特開 平5−28212(JP,A) 特開 昭61−72365(JP,A) 特開 昭60−164848(JP,A) 特開 平5−297068(JP,A) 特開 平5−61930(JP,A) 特開 平2−184934(JP,A) 特開 昭57−50132(JP,A) 特開 昭55−82972(JP,A) 特開 平4−563(JP,A) 実表 昭63−500001(JP,U) 小池誠彦、”CADマシン”、第1 版、オーム社、1989年12月、p.123〜 129 (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 664
Claims (16)
- 【請求項1】 内部論理が不明な部分を含む論理回路の
シミュレーションを行なうシミュレーション装置であっ
て、 前記内部論理が不明な部分を構成する実チップを搭載さ
れ、該実チップを駆動することにより前記内部論理が不
明な部分のシミュレーションを行なう実チップシミュレ
ーション部と、 前記論理回路のうち内部論理が記述された部分のシミュ
レーションを行なう論理シミュレーション専用ハードウ
エア部と、 該実チップシミュレーション部と該論理シミュレーショ
ン専用ハードウエア部とを結合し、該実チップシミュレ
ーション部と該論理シミュレーション専用ハードウエア
部との間におけるイベントデータの転送を行なうイベン
トトランスファネットワークとから構成され、 該実チップシミュレーション部に搭載される該実チップ
の入力ピンおよび出力ピンのそれぞれに対して、シミュ
レーション処理を行なう際の最小処理単位であるプリミ
ティブを一つずつ生成して該実チップをシミュレーショ
ンモデル化するとともに、該実チップシミュレーション
部に搭載される該実チップの双方向入出力ピンに対して
は、入力方向と出力方向とのそれぞれに1つの最小処理
単位としてのプリミティブを生成して該実チップをシミ
ュレーションモデル化することにより、該実チップを複
数のプリミティブの集合として表現し、 前記論理回路のシミュレーションモデルにおいて、該実
チップシミュレーション部でシミュレーションを行なう
部分と、該論理シミュレーション専用ハードウエア部で
シミュレーションを行なう部分とを結合することを特徴
とする、シミュレーション装置。 - 【請求項2】 該論理シミュレーション専用ハードウエ
ア部が、複数のプロセッサエレメントと、該イベントト
ランスファネットワークとしての通信ネットワークとか
ら構成され、 シミュレーション対象である前記論理回路のうち内部論
理が記述された部分が複数の部分回路に分割され、各部
分回路が前記の各プロセッサエレメントに割り当てら
れ、前記の各プロセッサエレメントが、割り当てられた
前記の各部分回路のシミュレーションを行なうととも
に、 該実チップシミュレーション部が、各プロセッサエレメ
ントと該通信ネットワークとの間のインタフェースと同
一構成のインタフェースを介して、該通信ネットワーク
に接続されていることを特徴とする、請求項1記載のシ
ミュレーション装置。 - 【請求項3】 該実チップシミュレーション部が、 該実チップを搭載される実チップ部と、 該プロセッサエレメントから該通信ネットワークを介し
転送されてきたイベントデータを該実チップ用のデータ
形式に変換する一方で、該実チップからのイベントデー
タを該プロセッサエレメント用のデータ形式に変換する
データ形式変換部と、 前記論理回路のシミュレーション開始後に該プロセッサ
エレメントから該通信ネットワークを介し転送されてき
たイベントデータを、入力イベントの履歴データとして
時系列的に保持するパターンメモリ部と、 該実チップのシミュレーションを行なう際に、該パター
ンメモリ部からの前記入力イベントの履歴データを該実
チップに順次与えて該実チップにおける内部論理を再現
させる一方で、該実チップからのイベントデータを出力
イベントとしてサンプリングするピンエレクトロニクス
部とを有して構成されていることを特徴とする、請求項
2記載のシミュレーション装置。 - 【請求項4】 該データ形式変換部が、該実チップ用の
データ形式であるパラレルデータと該プロセッサエレメ
ント用のデータ形式であるシリアルデータとの間の相互
変換を行なうものであることを特徴とする、請求項3記
載のシミュレーション装置。 - 【請求項5】 該論理シミュレーション専用ハードウエ
ア部において、シミュレーションモデルのプリミティブ
間の接続関係が、前記の各プロセッサエレメントに予め
付与されたエレメント番号と、前記の各プロセッサエレ
メント内で処理される各プリミティブに予め付与された
プリミティブ番号とに基づいて決定される一方、 該実チップシミュレーション部に対しても前記の各プロ
セッサエレメントのエレメント番号と同等のエレメント
番号が予め付与されるとともに、該実チップの前記ピン
毎に生成されたプリミティブに対してもプリミティブ番
号が予め割り当てられ、 該実チップシミュレーション部における該実チップの前
記ピン毎に生成されたプリミティブと該論理シミュレー
ション専用ハードウエア部におけるプリミティブとの接
続関係が、前記エレメント番号および前記プリミティブ
番号に基づいて決定されることを特徴とする、請求項1
記載のシミュレーション装置。 - 【請求項6】 該実チップシミュレーション部における
該実チップの入力ピンのうち予め指定された任意のトリ
ガピンに対して、該論理シミュレーション専用ハードウ
エア部からイベントデータが与えられた時には、該実チ
ップシミュレーション部が、該論理シミュレーション専
用ハードウエア部と並列にシミュレーションを行なうこ
とを特徴とする、請求項1または請求項5に記載のシミ
ュレーション装置。 - 【請求項7】 該論理シミュレーション専用ハードウエ
ア部から該実チップシミュレーション部における該実チ
ップの前記任意のトリガピンに対してイベントデータが
与えられた後、該実チップのシミュレーション結果であ
る該実チップの出力イベントを該実チップシミュレーシ
ョン部から該論理シミュレーション専用ハードウエア部
へ転送するまでの時間を、ディレイ値として予め設定し
ておき、 該論理シミュレーション専用ハードウエア部は、イベン
トデータ付与後、前記ディレイ値として設定された期間
の間、該実チップシミュレーション部の処理とは独立し
てシミュレーション処理を行なう一方、 該実チップシミュレーション部は、該実チップの出力イ
ベントが確定されるまでの間、該論理シミュレーション
専用ハードウエア部の処理とは独立してシミュレーショ
ン処理を行ない、 前記ディレイ値として設定された時間が経過した時点
で、もしくは、当該時点で該実チップの出力イベントが
確定されていなければ当該出力イベントが確定された時
点で、該実チップの出力イベントが、イベントデータと
して、該実チップシミュレーション部から該イベントト
ランスファネットワークを介し該論理シミュレーション
専用ハードウエア部に転送されることを特徴とする、請
求項6記載のシミュレーション装置。 - 【請求項8】 該実チップ部が、 該実チップとしてのハードウエア装置と該ピンエレクト
ロニクス部とを結合するための結合機構と、 該ハードウエア装置を含む該実チップ部全体を、該実チ
ップシミュレーション部に対して活性挿抜可能に接続し
うる保護機能部とを有していることを特徴とする、請求
項3記載のシミュレーション装置。 - 【請求項9】 入力イベントの履歴を与えることなく内
部論理を再現できるものを該実チップとして該実チップ
部に搭載し、該実チップシミュレーション部により当該
実チップのシミュレーションを行なう場合、該プロセッ
サエレメントからのイベントデータを、該ピンエレクト
ロニクス部により直接に当該実チップに与えることを特
徴とする、請求項3記載のシミュレーション装置。 - 【請求項10】 該ピンエレクトロニクス部に、 該パターンメモリ部からの入力イベントの履歴データの
読出速度とは独立したタイミングで、該パターンメモリ
部内のデータと同一のデータを生成し、該データを入力
イベントとして該実チップへ出力する信号生成部がそな
えられていることを特徴とする、請求項3記載のシミュ
レーション装置。 - 【請求項11】 該ピンエレクトロニクス部に、 該パターンメモリ部内の入力イベントの履歴データとは
別の任意の位相,周期,パルス幅をもつパルス信号を生
成し、該パルス信号を入力イベントとして該実チップへ
出力する信号生成部がそなえられていることを特徴とす
る、請求項3記載のシミュレーション装置。 - 【請求項12】 該パターンメモリ部が、該実チップの
各ピンに対応する履歴データを保持する部分を各ピンに
応じた初期値により初期化されるとともに、履歴方向お
よびピン方向で任意に分割され、 分割された該パターンメモリ部の各部分が、個々に独立
して該パターンメモリ部として動作することを特徴とす
る、請求項3記載のシミュレーション装置。 - 【請求項13】 該パターンメモリ部内の入力イベント
の履歴データを時系列順に読み出す制御機能と、該パタ
ーンメモリ部内の入力イベントの履歴データのうち任意
の始点から任意の終点までの連続領域を繰り返し読み出
す制御機能とを有する制御部が、該パターンメモリ部に
付設されていることを特徴とする、請求項3記載のシミ
ュレーション装置。 - 【請求項14】 該実チップシミュレーション部に、 該論理シミュレーション専用ハードウエア部から入力イ
ベントを受信した後、ディレイ値として予め設定された
時間が経過した時点で、該実チップの出力イベントを、
シミュレーション結果として、該実チップシミュレーシ
ョン部から該イベントトランスファネットワークを介し
該論理シミュレーション専用ハードウエア部に転送制御
する実チップ駆動制御部がそなえられていることを特徴
とする、請求項3記載のシミュレーション装置。 - 【請求項15】 該実チップシミュレーション部への入
力イベントまたは該実チップからの出力イベントのうち
予め指示された特定のものについて、該パターンメモリ
部からのデータの読出位置または該パターンメモリ部へ
のデータの書込位置を任意の位置に変更しうる制御部
が、該パターンメモリ部に付設されていることを特徴と
する、請求項3記載のシミュレーション装置。 - 【請求項16】 該実チップシミュレーション部が、 該論理シミュレーション専用ハードウエア部と連携する
ことなく単独で、内部論理が不明である実チップ単体を
動作させ、当該実チップ単体のシミュレーション結果を
該パターンメモリ部内に格納することを特徴とする、請
求項15記載のシミュレーション装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06091095A JP3242277B2 (ja) | 1995-03-20 | 1995-03-20 | シミュレーション装置 |
US08/539,775 US5838593A (en) | 1995-03-20 | 1995-10-05 | Simulation apparatus |
GB9522285A GB2299185B (en) | 1995-03-20 | 1995-10-31 | Simulation apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06091095A JP3242277B2 (ja) | 1995-03-20 | 1995-03-20 | シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08263526A JPH08263526A (ja) | 1996-10-11 |
JP3242277B2 true JP3242277B2 (ja) | 2001-12-25 |
Family
ID=13156012
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06091095A Expired - Fee Related JP3242277B2 (ja) | 1995-03-20 | 1995-03-20 | シミュレーション装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5838593A (ja) |
JP (1) | JP3242277B2 (ja) |
GB (1) | GB2299185B (ja) |
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US20060041860A1 (en) * | 2004-08-17 | 2006-02-23 | National Instruments Corporation | Interrupts in a graphical programming system |
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Family Cites Families (13)
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