FR2570527A1 - Dispositif pour la modelisation d'un composant electrique materiel selon une simulation logique electrique - Google Patents

Abstract

CE DISPOSITIF SERVANT A MODELISER UN COMPOSANT 87 DANS UNE SIMULATION LOGIQUE ELECTRIQUE COMPORTE DES MOYENS DE RACCORDEMENT DE CHAQUE COMPOSANT A UN ORDINATEUR DE SIMULATION LOGIQUE, PLUSIEURS CANAUX ACCOUPLES A L'ORDINATEUR ET AU COMPOSANT POUR PRESENTER DES VECTEURS DE DONNEES AUDIT COMPOSANT ET INCLUANT DES MOYENS DE COMMANDE 84 STIMULANT LE COMPOSANT ET DES MOYENS DE DETECTION 85 DETERMINANT LE SIGNAL DE SORTIE DUDIT COMPOSANT, DES MOYENS DE MEMOIRE SERVANT A MEMORISER LES VECTEURS ET DES MOYENS DE BOUCLAGE ACCOUPLES AUXDITS CANAUX POUR TRANSMETTRE DE FACON CYCLIQUE ET CONTINUE LES VECTEURS AUDIT COMPOSANT. APPLICATION NOTAMMENT A LA SIMULATION D'UN CIRCUIT INTEGRE OU D'UN SYSTEME NUMERIQUE PERMETTANT D'INCORPORER UN COMPOSANT MATERIEL DANS LA SIMULATION.

Description

1. Domaine de l'invention

L'invention concerne le domaine de la conception assis-

tée par ordinateur et plus particulièrement la mise en oeuvre

d'un composant matériel dans un algorithme de simulation.

2. Art antérieur

Dans la conception de circuits électriques, il est né-

cesaire de tester le circuit avant sa fabrication. Par le pas-

sé, on réalisait une conception du circuit sous la forme d'une "maquette électrique", mais un tel procédé est peu économique et est impossible a mettre en oeuvre pour les circuits actuels,

qui contiennent des centaines de milliers de composants. Un pro-

cédé de l'art antérieur pour réaliser la simulation d'un tel circuit consiste en une conception assistée par un ordinateur, utilisant un algorithme de simulation. Selon un tel système, les éléments individuels d'un circuit sont simulés au moyen d'un

logiciel et sont soumis à l'analyse d'une table de vérité.

On dispose actuellement de nombreux ordinateurs et de nombreux systèmes pour réaliser une simulation logique. A titre d'illustration de tels ordinateurs et systèmes disponibles, on

peut citer l'ordinateur utilisé pour mettre en oeuvre un algo-

rithme de simulation déclenché par l'évènement, comme cela est imaginé dans la demande de brevet US no 594 533, cèdëe au

déposant de la présente demande. Dans ce système, trois proces-

seurs constituant respectivement une unité d'évaluation, une

unité d'état et une unité formant file d'attente sont interco-

nectés et exécutent l'algorithme de manière à réaliser l'analy-

se logique relative à la conception d'un circuit. Souvent on conçoit des circuits qui utilisent des composants standards déjà existants, en tant que partie du circuit. Dans un tel cas il est inutile de tester la logique interne du composant, mais il

est souhaitable de tester son signal de sortie en tant que par-

tie du circuit conçu. Il serait possible de simuler ce composant grâce à un logiciel, mais les fabricants n'ont pas tous rendu

publics les circuits internes de composants qu'ils fabriquent.

Dans ce cas il est souhaitable de disposerd'unprocédé selon lequel on inclut le composant matériel lui-même en tant que par-r

tie de la simulation du circuit.

L'art antérieur inclut des exemples de modélisation ma-

térielle d'un composant dans un système d'essai. Les documents indiqués ci-après illustrent de tels cas. Dans "Microprocessor Testing - Method or Madness" de Douglas H. Smith imprimé dans Digest of Papers, 1976 Symposium on Semiconductor Memory Testing, on indique qu'un dispositif matériel peut être utilisé lors d'un essai à la place d'un algorithme de logiciel. Un second article

"Testing Microprocessor Chips: A Large Scale Challenge", Elec-

tronic Packaging and Production, Avril 1975, pp. 35-42, ensei-

gne l'utilisation de dispositifs matériels pour produire leur

propre comportement selon une séquence "d'émulation". Cet arti-

cle indique que des états de sortie sont détectés en tant que

résultats de données d'entrée pendant de telles émulations.

L'auteur recommande l'essai d'un dispositif matériel en tant

qu'élément de son système global prévu. En outre l'édition d'A-

vril 1981 du manuel de référence pour un Sentry MASTR Modular

Monitor (M3), publication 1.1, enseigne aux programmeurs d'uti-

liser une fonction du moniteur pour construire des programmes qui établissent progressivement un modèle de test par application de signaux d'essai à un composant et d'incorporer la réponse

de cet élément pour déterminer des signaux d'essai ultérieurs.

Les inconvénients des systèmes antérieurs résident en une inaptitude à incorporer des composants que l'on doit faire fonctionner rapidement pour qu'ils aient un fonctionnement cor

rect, ou des composants que l'on ne peut pas initialiser.La pré-

sente invention apporte des solutions à ces problèmes.

Selon un premier aspect de laprésente invention, il est prévu un dispositif servant à modaliser un composant électrique matériel dans une simulation logique électrique, caractérisé en ce qu'il comporte - des moyens de raccordement permettant de réaliser l'accouplement électrique dudit composant à un ordinateur de simulation logique,

:;0527

- une pluralité de canaux accouplés audit ordinateur et auxdits composants afin de présenter audit composant, des

vecteurs de données qui incluent une information servant à oi-

muler ledit composant, lesdits canaux incluant des moyens de commande servant à stimuler ledit composant et des moyens de détection servant à déterminer le signal de sortie obtenu dudit composant,

- des moyens de mémoire servant à mémoriser lesdits vec-

teurs de données accouplés auxdits canaux et auxdits moyens de raccordement, - des moyens de bouclage accouplés auxdits canaux afin de transmettre de façon dynamique et continue lesdits vecteurs à travers ledit ccurcsant, ce qui a pour effet que lesdits composants peuvent être utilisés en tant que partie d'une simulation logique sans la nécessité

d'une modéiation par un logiciel.

Selon un second aspect de la présente invention, il est

prévu un dispositif servant à réaliser la modélisation d'un com-

posant électrique matériel en tant que partie d'une simulation logique électrique, caractérisé en ce qu'il comporte:

--un ordinateur de simulation logique accouplé à un pre-

mier bus pour la mise en, oeuvre d'un algorithme commandé par 1 ' événement, - des premiers moyens accouplés audit premier bus pour modéliser ledit composant lorsque ledit état du composant ne s'altère pas dans le temps, ces premiers moyens recevant des vecteurs d'entrée en provenance dudit ordinateur afin de les présenter audit composant,

- des seconds moyens servant à modéliser ledit compo-

sant lorsqu'il faut faire fonctionner ce dernier à unrégime

minimal afin qu'il fonctionne correctement et que ledit compo-

sant ne peut pas être initialisé, ces seconds moyens incluant des moyens de mémoire servant à recevoir et mémoriser lesdits vecteurs d'entrée en provenance dudit ordinateur et à présenter lesdits vecteurs audit composant selon une suite continue,

- lesdits premiers et seconds moyens incluant une plu-

ralité de canauy ui comprennent des moyens de détection et des moyens de commande, ces moyens de commande incluant une pluralité d'étages d'attaque pouvant prendre trois états, ce qui a pour effet que ledit composant peut être utilisé dans une

simulation logique sans modélisation à l'aide d'un logiciel.

Selon un autre aspect de la présente invention, il est prévu un dispositif pour réaliser la modélisation d'un composant électrique matériel en tant que partie d'une simulation logique électrique, caractérisé en ce qu'il comporte:

- un ordinateur de simulation logique qui inclut un es-

- pace d'adresses et qui délivre des vecteurs de données devant être utilisés pour stimuler ledit composant, et qui est accouplé à un premier bus,

- des premiers et seconds moyens accouplés audit pre-

mier bus et audit composant et qui reçoivent lesdits vecteurs en provenance dudit ordinateur et présentent lesdits vecteurs audit composant,

- lesdits premiers et seconds moyens incluant une plu-

ralité de canaux comprenant des moyens de commande et des moyens de détection,

- lesdits seconds moyens incluant lesdits moyens de mé-

moire servant à mémoriser une pluralité desdits vecteurs et des moyens de bouclage servant à transmettre de façon cyclique et continue lesdits vecteurs a travers ledit composant, ce qui a

pour effet que ledit composant peut être utilisé dans une simu-

lation logique sans modélisation a l'aide d'un logiciel.

D'autres caractéristiques et avantages de la présente

invention ressortiront de la description donnée ci-après prise

en référence aux dessins annexés, sur lesquels:

- la figure 1 représente un schéma-bloc montrant l'ar-

chitecture d'ensemble de la présente invention et un schéma-

bloc d'un simulateur logique de l'art antérieur utilisé en liai-

son avec la présente invention;

- la figure 2 illustre le procédé de production de.vec-

teurs, - la figure 3 représente une table qui indique l'état d'uncomposantpour différentes valeurs d'entrée et de sortie; - la figure 4 est un schéma électrique d'une partie de canaux d'une carte dynamique;

- la figure 5 est un schéma électrique montrant les dé-

tecteurs d'une partie des canaux de la carte dynamique; - la figure 6 est un organigramme utilisé pour décrire le fonctionnement selon le mode en boucle

- la figure 7 est un organigramme illustrant le fonc-

tionnement de la carte dynamique; - la figure 8 est un schéma-bloc illustrant la carte statique - la figure 9, formée des figures partielles 9a et 9b, est un schéma-bloc illustrant la carte dynamique; et - la figure 10 est un schéma électrique illustrant un

canal individuel.

Ci-après on va donner une description détaillée de lin-

vent ion.

On va décrireun ordinateur de simulation logique com-

portant a titre de perfectionnement un dispositif de modélisa-

tion matérielle pour la simulation de circuits contenant des

composantsmatériels. Dans la description donnée ci-après, on in-

dique de nombreux détails spécifiques tels qu'un nombre spéci-

fique de lignes, etc, afin de permettre une compréhension com-

plète de la présente invention. Cependant il apparaîtra à l'é-

vidence au spécialiste de la technique que la présente inven-

tion peut être mise en oeuvre sans ces détails spécifiques. Dans d'autres cas, on n'a pas représenté des circuits des structures

bien connus d'une manière détaillée afin de ne pas affecter inu-

tilement la compréhension de la présente invention.

Simulateur logique de l'art antérieur Afin de comprendre la présente invention, il est utile

de décrire tout d'abord un simulateur logique de l'art antérieur.

La présente invention est utilisée en liaison avec un simula-

s 705o27

teur semblable à ce simulateur de l'art antérieur.

Le simulateur de l'art antérieur est celui qui est re-

présenté au-dessus de la ligne 15 sur la figure 1 et qui fait l'objet de la demande de brevet US n 594 533. Trois processeurs presque identiques, à savoir l'unité à file d'attente 11, l'u- nité d'état 12 et l'unité d'évaluation 13 sont interconnectés

par l'intermédiaire de bus unidirectionnels, comme cela est re-

présenté. Toutes les unités sont raccordées par l'intermédiaire d'un bus 14 (dans la forme de réalisation préférée on utilise un bus multiple connu sous la désignation Intel Multi-bus) et sont commandés par un ordinateur maître 17 par l'intermédiaire

d'une interface esclave 16. L'unité à file d'attente 11 mémo-

rise les événements qui commandent l'algorithme utilisé dans ce simulateur logique, ainsi que les temps de retard pour les portes simulées et analogues. L'unité d'état 12, à laquelle est

associée sa mémoire, contient l'état présent à un instant par-

ticulier pour chacun des composantssimulés. L'unité d'évaluation

13, à laquelle est associée sa mémoire 19, mémorise les carac-

téristiques de comportement des composants présents dans les systèmes qui sont simulés, comme par exemple la table de vérité pour les portes individuelles. L'unité à file d'attente

11, l'unité d'état 12 et l'unité d'évaluation 13 fonctionnent si-

multanément en utilisant un algorithme de simulation appliqué

à un circuit modélisé au moyen d'un logiciel.

Vue d'ensemble de l'appareil conforme à la présente invention En se référant à nouveau à la figure 1, la partie du

dessin située au-dessous de la ligne 15 représente un schéma-

bloc de la présente invention. Le dispositif de modélisation matérielle 20 se compose d'une carte statique 33 et d'une carte dynamique 24. Le composant25, qui est simulé, est raccordé à une carte-fille 21 qui à scn tour est raccordéeau dispositif 20 et sur laquelle agit la. carte statique 23 ou la carte dynamique 24, comme cela est requis. Le dispositif 20 est raccordé au

moyen d'un bus bidirectionnel 22 au bus de mémoire 29 de l'uni-

té d'évaluation 13. La carte statique 23 est utilisée lorsque l'état du composant 25 ne s'altère pas dans le temps. Lorsque lon doit faire fonctionner le composant 25 à une vitesse élevée, de manière qu'il soit efficace, on utilise la carte dynamique 24.

Description des vecteurs d'entrée

Les vecteurs d'entrée sont les stimuli qui sont repré-

sentés au composant qui est modélisé. Les vecteurs contiennent une formation qui commande le composant d'une certaine manière, et une suite de vecteurs d'entrée est présentée à chaque borne

d'un composant. Cette suite de vecteurs définit le cycle de simulation.

Qu'il s'agisse d'un fonctionnement dans le mode dyna-

mique ou dans le mode statique, la fonction des vecteurs d'en-

trée reste identique. Chaque vecteur d'entrée est produit comme cela est illustré sur la figure 2. Chaque marque sur la ligne

28 de changement de vecteur représente un nouveau vecteur. Cha-

que changement de la cadence d'horloge 26 provoque la demande d'un nouveau vecteur. Comme cela est représenté par les marques situées au- desosus de la ligne 28, les vecteurs produits par

l'horloge sont périodiques. Toutes les fois que la donnée va-

rie, comme cela est représenté sur la ligne des données 27, un o nouveau vecteur est produit. Les vecteurs de données, qui sont représentés par les marques situées à la partie inférieure de la ligne 28, ne sont pas périodiques et peuvent être produits

en même temps que les impulsions d'horloge ou entre ces dernié-

res. Sur la base de ce procédé, la vitesse de production des vecteurs n'est jamais inférieure à la cadence la plus lente des impulsions d'horloge et ests souvent plus rapide. Une fois qu'il est produit, le vecteur est présenté au composant devant être

modélisé et la réponse de ce composant au vecteur est enregis-

trée.

Description des canaux

La carte dynamique et la carte statique sont consti-

tuées par un certain nombre de canaux. Les canaux délivrent une information au composant et il existe un canal pour chaque borne

active du point de vue logique. Un canal individuel est repré-

senté sur la figure 10.

Sur la figure 10, la lettre "a" a été ajoutée aux réfé-

rences des figures 4 et 5 afin de désigner des éléments identi-

ques. Chaque canal requiert deux bits 45a et 46a, le bit 46a contenant la valeur (basse ou élevée) avec laquelle l'élément doit être commandé, le bit 45a détermine si la broche doit être

du type trois-états ou non. Après avoir traversé l'étage d'at-

taque 43a commandable dans le mode trois états, l'information

traverse une résistance 42a. Cette résistance assume deux fonc-

tionis. Tout d'abord elle permet de détecter une commande con-

flictuelle dans le cas o le composatcommande et est commandé simultanément. En second lieu elle empêche un endommagement de l'étage d'attaque etducomposant lorsqu'ils réalisent tous les

deux une commande. L'information est alors présentée à la bro-

che sur la ligne 41a, à laquelle la tension de référence tug 49a est appliquée. Cette connexion est cruciale pour détecter le mode trois-états. Une tension située entre le seuil à basse

tension et le seuil à tensionélevée est obtenue lorsque l'élé-

ment ne réalise aucune commande et que l'étage d'attaque est

commandé dans le mode trois-états.

Topographie des entrées/sorties Chaque broche comporte deux positions binaires 0 et L,

dans la gamme de détection de sortie. Le bit L est 1 si la ten-

sion détectée est supérieure au seuil de détection faible. Le bit 0 est 1 si la tension détectée est supérieure au seuil de détection élevé. Une topographie 30 des canaux est représentée sur la figure 3. Comme cela est représenté, si le bit 0 et le bit L se situent à une valeur faible comme dans la ligne 31 ou à une valeur élevée comme dans la ligne 33, un signal valable de la valeur indiquée de la broche est appliqué à ce canal. Si les valeurs de sortie ne concordent pas comme sur la ligne 32 et si le canal d'entrée pour cette broche est commandé dans le mode trois-états comme dans les colonnes 35 et 36, cette borne se situe dans le mode troisétats. La situation représentée sur la ligne 34 est une impossibilité étant donné que la broche ne

pourrait pas fournir une tension supérieure à la tension de dé-

tection maximale tout en étant à une tension inférieure à la

tension de détection la plus faible. Une telle situation indi-

que un défaut de fonctionnement, probablement dans le détecteur.

Si l'entrée dans un canal est commandée et que les deux sorties ne sont pas concordantes, alors l'élément est en désaccord avec

la commande d'entrée. Cette configuration 30 de canaux est iden-

tique pour la carte dynamique et pour la carte statique.

Description de la carte statique

Comme cela est représenté sur la figure 8, la carte sta-

tique communique avec le bus de transmission de données 22 par l'intermédiaire de l'unité 61 de conversion du bus du panneau

arrière et l'interface 82 de liaison au bus. L 'unité de conver-

sion du bus du panneau arrière permet d'utiliser plus d'une car-

te statique dans une stimulation ainsi que l'emploi de cartes

dynamiques, une information concernant les cartes supplémen-

taires parcourant le bus 89 du panneau arrière. L'interface de liaison du bus est accouplée à un appareil 83 de commande d'état par l'intermédiaire d'une ligne 131 de transmission de signaux multiples et est accouplé par l'intermédiaire d'une ligne 80 de transmission de signaux multiple à l'unité 84 de commande

des canaux et & l'unité de détection 85. L'appareil 83 de com-

mande d'état commande les cycles de lecture et d'enregistrement pour la carte et est raccordé par l'intermédiaire d'une ligne

132 de transmission de signaux multiple à l'unité 84 de com-

mande des canaux et à l'unité de détection 85,. L'unité 84 de

commande des canaux mémorise, puis présente le niveau de com-

mande pour chaque canal sur la carte statique (une forme de réa-

lisation de la carte statique contient 156 canaux). L'unité de

commande des canaux présente les niveaux de commande à la carte-

fille 87 raccordée aux composants par l'intermédiaire du bus de transmission de signaux multiple 88. L'unité de commande des

canaux est représentée de façon détaillée sur la figure 4. L'u-

nité de détection (représentée de façon détaillée sur la figure

5) reçoit le signal de sortie de l'élément situé dans la carte-

fille 87 par l'intermédiaire de la ligne 88 de transmission de signaux multiple et envoie l'information par l'intermédiaire

de la ligne 80 à l'interface de liaison du bus et éventuelle-

ment à l'unité d'évaluation. Le bloc de référence 86 est accou-

plé à l'unité 84 de commande des canaux et à l'unité de détec-

tion 85 par l'intermédiaire dela ligne 133 et délivre les ten-

sions de détection élevée et basse ainsi que l'alimentation en

énergie et la tension de référence tug.

Fonctionnement de la carte dynamique Il existe une classe de composants, qui ne fonctionnet pas efficacement sauf si on les fait fonctionner à une vitesse

minimum. En outre il s'agit de composants présentant comme incon-

vénient le fait de ne pas pouvoir être initialisés, ce qui rend leur signal de sortie non répétitif. La carte statique seule est insuffisante comme système pour modéliser ces composants

en tant que partie d'une simulation logique. Les caractéristi-

ques conceptuelles de la carte dynamique permettent d'autre part

d'utiliser ces composants dans des cycles de simulation.

Pour les éléments qui doivent fonctionner à un régime

de vitesse élevée, mais dont les états peuvent être initiali-

sés, la carte dynamique fonctionne de la manière illustrée sur

la figure 7. Comme dans le cas de la carte statique, des vec-

teurs d'entrée sont extraits un par un de l'unité d'évaluation,

comme cela est représenté lors du pas 74.

Le premier vecteur est lu, puis est mémorisé par la car-

te dynamique, comme représenté lors du pas 75. Lors du pas 76, tous les vecteurs mémorisés sont présentés aux composants. Mais à cet instant, seul le premier vecteur a été mémorisé par la carte dynamique. Une fois que le premier vecteur a été présenté au composant, le signal de sortie du composant est détecté lors du pas 77. Pendant le pas 78, la carte dynamique contrôle son registre de commande pour voir si c'est le vecteur final qui doit être présenté au composant. Dans ce cas la réponse est non et la carte revient au pas 74, en extrayant le second vecteur hors de l'unité d'évaluation. Après avoir envoyé ce vecteur à la mémoire, la carte dynamique présente, lors du pas 76, non

seulement le second vecteur, mais le premier et le second vec-

teur au composant. Le signal de sortie du composant, qui est délivré après que l secondvecteurait été présenté, est détecté lors du pas 77. Ce processus se répète pour tous les vecteurs

1 à n. Lorsque le n-ème vecteur est extrait de l'unité d'éva-

luation et ajouté aux vecteurs lus antérieurement, la carte dy-

namique présente tous les vecteurs 1 à n aucomposant, détecte le signal de sortie de ce composant après le n-ème vecteur

lors du pas 77 et étant donné que son registre de commande indi-

que alors que le n-ème vecteur est le vecteur final, arrête la simulation, lors du pas 79. De cette manière on peut utiliser dans une simulation logique, des composants dont les états se dégradent dans le temps. Par suite de la lecture de tous les

vecteurs depuis le premier vecteur jusqu'au vecteur qui est pré-

senté au composant à cet instant particulier, l'état du compo-

sant ne s'altère pas entre des vecteurs.

- La carte dynamique comporte une mémoire RAM v x 2 xn pour les vecteurs d'entrée, n étant le nombre de bornes actives du point de vue logique et qui peuvent être commandées par la

carte, et v étant le nombre des vecteurs véhiculés par la carte.

L'ensemble de la suite de vecteurs est reproduit dans l'espace

d'adresses de l'unité d'évaluation et peut être lu ou enregis-

tré dans un ordre quelconque. Tout comme la carte statique, la carte dynamique comporte un canal pour chaque borne active du

point de vue logique.

Un emplacement de mot à 24 bits sur la carte dynamique, que l'on connaît sous la désignation de registre de commande,

est utilisé en tant qu'emplacement de mémoire morte, qui éta-

blit une sélection parmi plusieurs modes différents de fonction-

nement disponibles pour une carte dynamique, comme par exemple

le fonctionnement avec collecte, l'échantillonnage par l'uti-

lisateur et le mode en boucle.

Chaque fois que le mode de fonctionnement à collecte

est appelé, des vecteurs sont présentés en commençant par l'a-

dresse actuelle de départ et en se terminant au niveau du vec-

teur repéré comme étant le vecteur final pour cette lecture par-

ticulière. Etant donné que le mode de fonctionnement à collecte est détecté au niveau d'un emplacement standard pour toutes les cartes dynamiques, on peut synchroniser plusieurs cartes pour

commander des dispositifs requérant un plus grand nombre de res-

sources de canaux que cellesprésentessur une carte. Le mode de

fonctionnement à collecte est incompatible avec le mode en bou-

cle, que l'on va décrire ci-après de façon plus détaillée.

Lorsque le bit d'échantillonnage par l'utilisateur du registre de commande est actif, la lecture des vecteurs et la détection du signal de sortie s'effectuent sous la commande de l'utilisateur. Pendant la lecture des vecteurs, chaque nouveau vecteur ne sera pas envoyé au composant avant la réception d'un signal extérieur d'état prêt. De façon similaire, le signal de sortie ne sera pas détecté sauf si un signal d'état prêt est reçu. Ce mode est utilisé lors de la liaison par interface avec des dispositifs matériels extérieurs présentant de longs temps

de réponse.

Lorsque le mode en boucle est déclenché, la mémoire RAM des vecteurs d'entrée fonctionne de façon cyclique en continu

en commençant à un point défini par un bit de fin de boucle in-

térieure. Des vecteurs de simulation commencent à la fin de la boucle intérieure et continuent jusqu'au dernier vecteur. Le - signal de sortie est détecté et l'élément est ramené à nouveau à la boucle intérieure. Ce mode est utile pour préserver l'état

de dispositif qui ne peut pas être initialisé.

Description du mode en boucle

On va expliquer de façon plus détaillée le mode en bou-

cle en se référant à la figure 6. Le mode en boucle consiste en une boucle intérieure 61 et en une boucle extérieure 63. La boucle intérieure 61 est un ensemble de vecteurs enregistrés

* avant la simulation des vecteurs qui sont lus. La boucle inté-

rieure 61 est créée par l'utilisateur pourle compoeat particulier qui est modélisé.Lecoeposant est commandé de façon cyclique en

continu à l'intérieur de la boucle 61 jusqu'à ce que les vec-

teurs de simulation soient présentés. La boucle intérieure 61 est telle que l'état du composant, au démarrage du cycle de simulation, est toujours le même. Lorsque le signal servant à réaliser la circulation des vecteurs de simulation est délivré, le composant sort à l'extrémité de la boucle intérieure et tous

les vecteurs situés dans la boucle extérieure 63 sont alors pré-

sentés au composant. La boucle extérieure se compose de vecteurs de simulation 64 et de vecteurs de remplissage 66. Trois bits 0, I et S, qui commandent le fonctionnement du mode en boucle,

sont contenus dans les mots à 24 bits qui commandent les der-

niers canaux de la carte dynamique. Le bit I définit le vecteur qui représente le bit d'extrémité de la boucle intérieure. Lors

du mode en boucle, les vecteurs sont présentés de façon conti-

nue au composant, en commençant à l'emplacement de départ et

en se terminant avec la position du bit d'extrémité de la bou-

cle intérieure. Le bit 0 définit le bit d'extrémité de la bou-

cle extérieure. Après lecture du vecteur contenant le bit d'ex-

trémité de la boucle extérieure, la carte revient à la boucle intérieure. Le bit S est le bit d'échantillonnage et le signal

de sortie du composant qui est modéliséest détecté après le vec-

teur dans lequel le bit S est égal à un. Les vecteurs jusqu'à

et y compris le vecteur contenant le bit I ne varient pas pen-

dant le mode en boucle, mais le bit S sera déplacé vers un vec-

teur supérieur après chaque cycle de simulation. Afin que le mode enboucle soit efficace, il faut que la boucle extérieure

63 ramène chaque fois le composant dans l'état 62 d'initialisa-

tion de la boucle intérieure. Etant donné que l'état du compo-

sant pour le vecteur n, qui est le vecteur final de la simula-

tion, ne peut pas être identique à cet état, on utilise un rem-

plissage 66, à savoir une série de vecteurs ne faisant pas par-

tie du cycle de simulation, pour ramener le composant dans l'é-

tat correct. Le remplissage 66 est déterminé par l'utilisateur

avant le cycle de simulation.

En général on peut avoir besoin de plusieurs séquences

257052?

distinctes de remplissage 66. L'unité d'évaluation choisit la

séquence de remplissage qui est nécessaire pour régénérer l'é-

tat initial, sur la base d'une information provenant de la simu-

lation. Le remplissage requis est enregistré immédiatement après le vecteur comportant le bit S, avant que la carte dynamique

ait reçu l'instruction de quitter la boucle intérieure.

Description de la carte dynamique

Les figures 9a et 9b illustrent un schéma-bloc de la

carte dynamique. Les informations d'adresses et de données pé-

nètrent dans la carte dynamique par l'intermédiaire du bus du panneau arrière, qui est représenté comme étant séparé du bus

de transmission d'adresses 103 et du bus de transmission de don-

nées 104. L'interface 91 de liaison du bus contient également

des dispositifs de verrouillage d'adresses. Les vecteurs d'en-

trée circulent dans le bus de transmission de données 106 pour

aboutir à la mémoire RAM 94 des vecteursde la figure 9b. Lors-

que chaque nouveau vecteur est reçu par la carte dynamique, il est ajouté aux vecteurs déjà mémorisés dans la mémoire RAM 94

des vecteurs La mémoire RAM 94 des vecteurs mémorise des vec-

teurs reçus en provenance de l'unité d'évaluation et peut être

sollicitée par une adresse. Lorsqu'une commande de fonctionne-

ment est reçue, tous les vecteurs mémorisés dans la mémoire RAM sont présentés au dispositif 95 de commande des canaux et par conséquent au composant selon un flux continu. Dans le mode en

boucle, les vecteurs définissant la boucle intérieure sont pré-

- sentés de façon continue au dispositif 95 de commande des ca-

naux. Les données de commande circulent dans le bus 105 pour

aboutir à 1' unité 93 de commande d'état. Tout comme sa contre-

partie dans la carte statique, 1' unité de commande d'état

commande les cycles de lecture et d'enregistrement sous la com-

mande de l'utilisateur et traite d'autres informations de com-

mande. Cette information de commande inclut l'état du bit S 71, du bit I 72 et du bit 0 73. Les données de commande circulent dans le bus 109 de transmission des commandes de la carte, pour

aboutir à une mémoire RAM 94 des vecteurs. Comme cela est repré-

senté, les états des bits S, I et 0 sont additionnés & l'infor-

mation sur les vecteurs, contenue dans la mémoire RAM 94 des vecteurs. Pour chaque vecteur, deux bits d'information sont

transmis à l'unité 95 de commande de canaux (représentée de fa-

çon détaillée sur la figure 4), tandis qu'une information trois- états circule dans la ligne 111 et que des données de valeurs

circulent dans la ligne 112. L'unité de commande des canaux-pré-

sente des vecteurs au composant modélisé contenu dans la carte-

fille 96. L'état de chaque borne circule dans la ligne 113 pour aboutir à l'unité de détection 102 (représentée en détail sur la figure 5). L'unité 95 de commande des canaux et l'unité de détection assument les mêmes fonctions & la fois dans la carte

statique et dans la carte dynamique. Pour le vecteur, dans le-

quel le bit S est 1, le signal de sortie du dispositif est en-

registré et est renvoyé A l'interface du bus, par l'intermédiai-

re du bus de transmission de données 106. Comme dans le cas de la carte statique, la tension d'alimentation et la tension de

référence sont délivrées par le bloc de référence 97. L'informa-

tion concernant le registre d'adresses de départ est contenue

dans le bloc 98 du registre d'adresses de départ. Cette infor-

mation aboutit par l'intermédiaire de la ligne 119 à la mémoire RAM 94 des vecteurs de sorte que différents vecteurs peuvent

être choisis en tant que vecteurs de départ d'un cycle de simu-

lation. De cette manière, lorsqu'un composant matériel se répè-

te plusieurs fois dans un circuit, on peut utiliser un seul com-

posant pour la modélisation dans chacun des emplacements. Lors-

qu'on réalise la modélisation du composant dans le premier em-

placement, -le cycle de transmission des vecteurs commence au niveau du vecteur 0, lorsque l'élément apparaît en un autre point du circuit, le registre d'adresses de départ désignera

un certain autre vecteur en tant que premier vecteur du cycle.

Naturellement, dans le cas d'un fonctionnement réalisé de cette manière, le nombre total des vecteurs, qui peuvent être transmis

pour ce composant particulier, est réduit.

Le bloc 92 d'adresses de la plaquette est accouplé à

257052?

différentes unités. Ce bloc compare l'adresse du cycle du bus à des adresses sur la carte et produit des signaux de sélection

lors de l'adressage des différentes ressources de la carte.

Unité de commande des canaux L'unité de commande des canaux est représentée sur la figure 4. Le vecteur d'entrée arrive par l'intermédiaire du bus de transmission de données 40 de la figure 4. Deux bits sont requis pour chaque canal et les deux bits, qui sortent de la bascule bistable 44, dans les lignes 45 et 46 sont indiqués sur les figures 4 et 5. Le bit présent dans la ligne 45 indique si l'étage de commande des bornes dans ce canal doit se trouver dans le mode troisétats ou non, tandis que le bit 46 indique si l'élément doit être commandé à un niveau élevé ou bas. Après avoirtraverséde l'étage d'attaque 43 pouvant être placé dans le mode trois-états, l'information circule dans la ligne 47 et

tranverse une résistance 42. Le canal 94, qui part de la résis-

tance 42, est interconnecté à la résistance 48 et à la tension de référence:.ug 49. Finalement le canal 94 est raccordé par l'intermédiaire de la ligne 41 à une borne et & l'unité de

détection, qui est représentée sur la figure 5.

Unité de détection

L'unité de détection, qui est représentée sur la figu-

re 5, détecte le signal de sortie de la borne qui est raccordée

au canal 94. Le signal de sortie de la borne aboutit par l'in-

termédiaire de la igne 41 à l'élément 53. Comme cela est repré-

senté, le signal de sortie du canal 94 pénètre dans le récep-

teur de lignes différentiel quadruple 53 au niveau des points B- et D-. Une tension de référence faible 51 pénètre en D+ et une tension de référence élevée 52 pénètre en B+. La ligne 58, qui part de l'élément 53, représente le bit L et la ligne 57 représente le bit 0. Le signal de sortie traverse la bascule

bistable 54 et est transmis dans le bus de transmission de don-

nées 59, dans lequel il revient à l'unité d'évaluation.

Comme cela a- été décrit jusqu'à présent, les canaux de la carte statique et de la carte dynamique sont identiques, à

70527

ceci près que la carte statique ne comporte pas la bascule bi-

stable 54. Cependant, comme représenté sur la figure 4, la carte dynamique reçoit également une information concernant le bit S par l'intermédiaire de la ligne 71, l'information concernant le bit I par l'intermédiaire de la ligne 72 et une information concernant le bit 0 par l'intermédiaire de la ligne 73. Si la valeur du bit S est 1, ce vecteur particulier est le vecteur final de ce cycle et la valeur des bornes doit être détectée

à la fin du vecteur. Si le bit I possède une valeur 1, ce vec-

teur représente le vecteur final dans la boucle intérieure. Si le bit 0 possède une valeur 1, ce vecteur représente la fin de la boucle extérieure. Comme cela est visible sur la figure 5, les bits S, I et 0 circulent dans les lignes respectives 71, 72 et 73, traversent la bascule bistable 54 et circulent dans

le bus de transmission de données 59 qui aboutit à l'unité d'é-

valuation. Ainsi on a décrit un dispositif qui permet d'inclure des composants matériels en tant que partie d'une simulation de conception. La structure unique des canaux ainsi que du mode

en boucle permet la modélisation d'une gamme étendue de compo-

sants d'une manière très efficace.

Claims (15)

REVENDICATIONS

1. Dispositif servant à réaliser la modélisation d'un

composant électrique matériel dans une simulation logique élec-

trique, caractérisé en ce qu'il comporte: - des moyens de raccordement servant & accoupler élec-

triquement ledit composant (87, 86) à un ordinateur de simula-

tion logique, - une pluralité de canaux accouplés audit ordinateur

et audit composant de manière à présenter à ce dernier des vec-

teurs de données comprenant une information servant à stimuler ledit composant, ces canaux incluant des moyens de commande (84,

) servant à stimuler ledit composant et des moyens de détec-

tion (85, 102) servant à déterminer le signal de sortie résul-

tant dudit composant,

- des moyens de mémoire (94) servant à mémoriser les-

dits vecteurs de données (64) et qui sont accouplés auxdits ca-

naux et auxdits moyens de raccordement,

- des moyens de bouclage (62, 63) accouplés auxdits ca-

naux de manière à réaliser la transmission cyclique en continu

desdits vecteurs à travers ledit composant, ledit composant pou-

vant être utilisé en tant que partie d'une simulation logique

sans la nécessité d'utiliser une modélisation au moyen d'un lo-

giciel.

2. Dispositif selon la revendication 1, caractérisé en ce que lesdits moyens de commande (84, 95) comportent

- une pluralité de bascules bistables servant à mémo-

riser lesdits vecteurs et qui sont accouplées à un étage d'at-

taque (43a) pouvant être commandé dans le mode trois-états, qui est accouplé par l'intermédiaire d'une résistance (42a) audit élément, auxdits moyens de détectionetà une première tension, cette résistance possédant une valeur suffisante afin d'empêcher le passage d'un courant de réaction, susceptible de provoquer un endommagement, à l'étage d'attaque pouvant être commandé dans

le mode trois-états.

3. Dispositif selon la revendication 2, caractérisé en s70527 ce que lesdits moyens de détection comprennent: - un premier comparateur (55) accouplé à une seconde tension et audit composant, - un second comparateur (56) accouplé à une troisième tension et audit composant, ladite troisième tension étant su- périeure à ladite seconde tension, ce qui a pour effet que le signal de sortie desdits premier et second comparateurs fournit le signal de.sortie dudit composant sous la forme d'un signal

à niveau haut, à niveau bas ou dans le mode trois-états.

4. Dispositif selon la revendication 3, caractérisé en ce que lesdits moyens de bouclage (61, 63) sont commandés par des commandes de bits délivrées par une adresse de bit située

dans ladite mémoire, ladite adresse de bit &tant envoyée aux-

dits moyens de commande et auxdits moyens de détection.

5. Dispositif selon la revendication 4; caractérisé en ce que lesdits moyens de mémoire (94) comprennent une mémoire

à accès direct accouplée audit ordinateur et auxdits canaux.

6. Dispositif pour réaliser la modélisation d'un com-

posant électrique matériel en tant que partie d'une simulation logique électrique, caractérisé en ce qu'il comporte:

- un ordinateur de simulation logique accouplé à un pre-

mier bus pour la mise en oeuvre d'un algorithme déclenche par l'événement, - des premiers moyens accouplés audit premier bus pour la modélisation dudit composant lorsque l'état de ce dernier ne s'altère pas dans le temps, lesdits premiers moyens recevant des vecteurs d'entrée de la part dudit ordinateur de manière à lesprésenter audit composant,

- des seconds moyens servant a modéliser ledit compo-

sant lorsque l'on doit faire fonctionner ce dernier a un régime

minimum de manière qu'il fonctionne correctement et lorsque le-

dit composant ne peut pas être initialisé, ces seconds moyens

incluant des moyens de mémoire (94) servant à recevoir et à mé-

moriser lesdits vecteurs d'entrée délivrés par ledit ordinateur et à présenter lesdits vecteurs audit composant selon une suite continue,

- lesdits premiers et seconds moyens comprenant une plu-

ralité de canaux incluant des moyens de détection (85, 102) et des moyens de commande (84, 95), ces derniers moyens incluant une pluralité d'étages d'attaque pouvant être commandés dans le mode trois-états, ce qui a pour effet que ledit composant peut être utilisé dans une simulation logique sans modélisation

au moyen d'un logiciel.

7. Dispositif selon la revendication 6, caractérisé en ce que lesdits premiers moyens incluent une pluralité de canaux

servant à commander lesdits composants, que lesdits canaux trans-

mettent deux bits d'information (45a, 46a), qu'il est prévu un canal pour chaque borne, active du point de vue logique, dudit composant, que lesdits canaux incluent une unité de détection acouplée à des tensions de référence de telle sorte que cette unité de détection peut identifier le signal de sortie dudit composant comme étant situé à un niveau haut, bas ou dans un mode trois-états, et que lesdits premiers moyens incluent une interface (82) de liaison à un bus pour communiquer avec ledit

ordinateur.

8. Dispositif selon la revendication 6, caractérisé en

ce que lesdits seconds moyens incluent une mémoire à accès di-

rect (94) servant à mémoriser lesdits vecteurs a partir dudit ordinateur, une pluralité de canaux servant à commander ledit composant et présentant l'ensemble desdits vecteurs mémorisés dans ladite mémoire audit composant selon un flux continu et

comprenant des moyens détecteurs (102) servant à déterminer l'é-

tat desdits composants comme étant au niveau haut, au niveau bas ou dans le mode trois-états, lesdits seconds moyens incluant une interface (91) de liaison à un bus servant à communiquer avec ledit ordinateur, et incluant des moyens de bouclage (61,

63) servant à réaliser la transmission cyclique en continu des-

dits vecteurs à travers ledit composant.

9. Dispositif selon la revendication 8, caractérisé en

ce que lesdits seconds moyens comportent un emplacement de com-

mande fixe, qui permet la mise en synchronisme d'une pluralité desdits seconds moyens, ce qui a pour effet que des composants requérant l'utilisation desdits canaux provenant de plus d'un

desdits seconds moyens peuvent être modélisés.

10. Dispositif selon la revendication 8, caractérisé en ce que lesdits moyens de bouclage (61, 63) sont commandés par les commandes de bits tirées d'une adresse de bit présente dans ladite mémoire et qui est accouplée auxdits canaux pour réaliser la transmission cyclique en continu desdits vecteurs à travers ledit composant, ce qui a pour effet qu'un composant, qui ne peut pas être initialisé, peut être maintenu dans un état

répétable et qu'on peut utiliser un composant qui doit fonction-

uer à une vitesse minimum.

11. Dispositif pour réaliser la modélisation d'un com-

posant électrique matériel en tant que partie d'une simulation logique électrique, caractérisé en ce qu'il comporte:

- un ordinateur de simulation logique qui inclut un es-

pace d'adresses, délivre des vecteurs de données devant être

utilisés pour stimuler ledit composant et est accouplé à un pre-

mier bus,

- des premiers et seconds moyens accouplés audit pre-

mier bus et audit composant et recevant lesdits vecteurs en pro-

venance dudit ordinateur et présentant lesdits vecteurs audit composant, et incluant une pluralité de canaux comportant des moyens de commande (84, 95) et des moyens de détection (85, 102), - lesdits seconds moyens incluant des moyens de mémoire (94) servant à mémoriser une pluralité desdits vecteurs, et des moyens de bouclage (61, 63) servant à réaliser la transmission cyclique continue desdits vecteurs à travers ledit composant, ce qui a pour effet que ledit composant peut être utilisé dans

une simulation logique sans une modélisation au moyen d'un lo-

giciel.

12. Dispositif selon la revendication 11, caractérisé en ce que lesdits moyens de commande comprennent une première et une seconde bascules bistables (45a, 46a) servant à recevoir un signal d'entrée à niveau haut/bas et en mode trois-états/non

trois-états pour ledit composant, ces première et seconde bas-

cules bistables (45a, 46a) étant accouplées à un étage d'atta-

que fonctionnant en mode trois-états (43a), qui est accouplé par l'intermédiaire d'une résistance (42a) audit élément,auxdits

moyens de détection et à une première tension.

13. Dispositif selon la revendication 12, caractérisé en ce que lesdits moyens de détection comprennent un premier et un second comparateurs (55, 56) accouplés respectivement à une seconde et à une troisième tension, audit composant et à ladite première tension, cette première tension permettant la détection du mode trois-états et lesdites seconde et troisième tensions permettant la détection d'un niveau haut/bas du signal

de sortie dudit composant.

14. Dispositif selon la revendication 13, caractérisé en ce que lesdits premiers moyens comprennent:

- une interface (82) de liaison à un bus, qui est accou-

plée audit premier bus (89), auxdits moyens de commande (84) et auxdits moyens de détection (85), - un appareil (83) de commande d'état, qui est accouplé

à ladite interface de liaison au bus, auxdits moyens de comman-

de et auxdits moyens de détection, ledit appareil de commande d'état commandant les cycles de lecture et d'enregistrement de ladite première carte, - un bloc de référence (86) accouplé auxdits moyens de

commande et auxdits moyens de détection et délivrant l'alimen-

tation en énergie et les première, seconde et troisième tensions, et - des moyens de connexion accouplés auxdits moyens de

commande (84) et auxdits moyens de détection (85) servant à rac-

corder ledit composant.

15. Dispositif selon la revendication 14, caractérisé en ce que lesdits seconds moyens comprennent:

- une interface (91) de liaison à un bus, qui est ac-

couplée à un premier bus, à ladite mémoire (94), auxdits moyens

de détection (102) et à un bloc (92) d'adresses de micropla-

quette, qui sert à comparer les adresses de cycles du bus & des adresses présentes dans ladite mémoire, - un appareil (93) de commande d'état accouplé audit premier bus, audit bloc d'adresses de microplaquette et à la-

dite mémoire et commandant les cycles de lecture et d'enregis-

trement desdits seconds moyens et commandant ledit mode de bou-

clage, - un registre d'adresses de départ accouplé à ladite mémoire, audit appareil de commande d'état et audit bloc

d'adresses de microplaquette et contenant un emplacement de dé-

part de lecture, - des moyens de commande (95) accouplés auxdits moyens de détection (102), à ladite mémoire (94) et à des moyens de

connexion servant au raccordement dudit composant, lesdits mo-

yens de connexion étant également accouplés auxdits moyens de détection, et - un bloc de référence (92) accouplé auxdits moyens de

détection et auxdits moyens de commande et délivrant l'alimen-

tation et lesdites première, seconde et troisième tensions.