JP2743670B2 - 論理回路 - Google Patents
論理回路Info
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- JP2743670B2 JP2743670B2 JP3354697A JP35469791A JP2743670B2 JP 2743670 B2 JP2743670 B2 JP 2743670B2 JP 3354697 A JP3354697 A JP 3354697A JP 35469791 A JP35469791 A JP 35469791A JP 2743670 B2 JP2743670 B2 JP 2743670B2
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Description
【０００１】
【産業上の利用分野】本発明は、論理回路に関し、特に
演算回路やタイマに利用される論理回路に関する。
演算回路やタイマに利用される論理回路に関する。
【０００２】
【従来の技術】図３は、従来の論理回路の一例を示すブ
ロック図であり、２入力信号の排他的論理和を出力する
論理回路である。この論理回路は、第一及び第二のＮＯ
Ｒゲート１７及び１８、及びＡＮＤゲート１９から成る
複合ゲート構成を有する。第一のＮＯＲゲート１７とＡ
ＮＤゲート１９は、いずれも、入力端子Ａ及びＢからそ
れぞれ第一及び第二の信号を入力し、それぞれの出力は
第二のＮＯＲゲート１８に入力され、第二のＮＯＲゲー
ト１８の出力が出力端子Ｏにこの論理回路の出力として
出力される。
ロック図であり、２入力信号の排他的論理和を出力する
論理回路である。この論理回路は、第一及び第二のＮＯ
Ｒゲート１７及び１８、及びＡＮＤゲート１９から成る
複合ゲート構成を有する。第一のＮＯＲゲート１７とＡ
ＮＤゲート１９は、いずれも、入力端子Ａ及びＢからそ
れぞれ第一及び第二の信号を入力し、それぞれの出力は
第二のＮＯＲゲート１８に入力され、第二のＮＯＲゲー
ト１８の出力が出力端子Ｏにこの論理回路の出力として
出力される。
【０００３】図４は、図３の論理回路の具体的な素子構
成を示す回路図である。この論理回路は、ｐ−ＭＯＳト
ランジスタ２０〜２４及びｎ−ＭＯＳトランジスタ２５
〜２９から成る。ｐ−ＭＯＳトランジスタ２０のゲート
は入力端子Ａに、ソースは電源に、ドレインはｐ−ＭＯ
Ｓトランジスタ２１のソースに接続されている。ｐ−Ｍ
ＯＳトランジスタ２１のゲートは入力端子Ｂに、ドレイ
ンは接点Ｃに接続されている。ｐ−ＭＯＳトランジスタ
２２のゲートは入力端子Ａに、ソースが電源に、ドレイ
ンが接点Ｄに接続されている。ｐ−ＭＯＳトランジスタ
２３のゲートは入力端子Ｂに、ソースは電源に、ドレイ
ンは接点Ｄに接続されている。ｐ−ＭＯＳトランジスタ
２４のゲートは接点Ｃに、ソースは接点Ｄに、ドレイン
は出力端子Ｏに接続されている。ｎ−ＭＯＳトランジス
タ２５のゲートは入力端子Ｂに、ソースは大地に、ドレ
インは接点Ｃに接続されている。ｎ−ＭＯＳトランジス
タ２６のゲートは入力端子Ａに、ソースは大地に、ドレ
インは接点Ｃに接続されている。ｎ−ＭＯＳトランジス
タ２７のゲートは入力端子Ｂに、ソースはｎ−ＭＯＳト
ランジスタ２８のドレインに、ドレインは出力端子Ｏに
接続されている。ｎ−ＭＯＳトランジスタ２８のゲート
は入力端子Ａに、ソースは大地に接続されている。ｎ−
ＭＯＳトランジスタ２９のゲートは接点Ｃに、ソースは
大地に、ドレインは出力端子Ｏに接続されている。
成を示す回路図である。この論理回路は、ｐ−ＭＯＳト
ランジスタ２０〜２４及びｎ−ＭＯＳトランジスタ２５
〜２９から成る。ｐ−ＭＯＳトランジスタ２０のゲート
は入力端子Ａに、ソースは電源に、ドレインはｐ−ＭＯ
Ｓトランジスタ２１のソースに接続されている。ｐ−Ｍ
ＯＳトランジスタ２１のゲートは入力端子Ｂに、ドレイ
ンは接点Ｃに接続されている。ｐ−ＭＯＳトランジスタ
２２のゲートは入力端子Ａに、ソースが電源に、ドレイ
ンが接点Ｄに接続されている。ｐ−ＭＯＳトランジスタ
２３のゲートは入力端子Ｂに、ソースは電源に、ドレイ
ンは接点Ｄに接続されている。ｐ−ＭＯＳトランジスタ
２４のゲートは接点Ｃに、ソースは接点Ｄに、ドレイン
は出力端子Ｏに接続されている。ｎ−ＭＯＳトランジス
タ２５のゲートは入力端子Ｂに、ソースは大地に、ドレ
インは接点Ｃに接続されている。ｎ−ＭＯＳトランジス
タ２６のゲートは入力端子Ａに、ソースは大地に、ドレ
インは接点Ｃに接続されている。ｎ−ＭＯＳトランジス
タ２７のゲートは入力端子Ｂに、ソースはｎ−ＭＯＳト
ランジスタ２８のドレインに、ドレインは出力端子Ｏに
接続されている。ｎ−ＭＯＳトランジスタ２８のゲート
は入力端子Ａに、ソースは大地に接続されている。ｎ−
ＭＯＳトランジスタ２９のゲートは接点Ｃに、ソースは
大地に、ドレインは出力端子Ｏに接続されている。
【０００４】上記構成の論理回路において、第一及び第
二の信号がともに「０」レベルの場合、ｐ−ＭＯＳトラ
ンジスタ２０〜２３はいずれも導通状態となる一方、ｎ
−ＭＯＳトランジスタ２５〜２８はいずれも非導通状態
となる。従って、接点Ｃは「１」レベルとなり、ｐ−Ｍ
ＯＳトランジスタ２４は非導通状態、ｎ−ＭＯＳトラン
ジスタ２９は導通状態となる。この結果、出力端子Ｏに
は、ｎ−ＭＯＳトランジスタ２９を介して接地電位すな
わち「０」レベルが出力される。
二の信号がともに「０」レベルの場合、ｐ−ＭＯＳトラ
ンジスタ２０〜２３はいずれも導通状態となる一方、ｎ
−ＭＯＳトランジスタ２５〜２８はいずれも非導通状態
となる。従って、接点Ｃは「１」レベルとなり、ｐ−Ｍ
ＯＳトランジスタ２４は非導通状態、ｎ−ＭＯＳトラン
ジスタ２９は導通状態となる。この結果、出力端子Ｏに
は、ｎ−ＭＯＳトランジスタ２９を介して接地電位すな
わち「０」レベルが出力される。
【０００５】第一及び第二の信号がともに「１」レベル
の場合、ｐ−ＭＯＳトランジスタ２０〜２３はいずれも
非導通状態となる一方、ｎ−ＭＯＳトランジスタ２５〜
２８はいずれも導通状態となる。従って、接点Ｃは
「０」レベルとなり、ｐ−ＭＯＳトランジスタ２４が導
通状態、ｎ−ＭＯＳトランジスタ２９は非導通状態とな
る。この結果、出力端子Ｏには、ｎ−ＭＯＳトランジス
タ２７及び２８を介して接地電位すなわち「０」レベル
が出力される。
の場合、ｐ−ＭＯＳトランジスタ２０〜２３はいずれも
非導通状態となる一方、ｎ−ＭＯＳトランジスタ２５〜
２８はいずれも導通状態となる。従って、接点Ｃは
「０」レベルとなり、ｐ−ＭＯＳトランジスタ２４が導
通状態、ｎ−ＭＯＳトランジスタ２９は非導通状態とな
る。この結果、出力端子Ｏには、ｎ−ＭＯＳトランジス
タ２７及び２８を介して接地電位すなわち「０」レベル
が出力される。
【０００６】第一の信号が「０」レベルで第二の信号が
「１」レベルの場合、ｐ−ＭＯＳトランジスタ２０及び
２２は導通状態となり、ｐ−ＭＯＳトランジスタ２１及
び２３は非導通状態となる。一方、ｎ−ＭＯＳトランジ
スタ２５及び２７は導通状態となり、ｎ−ＭＯＳトラン
ジスタ２６及び２８は非導通状態となる。従って、接点
Ｃは「０」レベルとなり、ｐ−ＭＯＳトランジスタ２４
は導通状態、ｎ−ＭＯＳトランジスタ２９は非導通状態
となる。この結果、出力端子Ｏには、ｐ−ＭＯＳトラン
ジスタ２２及び２４を介して電源電位すなわち「１」レ
ベルが出力される。
「１」レベルの場合、ｐ−ＭＯＳトランジスタ２０及び
２２は導通状態となり、ｐ−ＭＯＳトランジスタ２１及
び２３は非導通状態となる。一方、ｎ−ＭＯＳトランジ
スタ２５及び２７は導通状態となり、ｎ−ＭＯＳトラン
ジスタ２６及び２８は非導通状態となる。従って、接点
Ｃは「０」レベルとなり、ｐ−ＭＯＳトランジスタ２４
は導通状態、ｎ−ＭＯＳトランジスタ２９は非導通状態
となる。この結果、出力端子Ｏには、ｐ−ＭＯＳトラン
ジスタ２２及び２４を介して電源電位すなわち「１」レ
ベルが出力される。
【０００７】第一の信号が「１」レベルで第二の信号が
「０」レベルの場合、ｐ−ＭＯＳトランジスタ２０及び
２２は非導通状態となり、ｐ−ＭＯＳトランジスタ２１
及び２３は導通状態となる。一方、ｎ−ＭＯＳトランジ
スタ２５及び２７は非導通状態となり、ｎ−ＭＯＳトラ
ンジスタ２６及び２８は導通状態となる。従って、接点
Ｃは「０」レベルとなり、ｐ−ＭＯＳトランジスタ２４
は導通状態、ｎ−ＭＯＳトランジスタ２９は非導通状態
となる。この結果、出力端子Ｏには、ｐ−ＭＯＳトラン
ジスタ２２及び２４を介して電源電位すなわち「１」レ
ベルが出力される。
「０」レベルの場合、ｐ−ＭＯＳトランジスタ２０及び
２２は非導通状態となり、ｐ−ＭＯＳトランジスタ２１
及び２３は導通状態となる。一方、ｎ−ＭＯＳトランジ
スタ２５及び２７は非導通状態となり、ｎ−ＭＯＳトラ
ンジスタ２６及び２８は導通状態となる。従って、接点
Ｃは「０」レベルとなり、ｐ−ＭＯＳトランジスタ２４
は導通状態、ｎ−ＭＯＳトランジスタ２９は非導通状態
となる。この結果、出力端子Ｏには、ｐ−ＭＯＳトラン
ジスタ２２及び２４を介して電源電位すなわち「１」レ
ベルが出力される。
【０００８】
【発明が解決しようとする課題】近年、大容量の情報処
理を行う必要性が高まり、それに伴って論理回路の処理
すべきビット数も増加している。しかし、従来の論理回
路では、回路構成が大規模化し、動作速度等の動作性能
の低下が避けられなかった。特に図４に示した論理回路
では、素子数が１０個と比較的多く、回路の占める面積
が大きく、且つ動作速度も遅かった。
理を行う必要性が高まり、それに伴って論理回路の処理
すべきビット数も増加している。しかし、従来の論理回
路では、回路構成が大規模化し、動作速度等の動作性能
の低下が避けられなかった。特に図４に示した論理回路
では、素子数が１０個と比較的多く、回路の占める面積
が大きく、且つ動作速度も遅かった。
【０００９】
【発明の目的】そこで本発明は、回路構成素子数が少な
く、高速で動作する論理回路を提供することを目的とす
る。
く、高速で動作する論理回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明の論理回路は、ゲ
ートは第一の信号を入力する第一の入力端子に、ソース
は第二の信号を入力する第二の入力端子に、ドレインは
出力端子にそれぞれ接続された第一の第一極性ＭＯＳト
ランジスタと；ゲートは第二の入力端子に、ソースは第
一の入力端子に、ドレインは出力端子にそれぞれ接続さ
れた第二の第一極性ＭＯＳトランジスタと；ゲートは第
一の入力端子に、ソースは第一の電源にそれぞれ接続さ
れた第三の第一極性ＭＯＳトランジスタと；ゲートは第
二の入力端子に、ソースは第三の第一極性ＭＯＳトラン
ジスタのドレインに、ドレインは第一の接点にそれぞれ
接続された第四の第一極性ＭＯＳトランジスタと；ゲー
トは第一の入力端子に、ソースは第二の電源にそれぞれ
接続された第一の第二極性ＭＯＳトランジスタと；ゲー
トは第二の入力端子に、ソースは第一の第二極性ＭＯＳ
トランジスタのドレインに、ドレインは出力端子にそれ
ぞれ接続された第二の第二極性ＭＯＳトランジスタと；
ゲートは出力端子に、ソースは第二の電源に、ドレイン
は第一の接点に接続された第三の第二極性ＭＯＳトラン
ジスタと；ゲートは第一の接点に、ソースは第二の電源
に、ドレインは出力端子に接続された第四の第二極性Ｍ
ＯＳトランジスタと；を備えた構成としたことにより、
上記問題点を解決した。
ートは第一の信号を入力する第一の入力端子に、ソース
は第二の信号を入力する第二の入力端子に、ドレインは
出力端子にそれぞれ接続された第一の第一極性ＭＯＳト
ランジスタと；ゲートは第二の入力端子に、ソースは第
一の入力端子に、ドレインは出力端子にそれぞれ接続さ
れた第二の第一極性ＭＯＳトランジスタと；ゲートは第
一の入力端子に、ソースは第一の電源にそれぞれ接続さ
れた第三の第一極性ＭＯＳトランジスタと；ゲートは第
二の入力端子に、ソースは第三の第一極性ＭＯＳトラン
ジスタのドレインに、ドレインは第一の接点にそれぞれ
接続された第四の第一極性ＭＯＳトランジスタと；ゲー
トは第一の入力端子に、ソースは第二の電源にそれぞれ
接続された第一の第二極性ＭＯＳトランジスタと；ゲー
トは第二の入力端子に、ソースは第一の第二極性ＭＯＳ
トランジスタのドレインに、ドレインは出力端子にそれ
ぞれ接続された第二の第二極性ＭＯＳトランジスタと；
ゲートは出力端子に、ソースは第二の電源に、ドレイン
は第一の接点に接続された第三の第二極性ＭＯＳトラン
ジスタと；ゲートは第一の接点に、ソースは第二の電源
に、ドレインは出力端子に接続された第四の第二極性Ｍ
ＯＳトランジスタと；を備えた構成としたことにより、
上記問題点を解決した。
【００１１】前記第一及び第二極性ＭＯＳトランジスタ
としては、例えば第一極性ＭＯＳトランジスタはｐ−チ
ャンネルＭＯＳトランジスタ、第二極性ＭＯＳトランジ
スタはｎ−チャンネルＭＯＳトランジスタをそれぞれ採
用することができ、この場合、論理回路は排他的ＯＲ回
路となる。また、その逆の組み合わせ、すなわち第一極
性ＭＯＳトランジスタはｎ−チャンネルＭＯＳトランジ
スタ、第二極性ＭＯＳトランジスタはｐ−チャンネルＭ
ＯＳトランジスタをそれぞれ採用してもよく、この場
合、論理回路は排他的ＮＯＲ回路となる。
としては、例えば第一極性ＭＯＳトランジスタはｐ−チ
ャンネルＭＯＳトランジスタ、第二極性ＭＯＳトランジ
スタはｎ−チャンネルＭＯＳトランジスタをそれぞれ採
用することができ、この場合、論理回路は排他的ＯＲ回
路となる。また、その逆の組み合わせ、すなわち第一極
性ＭＯＳトランジスタはｎ−チャンネルＭＯＳトランジ
スタ、第二極性ＭＯＳトランジスタはｐ−チャンネルＭ
ＯＳトランジスタをそれぞれ採用してもよく、この場
合、論理回路は排他的ＮＯＲ回路となる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は、本発明の一実施例を示す回路
図である。本実施例は、排他的（ｅｘｃｌｕｓｉｖｅ）
ＯＲ回路の場合を示す。この論理回路は、ｐ−ＭＯＳト
ランジスタ１〜４及びｎ−ＭＯＳトランジスタ５〜８か
ら成る。ｐ−ＭＯＳトランジスタ１のゲートは第一の信
号を入力する入力端子Ａに、ソースは第二の信号を入力
する入力端子Ｂに、ドレインは出力端子Ｏに接続されて
いる。ｐ−ＭＯＳトランジスタ２のゲートは入力端子Ｂ
に、ソースは入力端子Ａに、ドレインは出力端子Ｏに接
続されている。ｐ−ＭＯＳトランジスタ３のゲートは入
力端子Ａに、ソースは電源に、ドレインはｐ−ＭＯＳト
ランジスタ４のソースに接続されている。ｐ−ＭＯＳト
ランジスタ４のゲートは入力端子Ｂに、ドレインは接点
Ｅに接続されている。ｎ−ＭＯＳトランジスタ５のゲー
トは入力端子Ｂに、ソースはｎ−ＭＯＳトランジスタ６
のドレインに、ドレインは出力端子Ｏに接続されてい
る。ｎ−ＭＯＳトランジスタ６のゲートは入力端子Ａ
に、ソースは大地に接続されている。ｎ−ＭＯＳトラン
ジスタ７のゲートは出力端子Ｏに、ソースは大地に、ド
レインは接点Ｅに接続されている。ｎ−ＭＯＳトランジ
スタ８のゲートは接点Ｅに、ソースは大地に、ドレイン
は出力端子Ｏに接続されている。
ながら説明する。図１は、本発明の一実施例を示す回路
図である。本実施例は、排他的（ｅｘｃｌｕｓｉｖｅ）
ＯＲ回路の場合を示す。この論理回路は、ｐ−ＭＯＳト
ランジスタ１〜４及びｎ−ＭＯＳトランジスタ５〜８か
ら成る。ｐ−ＭＯＳトランジスタ１のゲートは第一の信
号を入力する入力端子Ａに、ソースは第二の信号を入力
する入力端子Ｂに、ドレインは出力端子Ｏに接続されて
いる。ｐ−ＭＯＳトランジスタ２のゲートは入力端子Ｂ
に、ソースは入力端子Ａに、ドレインは出力端子Ｏに接
続されている。ｐ−ＭＯＳトランジスタ３のゲートは入
力端子Ａに、ソースは電源に、ドレインはｐ−ＭＯＳト
ランジスタ４のソースに接続されている。ｐ−ＭＯＳト
ランジスタ４のゲートは入力端子Ｂに、ドレインは接点
Ｅに接続されている。ｎ−ＭＯＳトランジスタ５のゲー
トは入力端子Ｂに、ソースはｎ−ＭＯＳトランジスタ６
のドレインに、ドレインは出力端子Ｏに接続されてい
る。ｎ−ＭＯＳトランジスタ６のゲートは入力端子Ａ
に、ソースは大地に接続されている。ｎ−ＭＯＳトラン
ジスタ７のゲートは出力端子Ｏに、ソースは大地に、ド
レインは接点Ｅに接続されている。ｎ−ＭＯＳトランジ
スタ８のゲートは接点Ｅに、ソースは大地に、ドレイン
は出力端子Ｏに接続されている。
【００１３】上記構成の論理回路において、第一及び第
二の信号がともに「０」レベルの場合、ｐ−ＭＯＳトラ
ンジスタ１〜４はいずれも導通状態となる一方、ｎ−Ｍ
ＯＳトランジスタ５及び６は非導通状態となる。このと
き、ｎ−ＭＯＳトランジスタ７のゲートにはｐ−ＭＯＳ
トランジスタ１及び２を介して第一及び第二の信号の
「０」レベルが入力されるので、ｎ−ＭＯＳトランジス
タ７は非導通状態となる。また、接点Ｅはｐ−ＭＯＳト
ランジスタ３及び４を介して電源電位すなわち「１」レ
ベルとなり、ｎ−ＭＯＳトランジスタ８は導通状態とな
る。この結果、出力端子Ｏには、ｎ−ＭＯＳトランジス
タ８を介して接地電位すなわち「０」レベルが出力され
る。
二の信号がともに「０」レベルの場合、ｐ−ＭＯＳトラ
ンジスタ１〜４はいずれも導通状態となる一方、ｎ−Ｍ
ＯＳトランジスタ５及び６は非導通状態となる。このと
き、ｎ−ＭＯＳトランジスタ７のゲートにはｐ−ＭＯＳ
トランジスタ１及び２を介して第一及び第二の信号の
「０」レベルが入力されるので、ｎ−ＭＯＳトランジス
タ７は非導通状態となる。また、接点Ｅはｐ−ＭＯＳト
ランジスタ３及び４を介して電源電位すなわち「１」レ
ベルとなり、ｎ−ＭＯＳトランジスタ８は導通状態とな
る。この結果、出力端子Ｏには、ｎ−ＭＯＳトランジス
タ８を介して接地電位すなわち「０」レベルが出力され
る。
【００１４】第一及び第二の信号がともに「１」レベル
の場合、ｐ−ＭＯＳトランジスタ１〜４はいずれも非導
通状態となる一方、ｎ−ＭＯＳトランジスタ５及び６は
導通状態となる。このとき、ｎ−ＭＯＳトランジスタ７
のゲートにはｎ−ＭＯＳトランジスタ５及び６を介して
接地電位すなわち「０」レベルが入力されるので、ｎ−
ＭＯＳトランジスタ７は非導通状態となる。また、接点
Ｅはフローティング状態となる。この結果、出力端子Ｏ
には、ｎ−ＭＯＳトランジスタ５及び６を介して接地電
位すなわち「０」レベルが出力される。
の場合、ｐ−ＭＯＳトランジスタ１〜４はいずれも非導
通状態となる一方、ｎ−ＭＯＳトランジスタ５及び６は
導通状態となる。このとき、ｎ−ＭＯＳトランジスタ７
のゲートにはｎ−ＭＯＳトランジスタ５及び６を介して
接地電位すなわち「０」レベルが入力されるので、ｎ−
ＭＯＳトランジスタ７は非導通状態となる。また、接点
Ｅはフローティング状態となる。この結果、出力端子Ｏ
には、ｎ−ＭＯＳトランジスタ５及び６を介して接地電
位すなわち「０」レベルが出力される。
【００１５】第一の信号が「０」レベルで第二の信号が
「１」レベルの場合、ｐ−ＭＯＳトランジスタ１及び３
は導通状態となり、ｐ−ＭＯＳトランジスタ２及び４は
非導通状態となる。一方、ｎ−ＭＯＳトランジスタ５は
導通状態となり、ｎ−ＭＯＳトランジスタ６は非導通状
態となる。このとき、ｎ−ＭＯＳトランジスタ７のゲー
トにはｐ−ＭＯＳトランジスタ１を介して第二の信号の
「１」レベルが入力されるので、ｎ−ＭＯＳトランジス
タ７は導通状態となる。従って、接点Ｅは「０」レベル
となり、ｎ−ＭＯＳトランジスタ８は非導通状態とな
る。この結果、出力端子Ｏには、ｐ−ＭＯＳトランジス
タ１を介して第二の信号のレベルすなわち「１」レベル
が出力される。
「１」レベルの場合、ｐ−ＭＯＳトランジスタ１及び３
は導通状態となり、ｐ−ＭＯＳトランジスタ２及び４は
非導通状態となる。一方、ｎ−ＭＯＳトランジスタ５は
導通状態となり、ｎ−ＭＯＳトランジスタ６は非導通状
態となる。このとき、ｎ−ＭＯＳトランジスタ７のゲー
トにはｐ−ＭＯＳトランジスタ１を介して第二の信号の
「１」レベルが入力されるので、ｎ−ＭＯＳトランジス
タ７は導通状態となる。従って、接点Ｅは「０」レベル
となり、ｎ−ＭＯＳトランジスタ８は非導通状態とな
る。この結果、出力端子Ｏには、ｐ−ＭＯＳトランジス
タ１を介して第二の信号のレベルすなわち「１」レベル
が出力される。
【００１６】第一の信号が「１」レベルで第二の信号が
「０」レベルの場合、ｐ−ＭＯＳトランジスタ１及び３
は非導通状態となり、ｐ−ＭＯＳトランジスタ２及び４
は導通状態となる。一方、ｎ−ＭＯＳトランジスタ５は
非導通状態となり、ｎ−ＭＯＳトランジスタ６は導通状
態となる。このとき、ｎ−ＭＯＳトランジスタ７のゲー
トにはｐ−ＭＯＳトランジスタ２を介して第一の信号の
「１」レベルが入力されるので、ｎ−ＭＯＳトランジス
タ７は導通状態となる。従って、接点Ｅは「０」レベル
となり、ｎ−ＭＯＳトランジスタ８は非導通状態とな
る。この結果、出力端子Ｏには、ｐ−ＭＯＳトランジス
タ２を介して第一の信号のレベルすなわち「１」レベル
が出力される。
「０」レベルの場合、ｐ−ＭＯＳトランジスタ１及び３
は非導通状態となり、ｐ−ＭＯＳトランジスタ２及び４
は導通状態となる。一方、ｎ−ＭＯＳトランジスタ５は
非導通状態となり、ｎ−ＭＯＳトランジスタ６は導通状
態となる。このとき、ｎ−ＭＯＳトランジスタ７のゲー
トにはｐ−ＭＯＳトランジスタ２を介して第一の信号の
「１」レベルが入力されるので、ｎ−ＭＯＳトランジス
タ７は導通状態となる。従って、接点Ｅは「０」レベル
となり、ｎ−ＭＯＳトランジスタ８は非導通状態とな
る。この結果、出力端子Ｏには、ｐ−ＭＯＳトランジス
タ２を介して第一の信号のレベルすなわち「１」レベル
が出力される。
【００１７】次に、本発明の他の実施例について説明す
る。図２は、本実施例の回路図である。本実施例は、排
他的ＮＯＲ回路の場合を示す。この論理回路は、ｎ−Ｍ
ＯＳトランジスタ９〜１２及びｐ−ＭＯＳトランジスタ
１３〜１６から成る。ｎ−ＭＯＳトランジスタ９のゲー
トは第一の信号を入力する入力端子Ａ’に、ソースは第
二の信号を入力する入力端子Ｂ’に、ドレインは出力端
子Ｏ’に接続されている。ｎ−ＭＯＳトランジスタ１０
のゲートは入力端子Ｂ’に、ソースは入力端子Ａ’に、
ドレインは出力端子Ｏ’に接続されている。ｎ−ＭＯＳ
トランジスタ１１のゲートは入力端子Ａ’に、ソースは
大地に、ドレインはｎ−ＭＯＳトランジスタ１２のソー
スに接続されている。ｎ−ＭＯＳトランジスタ１２のゲ
ートは入力端子Ｂ’に、ドレインは接点Ｆに接続されて
いる。ｐ−ＭＯＳトランジスタ１３のゲートは入力端子
Ｂ’に、ソースはｐ−ＭＯＳトランジスタ１４のドレイ
ンに、ドレインは出力端子Ｏ’に接続されている。ｐ−
ＭＯＳトランジスタ１４のゲートは入力端子Ａ’に、ソ
ースは電源に接続されている。ｐ−ＭＯＳトランジスタ
１５のゲートは出力端子Ｏ’に、ソースは電源に、ドレ
インは接点Ｆに接続されている。ｐ−ＭＯＳトランジス
タ１６のゲートは接点Ｆに、ソースは電源に、ドレイン
は出力端子Ｏ’に接続されている。
る。図２は、本実施例の回路図である。本実施例は、排
他的ＮＯＲ回路の場合を示す。この論理回路は、ｎ−Ｍ
ＯＳトランジスタ９〜１２及びｐ−ＭＯＳトランジスタ
１３〜１６から成る。ｎ−ＭＯＳトランジスタ９のゲー
トは第一の信号を入力する入力端子Ａ’に、ソースは第
二の信号を入力する入力端子Ｂ’に、ドレインは出力端
子Ｏ’に接続されている。ｎ−ＭＯＳトランジスタ１０
のゲートは入力端子Ｂ’に、ソースは入力端子Ａ’に、
ドレインは出力端子Ｏ’に接続されている。ｎ−ＭＯＳ
トランジスタ１１のゲートは入力端子Ａ’に、ソースは
大地に、ドレインはｎ−ＭＯＳトランジスタ１２のソー
スに接続されている。ｎ−ＭＯＳトランジスタ１２のゲ
ートは入力端子Ｂ’に、ドレインは接点Ｆに接続されて
いる。ｐ−ＭＯＳトランジスタ１３のゲートは入力端子
Ｂ’に、ソースはｐ−ＭＯＳトランジスタ１４のドレイ
ンに、ドレインは出力端子Ｏ’に接続されている。ｐ−
ＭＯＳトランジスタ１４のゲートは入力端子Ａ’に、ソ
ースは電源に接続されている。ｐ−ＭＯＳトランジスタ
１５のゲートは出力端子Ｏ’に、ソースは電源に、ドレ
インは接点Ｆに接続されている。ｐ−ＭＯＳトランジス
タ１６のゲートは接点Ｆに、ソースは電源に、ドレイン
は出力端子Ｏ’に接続されている。
【００１８】上記構成の論理回路において、第一及び第
二の信号がともに「０」レベルの場合、ｎ−ＭＯＳトラ
ンジスタ９〜１２はいずれも非導通状態となる一方、ｐ
−ＭＯＳトランジスタ１３及び１４は導通状態となる。
このとき、ｐ−ＭＯＳトランジスタ１５のゲートにはｐ
−ＭＯＳトランジスタ１３及び１４を介して電源電位す
なわち「１」レベルが入力されるので、ｐ−ＭＯＳトラ
ンジスタ１５は非導通状態となる。また、接点Ｆはフロ
ーティング状態となる。この結果、出力端子Ｏ’には、
ｐ−ＭＯＳトランジスタ１３及び１４を介して電源電位
すなわち「１」レベルが出力される。
二の信号がともに「０」レベルの場合、ｎ−ＭＯＳトラ
ンジスタ９〜１２はいずれも非導通状態となる一方、ｐ
−ＭＯＳトランジスタ１３及び１４は導通状態となる。
このとき、ｐ−ＭＯＳトランジスタ１５のゲートにはｐ
−ＭＯＳトランジスタ１３及び１４を介して電源電位す
なわち「１」レベルが入力されるので、ｐ−ＭＯＳトラ
ンジスタ１５は非導通状態となる。また、接点Ｆはフロ
ーティング状態となる。この結果、出力端子Ｏ’には、
ｐ−ＭＯＳトランジスタ１３及び１４を介して電源電位
すなわち「１」レベルが出力される。
【００１９】第一及び第二の信号がともに「１」レベル
の場合、ｎ−ＭＯＳトランジスタ９〜１２はいずれも導
通状態となる一方、ｐ−ＭＯＳトランジスタ１３及び１
４は非導通状態となる。このとき、ｐ−ＭＯＳトランジ
スタ１５のゲートにはｎ−ＭＯＳトランジスタ９及び１
０を介して第一及び第二の信号の「１」レベルが入力さ
れるので、ｐ−ＭＯＳトランジスタ１５は非導通状態と
なる。また、接点Ｆはｎ−ＭＯＳトランジスタ１１及び
１２を介して接地電位すなわち「０」レベルとなり、ｐ
−ＭＯＳトランジスタ１６は導通状態となる。この結
果、出力端子Ｏ’には、ｐ−ＭＯＳトランジスタ１６を
介して電源電位すなわち「１」レベルが出力される。
の場合、ｎ−ＭＯＳトランジスタ９〜１２はいずれも導
通状態となる一方、ｐ−ＭＯＳトランジスタ１３及び１
４は非導通状態となる。このとき、ｐ−ＭＯＳトランジ
スタ１５のゲートにはｎ−ＭＯＳトランジスタ９及び１
０を介して第一及び第二の信号の「１」レベルが入力さ
れるので、ｐ−ＭＯＳトランジスタ１５は非導通状態と
なる。また、接点Ｆはｎ−ＭＯＳトランジスタ１１及び
１２を介して接地電位すなわち「０」レベルとなり、ｐ
−ＭＯＳトランジスタ１６は導通状態となる。この結
果、出力端子Ｏ’には、ｐ−ＭＯＳトランジスタ１６を
介して電源電位すなわち「１」レベルが出力される。
【００２０】第一の信号が「０」レベルで第二の信号が
「１」レベルの場合、ｎ−ＭＯＳトランジスタ９及び１
１は非導通状態となり、ｎ−ＭＯＳトランジスタ１０及
び１２は導通状態となる。一方、ｐ−ＭＯＳトランジス
タ１３は非導通状態となり、ｐ−ＭＯＳトランジスタ１
４は導通状態となる。このとき、ｐ−ＭＯＳトランジス
タ１５のゲートにはｎ−ＭＯＳトランジスタ１０を介し
て第一の信号の「０」レベルが入力されるので、ｐ−Ｍ
ＯＳトランジスタ１５は導通状態となる。従って、接点
Ｆは「１」レベルとなり、ｐ−ＭＯＳトランジスタ１６
は非導通状態となる。この結果、出力端子Ｏ’には、ｎ
−ＭＯＳトランジスタ１０を介して第一の信号のレベル
すなわち「０」レベルが出力される。
「１」レベルの場合、ｎ−ＭＯＳトランジスタ９及び１
１は非導通状態となり、ｎ−ＭＯＳトランジスタ１０及
び１２は導通状態となる。一方、ｐ−ＭＯＳトランジス
タ１３は非導通状態となり、ｐ−ＭＯＳトランジスタ１
４は導通状態となる。このとき、ｐ−ＭＯＳトランジス
タ１５のゲートにはｎ−ＭＯＳトランジスタ１０を介し
て第一の信号の「０」レベルが入力されるので、ｐ−Ｍ
ＯＳトランジスタ１５は導通状態となる。従って、接点
Ｆは「１」レベルとなり、ｐ−ＭＯＳトランジスタ１６
は非導通状態となる。この結果、出力端子Ｏ’には、ｎ
−ＭＯＳトランジスタ１０を介して第一の信号のレベル
すなわち「０」レベルが出力される。
【００２１】第一の信号が「１」レベルで第二の信号が
「０」レベルの場合、ｎ−ＭＯＳトランジスタ９及び１
１は導通状態となり、ｎ−ＭＯＳトランジスタ１０及び
１２は非導通状態となる。一方、ｐ−ＭＯＳトランジス
タ１３は導通状態となり、ｐ−ＭＯＳトランジスタ１４
は非導通状態となる。このとき、ｐ−ＭＯＳトランジス
タ１５のゲートにはｎ−ＭＯＳトランジスタ９を介して
第二の信号の「０」レベルが入力されるので、ｐ−ＭＯ
Ｓトランジスタ１５は導通状態となる。従って、接点Ｆ
は「１」レベルとなり、ｐ−ＭＯＳトランジスタ１６は
非導通状態となる。この結果、出力端子Ｏ’には、ｎ−
ＭＯＳトランジスタ９を介して第二の信号のレベルすな
わち「０」レベルが出力される。
「０」レベルの場合、ｎ−ＭＯＳトランジスタ９及び１
１は導通状態となり、ｎ−ＭＯＳトランジスタ１０及び
１２は非導通状態となる。一方、ｐ−ＭＯＳトランジス
タ１３は導通状態となり、ｐ−ＭＯＳトランジスタ１４
は非導通状態となる。このとき、ｐ−ＭＯＳトランジス
タ１５のゲートにはｎ−ＭＯＳトランジスタ９を介して
第二の信号の「０」レベルが入力されるので、ｐ−ＭＯ
Ｓトランジスタ１５は導通状態となる。従って、接点Ｆ
は「１」レベルとなり、ｐ−ＭＯＳトランジスタ１６は
非導通状態となる。この結果、出力端子Ｏ’には、ｎ−
ＭＯＳトランジスタ９を介して第二の信号のレベルすな
わち「０」レベルが出力される。
【００２２】
【発明の効果】以上説明したように本発明は、トランジ
スタ素子数が８素子と従来の論理回路よりも少ないの
で、回路面積が比較的小さく、且つ高速で動作するとい
う効果がある。
スタ素子数が８素子と従来の論理回路よりも少ないの
で、回路面積が比較的小さく、且つ高速で動作するとい
う効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】従来の論理回路を示すブロック図である。
【図４】図３の論理回路の具体的素子構成を示す回路図
である。
である。
１〜４，１３〜１６ ｐ−ＭＯＳトランジスタ ５〜１２ ｎ−ＭＯＳトランジスタ Ａ，Ａ’，Ｂ，Ｂ’ 入力端子 Ｏ，Ｏ’ 出力端子 Ｅ，Ｆ 接点
Claims (3)
- 【請求項１】 ゲートは第一の信号を入力する第一の入
力端子に、ソースは第二の信号を入力する第二の入力端
子に、ドレインは出力端子にそれぞれ接続された第一の
第一極性ＭＯＳトランジスタと；ゲートは第二の入力端
子に、ソースは第一の入力端子に、ドレインは出力端子
にそれぞれ接続された第二の第一極性ＭＯＳトランジス
タと；ゲートは第一の入力端子に、ソースは第一の電源
にそれぞれ接続された第三の第一極性ＭＯＳトランジス
タと；ゲートは第二の入力端子に、ソースは第三の第一
極性ＭＯＳトランジスタのドレインに、ドレインは第一
の接点にそれぞれ接続された第四の第一極性ＭＯＳトラ
ンジスタと；ゲートは第一の入力端子に、ソースは第二
の電源にそれぞれ接続された第一の第二極性ＭＯＳトラ
ンジスタと；ゲートは第二の入力端子に、ソースは第一
の第二極性ＭＯＳトランジスタのドレインに、ドレイン
は出力端子にそれぞれ接続された第二の第二極性ＭＯＳ
トランジスタと；ゲートは出力端子に、ソースは第二の
電源に、ドレインは第一の接点に接続された第三の第二
極性ＭＯＳトランジスタと；ゲートは第一の接点に、ソ
ースは第二の電源に、ドレインは出力端子に接続された
第四の第二極性ＭＯＳトランジスタと；を備えたことを
特徴とする論理回路。 - 【請求項２】 前記第一極性ＭＯＳトランジスタはｐ−
チャンネルＭＯＳトランジスタであり、前記第二極性Ｍ
ＯＳトランジスタはｎ−チャンネルＭＯＳトランジスタ
である、請求項１に記載の論理回路。 - 【請求項３】 前記第一極性ＭＯＳトランジスタはｎ−
チャンネルＭＯＳトランジスタであり、前記第二極性Ｍ
ＯＳトランジスタはｐ−チャンネルＭＯＳトランジスタ
である、請求項１に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354697A JP2743670B2 (ja) | 1991-12-19 | 1991-12-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3354697A JP2743670B2 (ja) | 1991-12-19 | 1991-12-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05175826A JPH05175826A (ja) | 1993-07-13 |
| JP2743670B2 true JP2743670B2 (ja) | 1998-04-22 |
Family
ID=18439298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3354697A Expired - Lifetime JP2743670B2 (ja) | 1991-12-19 | 1991-12-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743670B2 (ja) |
-
1991
- 1991-12-19 JP JP3354697A patent/JP2743670B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05175826A (ja) | 1993-07-13 |
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