JPS6160584B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁基板又は導体基板上に複数個の半
導体集積回路（IC）チツプを密接又は密接に近
く接近せしめて配置し、この上に絶縁膜を堆積
し、この絶縁膜のICチツプのボンデイングパツ
ド相当部に穴開けし、この上に配線金属を堆積
し、これを所定の配線形にエツチング加工を施し
た構造を含む分割チツプ形半導体集積回路に関す
る。

集積回路、特に半導体集積回路は、集積化する
ことにより性能向上，小型化，信頼度向上が達成
できると云う純技術的進歩性が期待された他、半
導体のバツチ処理による一括製造システムを活用
した量産により低価格化が何よりの期待であつ
た。

これは、もしウエハー内の欠陥が無視できると
すれば、ウエハー内にトランジスタを１個作るの
も多数個作る場合も工程数は同じであり、これか
ら個々のトランジスタを作るのも更にトランジス
タを互に接続した回路として作りあげるのもほゞ
同じあることによる、そこで一工程から出来るチ
ツプ数を出来るだけ多くとれるようにするのが効
率が良く、１ロツト当りのウエハー枚は出来るだ
け多く、ウエハーからとれるチツプ数を多くする
ように、ウエハー口径は２インチから４インチへ
と、全てを大きくしてきた、又同じ理由でICも
複雑な回路に進み、ICからMSIさらにLSIと進展
してきたのは周知の通りである。しかし、LSIは
数100〜数1000以上の素子を持つ複雑大型の回路
であり、この規模は実際の様々な装置の電子回路
の大くの部分を1chipで包含できる能力である。

このことは、1chipが装置１種に対応すると見
ても良い場合が多いことを意味し、１品種が装置
の台数と同程度しか必要とされないものが多くな
る事を意味する。

即ち同一物を同一工程で出来るだけ沢山作ろう
とする方向に集積回路技術は伸張し、同時に複雑
な回路もこの方式で価格引下げを行なおうとして
きたが、複雑な品種を容易に作れるようになつた
ために、少量品への適用も増えはじめ、少量多品
種化の傾向を強めてきている。この傾向が今後
益々強まることは明かであり、かつ多量生産品種
と同等の低価格を要求することも明らかである。
これらに対し、品種が異つても製造プロセスは全
く同一にし、設計、マスクのコストを低減しよう
と云う努力が払われており、コンピユータ・エイ
テツド・デザイン（CAD）、電子ビーム露光技術
等が開発されている。又、途中までの工程は全く
同じにして一部配線の変更のみで多品種の要求に
応答しようとの技術もあり、これはマスタースラ
イス方式と呼ばれている。

しかしこれらの技術はいずれもかなり限られた
範囲でしか効刀を発揮できないことがわかつてお
り、製造条件を変えねばならないような部分を含
むものについては適用できないし、設計自体の価
格が益々大きな割合を占めるようになりつつあ
る。これらは全て、本来集積回路の経済性はバツ
チ処理による大量生産性から期待されると云う本
質に対し、逆向する方向を向きつつあることを意
味し、予盾する要求である。

本発明は半導体製造の前記特徴を活用し、かつ
予盾した要求となつている少量多品種の要求を実
質的に解決しようとするものである。

この発明の第１の目的は、大量生産製造方式を
駆使して製造された低価格化汎用集積回路チツプ
を主に使用し、目的とする機能を実現することに
ある。これによりLSI自体の設計の費用は大巾に
減少し、少量の生産は必要な部分のみ行えば良く
コスト上昇をおさえられる。

本発明の第２の目的は、上記機能を持つ集積体
を単一チツプで構成されたモノリシツクSi LSI
等を基本的に同じ技術、構造によつて実現させる
ことにある。

これにより単一チツプ集積回路を同じ信頼度，
使用条件，電気的特性を保証できる。

本発明の第３の目的は、集積回路全体の面積が
使用チツプ面積の総計より殆んど多くならないよ
うにすることにある。

そして本発明の第４の目的は、チツプ間の配線
の長さを最短にすることにある。これにより配線
長が伸びる事による信号伝播遅れ、配線浮遊イン
ピーダンスによる特性劣化は最小限度に維持でき
る。

そして発明の第５の目的は、リニアICとMOS
ロジツクIC.バイポーラICとMOS.IC等．基本製
造技術の異るものでも実質的に同一．集積回路要
素とみなして取込めるようにすることにある。

以後本発明につき更に詳細に本発明を説明す
る。

従来、汎用の集積回路のみで目的の機能を実現
するためには、幾つかの種類の集積回路と各々多
数用い、これを多層プリント板回路等にとりつけ
外部結線を行つて実現してきた。

この場合、使用した集積回路はパツケージに入
れられ又はモールドパツクされているため接続用
端子を含めた１個の大きさは、10×20mm以上、大
きいものでは20×500mmもの大きさになる。これ
を接続ピンによりプリント板に取付け配線を行な
うと、平均配線線長は数10mm程度には容易になり
得るし、１個の集積回路の占める平均面積は20mm
×50mm程度には容易になり得る。

１例として2000ゲート程度の１チツプLSIはチ
ツプサイズ５×５mm程度であるが、これを汎用
ICで構成すると100個程度のSSI，MSI，LSIが必
要であつた。これを実装するために100×160mm²程
度の多層プリント板数枚が使用されている。通常
集積回路のチツプは１×１mm²〜５×５mm²程度の大
きさである。従つて上記機能に使用される汎用
ICの実質的必要面積は、最大に見積つても50mm
×50mm程度のはずであり、これをパツケージ化し
たとすれば、55×55mm²程度のものであろうと推定
される。先の2000ゲート１チツプLSIをパツケー
ジ化したとすれば25×50mm²程度の大きさにはなる
ので汎用集積回路を用いても真に必要な大きさは
１チツプLSIの２倍〜３倍程度なのであり、逆に
汎用集積回路を用いても、本来この程度の大きさ
で必要な機能を実現できる潜在的能力を持つもの
である。

パツケージ化された集積回路ではなく、チツプ
をそのまゝ回路に組み込もうとした公知の方法も
あり、これはハイブリツドICと呼ばれている。

これはセラミツク基板等に配線や種々の回路を
金属焼付け等の方法で作つておき、必要な所に
ICチツプを細金属線により熱圧着や超音波ボン
デイングで接続したものである。このボンデイン
グを行なうために、チツプ間は充分の距離をとら
ねばならず配線は長くなり、又各チツプの外側は
チツプ内の構成とは異質の回路構成系となつてい
る。更に回路の重点をチツプ自体の持つものとセ
ラミツク基板上に形成された回路の双方に置こう
としたものであり、全体としてみると平均配線長
は長く、外部接続が多い上に新たに基板上回路設
計を行なわねばならないと云う欠点があり性能に
限界がみえている。この結果ごく僅かの用途を除
き、１チツプLSIが次第にこの領域を置きかえつ
つあり、１チツプの能力が高まれば高まるほどこ
の傾向は進むとみられる。

以上に対し、本発明は以下のごとくして、集積
回路本体の持つ能力を完全に活用できるようにせ
しめたものである。以下実施例につき説明する。

第１図は標準の集積回路チツプの一例である。
２はチツプ、１１は接続用ボンデイングパツド
（引出電極とも呼ばれる）。１２は回路が形成され
ている部分である。このチツプは第２図は示す。
ようなウエハ１に２として配置されていたものが
切出されたものである。ウエハ内でのチツプとチ
ツプの間隙lcは大体100μｍ程で配列されてお
り、この間隙は極めて正確である。

これを、ダイヤモンドホイール、又はレーザー
スクライバー等により間隙lc内を切断してチツプ
に分割するが、この時の切代は50μｍ程度であ
り、この誤差は±20μｍ程度のものである。

従つて第１図のチツプの大きさの誤差も±40μ
ｍより大きくはない。ボンデイングパツト１１
は、例えばlcの中心線からみれば高々150μ程度
の距離に±１程度の誤差でその端辺が配置されて
いる。従つてチツプの辺から、ボンデイングパツ
トの辺までの距離即ち第１図におけるBpは125±
20μｍにある。

第３図は第１図のチツプ２を基板３の上に接着
配列した断面を示したものである。チツプ間の間
隙は最大40μｍとつておけば良く、実質的には密
着させているに等しい。

同図にて２はチツプ、１１はボンデイングパツ
トを示す。

実際にはチツプ２を基板３上に配置する時に幾
分かの誤差が生じる。これは基板に位置出しする
ことにより充分小さな誤差に抑えることができ
る。例えば基板３にチツプ２の寸法に応じた凹部
を所定位置に形成しておき、この凹部にチツプ２
を埋置することにより各チツプの配列位置を決定
するようにしてよい。このチツプ配列時の誤差に
よる間隙は10μｍ程度に見積つておけばよく、従
つてチツプの平均間隙は50μｍ程度となる。従つ
てボンデイングパツド辺間の距離は300μｍであ
る。誤差最大が生じた場合は、各々20μｍ加わる
ためこの距離は340μｍであり、この間の電気信
号の伝播時間は1.1psec.である。

基板の材料はチツプの基板を互に絶縁する場合
は、絶縁基板とするが基板上の全チツプを１チツ
プLSIの一部回路と同等とみなすとすれば、金属
基板でもよく、双方可能であり、自由度がある。
又、熱歪を避けるためにSi基板上にチツプをつけ
る事が有力であり、こうすると以後の取扱いは通
常のLSIチツプの取扱いと全く同じにできる。

ここで、以後の配線のために各チツプのボンデ
イングパツドの位置出しが必要であるが、チツプ
内のパツド配置寸法は正確に与えられているた
め、例えば上面より１視野にパツド１個全体が入
るようにな顕微鏡で見ていれば、チツプの所定位
置のパツドは容易に発見でき、そのパツドがチツ
プに占める位置がわかつているから他のパツドの
位置も測定せずして正確にわかることになる。
又、測定したパツドの位置から他のチツプの所定
パツドの位置も、設計によりわかつているため同
様顕微鏡下に容易に発見できる。これらの位置を
チツプ１ケにつき２ケ所程度例えばレーザー測長
器等で測定していれば、全てのパツドの位置が正
確に決定される。

パツドの大きさは50×50μｍ^２〜100×100μｍ
^２の大きさであるから光学的測定で充分正確に測
定でき、しかも容易に自動測定が可能である。こ
の例ではボンデイングパツドを測定の目印とした
が、チツプ製造の時に用いられた位置合せマーク
を用いることもできる。第４図は、例えば絶縁膜
４として低温CVD法でシリコン酸化膜を形成し
たものであり、厚さは3000Å〜１μｍ程度でもよ
い。これは、ICの層間絶縁膜として用いられて
いる厚さと同じであり、又製作法も同じである。

第５図はこの上にホトレジスト、例えばポジ型
ホトレジスト５を塗布したものである。この状態
でレジストを感光させない赤色光又は赤外線等を
用いた顕微鏡でみれば、第３図の説明と同様に容
易に所定パツドの位置は発見出来る。

この位置に紫外線を細く絞つたビームを当てね
ば、レジストは露光される。紫外線は通常の光学
レンズ系により10μｍφ以下に容易に絞れるので
パツドへの接続用穴を開けるには十分なのであ
る。

前述したと同じ理由により、全てのパツドの位
置関係はわかつているから、光ビームをこれら所
定位置に当てることにより、第１層目の絶縁膜４
の窓開けに必要な場所のレジストを露光すること
ができる。

レジストを現像した後、公知の方法により
SiO₂エツチを行えば、パツド上にスルーホール
を形成することが出来、この状態を第６図に示
す。５はレジスト、４１はスルーホールである。

レジスト露光の工程は、測定されたパツドパタ
ーンの位置関係をもとに通常のホトプロセス用マ
スクを作り、公知のホトプロセスにて行うことも
勿論可能である。レジストを除去し、配線用金属
例えばアルミニウム膜６を公知の方法により、着
形成したのが第７図であり、スルーホール部を通
じて、パツド間の接続がなされている。この上に
ネガ形ホトレジストを塗布し、前のスルーホール
用露光を行つたのと同じ方法により所定配線パタ
ーンとなるようレジスタを露光する。そしてアル
ミニウム膜６を公知の方法によりエツチングする
と、第８図の様に配線が完成する。第９図は上面
より見た例であり、６１，６２，６３はアルミニ
ウムの配線である。

この上に再び絶縁膜を堆積し、これに通常集積
回路のボンデイングバツドと同じボンデイングパ
ツドを設け、パツケージにマウントした端子配線
すれば、複チツプ集積回路は完成する。

又、第８図の構造上に絶縁膜を設け、これに再
び第５図〜第９図の工程をくり返せば２層目の配
線を行なうことが出来る。原理的にこれをくり返
し、多層の配線を形成することが出来る。

以上、ホトプロセスで本実施例のように光ビー
ムを用いる事が出来るのは、露光部分が少なくパ
ツド数とほゞ同じ程度しかないため、全面一括露
光するためにマスクを作るのと工程的に大差ない
こと、又、チツプの配置に多少の誤差がある場合
修正がし易い等のためである。しかし出来上つた
構造や、途中の各層の形成技術は、通常のIC.
LSIを作る技術や構造と全く同じであり、既に従
来IC.LSIで確認された、電気特性．安定性．信
頼性の得られることは明らかであり、全体をまと
めて規模の大きい単チツプと見なして以後取扱う
ことが出来る。又、チツプ間隙は理論的限界まで
つめられていることも明らかであり、当切に述べ
た全ての目的を達成している。

この方式によれば、デイジタル回路中心のIC
にアナログ回路を共存させること、メモリや異種
のICを混在させること、MOSとバイポーラと混
在させること等、内部の単位チツプの選択は極め
て自由である。更に単体のトランジスタのチツプ
を混在させることも可なる事は勿論である。

所でこの様に巨大なLSIを考える時最も問題に
なるのは放熱の問題である。これは、チツプ自体
の消費電力限界と、パツケージの放熱能力の両面
について見る必要がある。前者については、本発
明による集積回路では個々のチツプは充分処理可
能な消費電力のものを平面的に並べてあるので、
単位面積当りの消費電力と熱流密度は単位チツプ
１個を用いた場合と全く同じである。

パツケージの放熱能力は広面積ほど高くでき、
一般には発熱面積に比例するから、従来より難し
くなる事はない。

一方より熱的に有利な条件を作るのには、基本
回路での発熱量を減ずることである。これには回
路の論理振巾を減らし、電源電圧を下げるのが一
方策である。しかしこれをあまり下げると、雑音
マージンが下り１つの回路が他の回路からの誘導
障害をうけ易い等から誤動作の原因となる。

これらに対しては１チツプに集積する、即ち集
積度をあげるのが最も有力であり、本目的にも本
発明は従来の方法による１チツプICの高集積化
を全く同じ効果を発揮できる。

しかし更に雑音余裕度を得るためには配線間に
シールド板を入れる事も出来る。これには、例え
ば第４図の絶縁膜４の上に導体薄層を形成し、更
に絶縁膜を形成し、スルーホールの所では、導体
膜だけに若干大きな孔を設けて接触を避ける程度
の事を考慮すれば、単位チツプ上の回路を、この
上の配線の間は完全に絶縁することが出来る。こ
の方法は更に上部との配線間にも全く同様に適用
できる。

以上のように本発明によれば、従来の大量製造
による効率化の利益をそのまゝ生かし、少量品
種、特定機能のLSIを、実質的なモノリシツク
LSIとして実現することが可能となつた。

この構成要素のチツプは、個別素子から通常
LSI程度の規模のものが多く使用されると考えら
れるから、製造歩留りは高く、本発明の如き分割
チツプ形集積回路では歩留りの下る理由はない。
これに反し、１チツプで異質のIC要素を集積し
たり、又は従来のLSIの数倍以上を集積する場合
は、製造歩留りに対する欠陥の影響が大きく、著
しく歩留り低下を引起こす、これは試験に於いて
１チツプ内を分割して実測することが出来ないた
め、１ケ所でも不良となると、そのチツプ全体を
不良とせざるをえないからである。

本発明では、各々の単位チツプ毎に試験がなさ
れたものを使用することができるので、大規模集
積化しても歩留り維持が可能なのである。

以上、一品種当り少量の場合を想定して進めて
きたが、大量となる場合は、既に詳細に説明した
ことから明白なごとく、工程そのものは自動化に
適した形態を有しており、又配線もマスク方式も
採りうるため、容易に適用可能である。

これまでの実施例に於いては、ICチツプを配
列する基板は、これ専用に考えてきた。この場合
この基板上に複数チツプをもつたもの全体を従来
のICチツプと同等に取扱い、これをパツケージ
の基板に取付けることになる。

しかし、上記ICチツプを配列する基板として
は、非常に多くの選択の自由度がある。この基板
を金属、例えばMOとし、これをパツケージ基板
と共通に使用することもできる。この場合この基
板に直接放熱フインをつければ熱放散の容量は極
めて大きくなり、内部のチツプの集積密度をあげ
るに有利である。その実施例は以下の如くであ
る。

第１０図はこの基板７とチツプ２の形態を示
す。これに外部配線用の端子８及び停止用の外枠
９を取付けたのが第１１図である。

この端子にボンデイング配線し、更に従来の方
法により上に蓋をすれば、封止仕上りとなる。こ
うして出来上つたものが従来のLSIと全く同じ外
形になりうることと、第１０図及び第１１図のパ
ツケージ基板７が金属であれば熱放散に対して理
想的になる事については容易に理解されよう。

【図面の簡単な説明】

第１図及び第２図は通常の集積回路チツプを説
明するための図、第３図乃至第８図は本発明実施
例の製造工程を示す図、第９図は本発明実施例よ
り得られた集積回路の要部平面図、第１０図及び
第１１図は本発明の他の実施例による半導体集積
回路の要部斜視図である。 ２……ICチツプ、３，７……チツプ搭載基
板、４……絶縁膜、６，６１，６２，６３……ア
ルミニウム膜（配線）。

Claims (1)

【特許請求の範囲】
1. １ 基板上に複数の半導体集積回路素子チツプ
   を、接近させて配置し、該半導体集積回路素子チ
   ツプの特定のパツド又は位置合わせマークを測定
   して該半導体集積回路素子チツプの位置及び該半
   導体集積回路素子チツプのボンデイングパツドの
   位置を検出し、次いで該半導体集積回路素子チツ
   プ及び前記基板の表面を覆つて絶縁膜を形成し、
   前記ボンデイングパツドの位置情報に基づいて該
   絶縁膜にボンデイングパツドを表出する開口を形
   成し、次いで該開口内及び絶縁膜上に延在する金
   属層を形成し、該金属層を選択的に除去して前記
   半導体集積回路素子チツプ間を接続する配線層を
   形成する工程を有することを特徴とする半導体装
   置の製造方法。