JPH0571139B2 - - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に多層配線基板
を用いる半導体装置の構造の改良に関する。
を用いる半導体装置の構造の改良に関する。
大規模の半導体集積回路装置(IC)を形成す
る際に多層配線基板が用いられる。
る際に多層配線基板が用いられる。
この多層配線基板には当初アルミナ等のセラミ
ツクスを用いた多層セラミツク配線基板が用いら
れていたが、セラミツクスの誘電率が高いために
配線間の容量が大きくなつて、該ICの動作速度
が低下するという問題があつた。
ツクスを用いた多層セラミツク配線基板が用いら
れていたが、セラミツクスの誘電率が高いために
配線間の容量が大きくなつて、該ICの動作速度
が低下するという問題があつた。
そこで配線間に、特に信号配線間の容量を減少
させて動作速度を向上させるために、低誘導率を
有するポリイミド層を配線層間の絶縁層として用
いて形成した多層配線基板部を上層に設けた多層
セラミツク配線基板が提供されている。
させて動作速度を向上させるために、低誘導率を
有するポリイミド層を配線層間の絶縁層として用
いて形成した多層配線基板部を上層に設けた多層
セラミツク配線基板が提供されている。
この構造はポリイミドよりなる多層配線基体が
フオトリソグラフイ手段を用いる薄膜技術によつ
て形成できパターン精度が大幅に向上されるの
で、配線密度を高め該ICを高集積化するうえに
も極めて有効な構造である。
フオトリソグラフイ手段を用いる薄膜技術によつ
て形成できパターン精度が大幅に向上されるの
で、配線密度を高め該ICを高集積化するうえに
も極めて有効な構造である。
然しながら上記多層配線基板を用いた半導体装
置においては、該多層配線基板の熱伝導率が従来
の多層セラミツク基板に比べて低いために半導体
チツプの温度が上昇し、該半導体装置の性能が損
なわれるという問題があり、チツプの放熱効果を
高める構造の提供が要望されている。
置においては、該多層配線基板の熱伝導率が従来
の多層セラミツク基板に比べて低いために半導体
チツプの温度が上昇し、該半導体装置の性能が損
なわれるという問題があり、チツプの放熱効果を
高める構造の提供が要望されている。
〔従来の技術〕
第4図は従来のポリイミド多層配線基体を上部
に有する多層セラミツク配線基板を用いた半導体
装置の組立構造を模式的に示す部分側断面図であ
る。
に有する多層セラミツク配線基板を用いた半導体
装置の組立構造を模式的に示す部分側断面図であ
る。
同図において、Cは多層セラミツク配線基板、
Pはポリイミド多層配線基体、1a及び1bはセ
ラミツク層、2a及び2bはポリイミド層、3は
タングステン等の金属厚膜よりなる下部パツド、
4及び5は上記金属厚膜が充填された第1のスル
ーホール、6及び7は上記金属厚膜で形成された
第1の層間配線パターン、8及び9は銅等の金属
薄膜が被着された第2のスルーホール、10は上
記金属薄膜で形成された層間配線パターン、11
は上記金属薄膜で形成された上部パターン、12
は上記金属薄膜で形成されたダイステージ、13
は金属ペースト、14は半導体チツプ、15はボ
ンデイング・パツド、16はボンデイング・ワイ
ヤを示す。
Pはポリイミド多層配線基体、1a及び1bはセ
ラミツク層、2a及び2bはポリイミド層、3は
タングステン等の金属厚膜よりなる下部パツド、
4及び5は上記金属厚膜が充填された第1のスル
ーホール、6及び7は上記金属厚膜で形成された
第1の層間配線パターン、8及び9は銅等の金属
薄膜が被着された第2のスルーホール、10は上
記金属薄膜で形成された層間配線パターン、11
は上記金属薄膜で形成された上部パターン、12
は上記金属薄膜で形成されたダイステージ、13
は金属ペースト、14は半導体チツプ、15はボ
ンデイング・パツド、16はボンデイング・ワイ
ヤを示す。
同図に示すように従来の該半導体装置において
は、半導体チツプ14がポリイミド多層配線基体
P上に形成されたダイステージ12上に金属ペー
スト13を用いて固着されていた。
は、半導体チツプ14がポリイミド多層配線基体
P上に形成されたダイステージ12上に金属ペー
スト13を用いて固着されていた。
然しこのようなチツプ搭載構造においては、ポ
リイミドの熱伝導率(〜0.0003cal/cm・sec℃)
がアルミナ・セラミツクの熱伝導率(〜
0.04cal/cm・sec℃)に比べて2桁程度小さいの
で、ポリイミド多層配線基体が設けられず多層セ
ラミツク配線基板上に直に半導体チツプが固着さ
れていた当初の多層セラミツク配線基板における
チツプの搭載構造に比べて、半導体チツプの基板
を介しての放熱が著しく悪く、そのため出力の大
きな半導体チツプにおいては温度上昇によりその
性能が損なわれるという問題を生じていた。
リイミドの熱伝導率(〜0.0003cal/cm・sec℃)
がアルミナ・セラミツクの熱伝導率(〜
0.04cal/cm・sec℃)に比べて2桁程度小さいの
で、ポリイミド多層配線基体が設けられず多層セ
ラミツク配線基板上に直に半導体チツプが固着さ
れていた当初の多層セラミツク配線基板における
チツプの搭載構造に比べて、半導体チツプの基板
を介しての放熱が著しく悪く、そのため出力の大
きな半導体チツプにおいては温度上昇によりその
性能が損なわれるという問題を生じていた。
上記問題点の解決は、セラミツク基板上に、放
熱体を介して直に固着された半導体チツプと、樹
脂層によつて固着された、該樹脂層を層間絶縁膜
とし該チツプに接続する多層の配線を有する多層
樹脂配線基体とを有してなる本発明による半導体
装置によつて達成される。
熱体を介して直に固着された半導体チツプと、樹
脂層によつて固着された、該樹脂層を層間絶縁膜
とし該チツプに接続する多層の配線を有する多層
樹脂配線基体とを有してなる本発明による半導体
装置によつて達成される。
即ち上部にポリイミドを層間絶縁膜とする多層
配線基体を有するセラミツク配線基板を用いて構
成される本発明の半導体装置においては、半導体
チツプが搭載される領域にポリイミドよりなる多
層配線基体を設けずに該領域のセラミツク基板面
を表出せしめておき、該表出セラミツク基板面上
にろう材、金属ペースト等の放熱体を介して直に
半導体チツプを固着し、該半導体チツプのチツプ
間の配線、信号配線、電源配線等の配線は該チツ
プの側方更には上部に配設されるポリイミド多層
配線基体内の配線及びセラミツク配線基板に配設
される配線によつてなされるものである。
配線基体を有するセラミツク配線基板を用いて構
成される本発明の半導体装置においては、半導体
チツプが搭載される領域にポリイミドよりなる多
層配線基体を設けずに該領域のセラミツク基板面
を表出せしめておき、該表出セラミツク基板面上
にろう材、金属ペースト等の放熱体を介して直に
半導体チツプを固着し、該半導体チツプのチツプ
間の配線、信号配線、電源配線等の配線は該チツ
プの側方更には上部に配設されるポリイミド多層
配線基体内の配線及びセラミツク配線基板に配設
される配線によつてなされるものである。
上記のように本発明の構造においては半導体チ
ツプが熱伝導率の高いセラミツク基板上に放熱体
を介し直に固着されるので、該半導体チツプの基
板を介しての熱放散は大幅に増大し、該半導体チ
ツプの温度上昇が防止される。従つて該半導体装
置の性能劣化が防止される。
ツプが熱伝導率の高いセラミツク基板上に放熱体
を介し直に固着されるので、該半導体チツプの基
板を介しての熱放散は大幅に増大し、該半導体チ
ツプの温度上昇が防止される。従つて該半導体装
置の性能劣化が防止される。
以下本発明を図示実施例により、具体的に説明
する。
する。
全図を通じ同一対象物は同一符号で示す。
第1図乃至第3図は本発明の異なる実施例を示
す模式側断面図である。
す模式側断面図である。
第1図において、Cは多層セラミツク配線基
板、Pはポリイミド多層配線基体、1a及び1b
はセラミツク層、2a及び2bはポリイミド層、
3はタングステン等の金属厚膜よりなる下部パツ
ド、4及び5は上記金属厚膜が充填された第1の
スルーホール、6及び7は上記金属厚膜で形成さ
れた第1の層間配線パターン、8及び9は銅等の
金属薄膜が被着された第2のスルーホール、10
は上記金属薄膜で形成された層間配線パターン、
11は上記金属薄膜で形成された上部パターン、
13は金属ペースト、14は半導体チツプ、15
はボンデイング・パツド、16はボンデイング・
ワイヤ、17はチツプ挿入用開孔、18は上記金
属薄膜で形成されたダイステージを示す。
板、Pはポリイミド多層配線基体、1a及び1b
はセラミツク層、2a及び2bはポリイミド層、
3はタングステン等の金属厚膜よりなる下部パツ
ド、4及び5は上記金属厚膜が充填された第1の
スルーホール、6及び7は上記金属厚膜で形成さ
れた第1の層間配線パターン、8及び9は銅等の
金属薄膜が被着された第2のスルーホール、10
は上記金属薄膜で形成された層間配線パターン、
11は上記金属薄膜で形成された上部パターン、
13は金属ペースト、14は半導体チツプ、15
はボンデイング・パツド、16はボンデイング・
ワイヤ、17はチツプ挿入用開孔、18は上記金
属薄膜で形成されたダイステージを示す。
この構造を形成する際には、多層セラミツク配
線基板Cにおける上層のセラミツク層1b上面の
半導体チツプ14が搭載される領域に予め金属厚
膜によりダイステージ18を形成しておき、且つ
多層ポリイミド配線基体Pにおける、チツプ挿入
用開孔17が形成される領域に予め配線を形成し
ないでおく。
線基板Cにおける上層のセラミツク層1b上面の
半導体チツプ14が搭載される領域に予め金属厚
膜によりダイステージ18を形成しておき、且つ
多層ポリイミド配線基体Pにおける、チツプ挿入
用開孔17が形成される領域に予め配線を形成し
ないでおく。
そしてポリイミド配線基体P上に、蒸着手段及
びリソグラフイ手段を用いてチツプ挿入用開孔1
7に対応するエツチング用開孔を有する数1000Å
の厚さの酸化シリコン(SiO)マスク膜を形成
し、例えば四弗化炭素(CF4)と酸素(O2)との
混合ガスを用い、リアクテイブ・イオンエツチン
グ(RIE)手段により上記SiOマスク膜のエツチ
ング用開孔内に表出するポリイミド層2b及び2
aを除去し、多層セラミツク基板Cにおける上層
のセラミツク層1b上面のダイステージ18が配
設されている領域を選択的に表出せしめ、該表出
ダイステージ18上に半導体チツプ14を、例え
ば銀Ag等の微粒子に樹脂バインダを加えてなり
導電性を有する金属ペースト13によつて固着し
た後、通常通りワイヤボンデイングを行う。
びリソグラフイ手段を用いてチツプ挿入用開孔1
7に対応するエツチング用開孔を有する数1000Å
の厚さの酸化シリコン(SiO)マスク膜を形成
し、例えば四弗化炭素(CF4)と酸素(O2)との
混合ガスを用い、リアクテイブ・イオンエツチン
グ(RIE)手段により上記SiOマスク膜のエツチ
ング用開孔内に表出するポリイミド層2b及び2
aを除去し、多層セラミツク基板Cにおける上層
のセラミツク層1b上面のダイステージ18が配
設されている領域を選択的に表出せしめ、該表出
ダイステージ18上に半導体チツプ14を、例え
ば銀Ag等の微粒子に樹脂バインダを加えてなり
導電性を有する金属ペースト13によつて固着し
た後、通常通りワイヤボンデイングを行う。
該構造においてダイステージ18上に半導体チ
ツプ14を固着するのに、金・シリコン
(AuSi)、金・ゲルマニウム(AuGe)等のろう材
を用いても良い。またダイステージ18を設け
ず、セラミツク層1b上に金属ペーストによつて
半導体チツプが直に固着されることもある。
ツプ14を固着するのに、金・シリコン
(AuSi)、金・ゲルマニウム(AuGe)等のろう材
を用いても良い。またダイステージ18を設け
ず、セラミツク層1b上に金属ペーストによつて
半導体チツプが直に固着されることもある。
第2図はポリイミド配線基体Pの層数が増えて
その上面が半導体チツプ14の上面より著しく高
くなる場合に、ワイヤボンデイング性を改善した
実施例である。
その上面が半導体チツプ14の上面より著しく高
くなる場合に、ワイヤボンデイング性を改善した
実施例である。
即ちチツプ挿入用開孔17内に表出するダイス
テージ18上に例えば金属ペースト13によつて
所定の高さを有する銅等の金属チツプ19を固着
し、該金属チツプ19上に同じく金属ペースト1
3を用いて半導体チツプ14を固着することによ
つて、半導体チツプ14上面とポリイミド配線基
体P上面の高さが揃えられ、これによつて半導体
チツプのボンデイング・パツド15とポリイミド
配線基体Pの上部パターン11とワイヤボンデイ
ングが容易ならしめられる。
テージ18上に例えば金属ペースト13によつて
所定の高さを有する銅等の金属チツプ19を固着
し、該金属チツプ19上に同じく金属ペースト1
3を用いて半導体チツプ14を固着することによ
つて、半導体チツプ14上面とポリイミド配線基
体P上面の高さが揃えられ、これによつて半導体
チツプのボンデイング・パツド15とポリイミド
配線基体Pの上部パターン11とワイヤボンデイ
ングが容易ならしめられる。
なお同図において、2c,2dはポリイミド
層、20,21は銅等の金属薄膜が被着されてい
る第2のスルーホール、22,23は銅等の金属
薄膜よりなる層間配線パターンを示す。
層、20,21は銅等の金属薄膜が被着されてい
る第2のスルーホール、22,23は銅等の金属
薄膜よりなる層間配線パターンを示す。
この場合も第1図の実施例同様、ダイステージ
18上に金属チツプ19を固着する際及び金属チ
ツプ19上に半導体チツプ14を固着する際に、
金シリコン(AuSi)、金・ゲルマニウム(AuGe)
等のろう材を用いても良い。またダイステージ1
8を設けず、セラミツク層1b上に金属ペースト
によつて金属チツプ19が直に固着されることも
ある。
18上に金属チツプ19を固着する際及び金属チ
ツプ19上に半導体チツプ14を固着する際に、
金シリコン(AuSi)、金・ゲルマニウム(AuGe)
等のろう材を用いても良い。またダイステージ1
8を設けず、セラミツク層1b上に金属ペースト
によつて金属チツプ19が直に固着されることも
ある。
第3図は配線が更に複雑化し、ポリイミド配線
基体を半導体チツプ14の側方に配設するだけで
は配線が搭載しきれない場合等において、半導体
チツプ14の上部にもポリイミド配線基体を形成
して、配線の搭載容量を増大せしめた例である。
基体を半導体チツプ14の側方に配設するだけで
は配線が搭載しきれない場合等において、半導体
チツプ14の上部にもポリイミド配線基体を形成
して、配線の搭載容量を増大せしめた例である。
即ち該実施例の構造においては、第1図の場合
と同様、2層の配線を有するポリイミド配線基体
Pにチツプ挿入用開孔17を形成し、該開孔17
内に表出しているダイステージ18に金属ペース
ト13で半導体チツプ14を固着した後、該主面
上に厚さ5μm程度のポリイミド層2cを塗布形
成し、該ポリイミド層2cに前述したリソグラフ
イ手段によりポリイミド層2b上の配線パターン
22及び半導体チツプ14上のボンデイング・パ
ツド15を表出するスルーホール20a及び20
bを形成し、該スルーホール20a,20b内を
含むポリイミド層2c上に銅等よりなる厚さ2μ
m程度の金属膜を形成し、通常のリソグラフイ手
段によりパターンニングを行つて、該ポリイミド
層2c上にスルーホール20aを介し層間配線パ
ターン22に接続する層間配線パターン23a及
びスルーホール20bを介しボンデイング・パツ
ド15に接続する層間配線パターン23bを形成
する。
と同様、2層の配線を有するポリイミド配線基体
Pにチツプ挿入用開孔17を形成し、該開孔17
内に表出しているダイステージ18に金属ペース
ト13で半導体チツプ14を固着した後、該主面
上に厚さ5μm程度のポリイミド層2cを塗布形
成し、該ポリイミド層2cに前述したリソグラフ
イ手段によりポリイミド層2b上の配線パターン
22及び半導体チツプ14上のボンデイング・パ
ツド15を表出するスルーホール20a及び20
bを形成し、該スルーホール20a,20b内を
含むポリイミド層2c上に銅等よりなる厚さ2μ
m程度の金属膜を形成し、通常のリソグラフイ手
段によりパターンニングを行つて、該ポリイミド
層2c上にスルーホール20aを介し層間配線パ
ターン22に接続する層間配線パターン23a及
びスルーホール20bを介しボンデイング・パツ
ド15に接続する層間配線パターン23bを形成
する。
次いで該主面上に厚さ5μm程度のポリイミド
層2dを塗布形成し、上記と同様な方法により該
ポリイミド層2d上にスルーホール21a及び2
1bを介し層間配線パターン23a及び23bに
接続する上部配線パターン24を形成する。
層2dを塗布形成し、上記と同様な方法により該
ポリイミド層2d上にスルーホール21a及び2
1bを介し層間配線パターン23a及び23bに
接続する上部配線パターン24を形成する。
該実施例においても、ダイステージ18上に半
導体チツプ14を固着するのに、金シリコン
(AuSi)、金・ゲルマニウム(AuGe)等のろう材
を用いても良い。またダイステージ18を設け
ず、セラミツク基板1b上に金属ペーストによつ
て半導体装置チツプが直に固着されることもあ
る。
導体チツプ14を固着するのに、金シリコン
(AuSi)、金・ゲルマニウム(AuGe)等のろう材
を用いても良い。またダイステージ18を設け
ず、セラミツク基板1b上に金属ペーストによつ
て半導体装置チツプが直に固着されることもあ
る。
なお上記実施例のように半導体チツプ上にもポ
リイミド配線基体が配設される構造を形成するに
際して、セラミツク基板上に半導体チツプを固着
した後に、上記実施例に示したような形成手段に
よりポリイミド配線基体の一層目から順次形成し
て行つても良い。
リイミド配線基体が配設される構造を形成するに
際して、セラミツク基板上に半導体チツプを固着
した後に、上記実施例に示したような形成手段に
よりポリイミド配線基体の一層目から順次形成し
て行つても良い。
以上の実施例に示した多層樹脂配線基体は、総
てポリイミドを層間絶縁用樹脂に用いているが、
該層間絶縁用の樹脂は上記ポリイミドに限られる
ものではない。
てポリイミドを層間絶縁用樹脂に用いているが、
該層間絶縁用の樹脂は上記ポリイミドに限られる
ものではない。
以上説明のように、上部に低誘導率を有する樹
脂を層間絶縁層としてなる多層樹脂配線基体を有
する多層セラミツク配線基板を用いて構成される
本発明の半導体装置においては、半導体チツプが
熱抵抗の低い金属ペースト、ろう材等の放熱体を
介して直にセラミツク基板上に固着される。
脂を層間絶縁層としてなる多層樹脂配線基体を有
する多層セラミツク配線基板を用いて構成される
本発明の半導体装置においては、半導体チツプが
熱抵抗の低い金属ペースト、ろう材等の放熱体を
介して直にセラミツク基板上に固着される。
そのため半導体チツプの基板を介しての熱放散
は従来に比べ大幅に増大し、該半導体チツプの温
度上昇が防止されので、高出力の半導体装置等に
おける発熱による性能劣化が防止される。
は従来に比べ大幅に増大し、該半導体チツプの温
度上昇が防止されので、高出力の半導体装置等に
おける発熱による性能劣化が防止される。
第1図乃至第3図は上部に樹脂を層間絶縁層と
してなる多層樹脂配線基体を有する多層セラミツ
ク配線基板を用いて構成される本発明の異なる実
施例を示す模式側断面図で、第4図は従来構造を
示す模式側断面図である。 図において、Cは多層セラミツク配線基板、P
はポリイミド多層配線基体、1a及び1bはセラ
ミツク層、2a及び2bはポリイミド層、3は金
属厚膜よりなる下部パツド、4及び5は金属厚膜
が充填された第1のスルーホール、6及び7は金
属厚膜で形成された第1の層間配線パターン、8
及び9は金属薄膜が被着された第2のスルーホー
ル、10は金属薄膜で形成された層間配線パター
ン、11は金属薄膜で形成された上部パターン、
13は金属ペースト、14は半導体チツプ、15
はボンデイング・パツド、16はボンデイング・
ワイヤ、17はチツプ挿入用開孔、18は金属厚
膜で形成されたダイステージ、を示す。
してなる多層樹脂配線基体を有する多層セラミツ
ク配線基板を用いて構成される本発明の異なる実
施例を示す模式側断面図で、第4図は従来構造を
示す模式側断面図である。 図において、Cは多層セラミツク配線基板、P
はポリイミド多層配線基体、1a及び1bはセラ
ミツク層、2a及び2bはポリイミド層、3は金
属厚膜よりなる下部パツド、4及び5は金属厚膜
が充填された第1のスルーホール、6及び7は金
属厚膜で形成された第1の層間配線パターン、8
及び9は金属薄膜が被着された第2のスルーホー
ル、10は金属薄膜で形成された層間配線パター
ン、11は金属薄膜で形成された上部パターン、
13は金属ペースト、14は半導体チツプ、15
はボンデイング・パツド、16はボンデイング・
ワイヤ、17はチツプ挿入用開孔、18は金属厚
膜で形成されたダイステージ、を示す。
Claims (1)
- 【特許請求の範囲】 1 セラミツク基板上に、放熱体を介して直に固
着された半導体チツプと、樹脂層によつて固着さ
れた、該樹脂層を層間絶縁膜とし該チツプに接続
する多層の配線を有する多層樹脂配線基体とを有
してなることを特徴とする半導体装置。 2 上記多層配線基体が、半導体チツプ上を覆つ
てなることを特徴とする特許請求の範囲第1項記
載の半導体装置。 3 上記セラミツク基板が、該半導体チツプに接
続する配線を有する多層セラミツク配線基板より
なることを特徴とする特許請求の範囲第1項記載
の半導体装置。 4 上記放熱体が、メタライズ層とろう材よりな
ることを特徴とする特許請求の範囲第1項記載の
半導体装置。 5 上記放熱体が、金属ペーストよりなることを
特徴とする特許請求の範囲第1項記載の半導体装
置。 6 上記放熱体が、金属チツプを含んでなること
を特徴とする特許請求の範囲第1項記載の半導体
装置。 7 上記樹脂が、ポリイミドよりなることを特徴
とする特許請求の範囲第1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59270443A JPS61148847A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59270443A JPS61148847A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61148847A JPS61148847A (ja) | 1986-07-07 |
JPH0571139B2 true JPH0571139B2 (ja) | 1993-10-06 |
Family
ID=17486352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59270443A Granted JPS61148847A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61148847A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3214470B2 (ja) * | 1998-11-16 | 2001-10-02 | 日本電気株式会社 | マルチチップモジュール及びその製造方法 |
JP2001332859A (ja) * | 2000-05-22 | 2001-11-30 | Murata Mfg Co Ltd | 積層型セラミック電子部品およびその製造方法ならびに電子装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5856451B2 (ja) * | 1978-04-05 | 1983-12-15 | シ−メンス・アクチエンゲゼルシヤフト | 低圧しや断器用駆動装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5856451U (ja) * | 1981-10-07 | 1983-04-16 | 三菱電機株式会社 | 半導体装置 |
-
1984
- 1984-12-21 JP JP59270443A patent/JPS61148847A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5856451B2 (ja) * | 1978-04-05 | 1983-12-15 | シ−メンス・アクチエンゲゼルシヤフト | 低圧しや断器用駆動装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS61148847A (ja) | 1986-07-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |