JPS63263943A - デ−タバス回路 - Google Patents
デ−タバス回路Info
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- JPS63263943A JPS63263943A JP62100519A JP10051987A JPS63263943A JP S63263943 A JPS63263943 A JP S63263943A JP 62100519 A JP62100519 A JP 62100519A JP 10051987 A JP10051987 A JP 10051987A JP S63263943 A JPS63263943 A JP S63263943A
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- JP
- Japan
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- data bus
- data
- clock
- circuit
- bus
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- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路によるデータバス回路に関し、
特にCMO3回路によるデータバス回路に関する。
特にCMO3回路によるデータバス回路に関する。
” 〔従来の技術〕
従来、複数のクロックに同期したデータ転送を単一のデ
ータバスを共有して行なう場合、そのデータバスはスタ
ティックバスとして構成されていた。第5図はそのデー
タバス回路の一例を示す回路図であり、第6図はその動
作タイミングの一例を示す図である。第5図に示した回
路はデータバス1ビツト分に相当するものである。デー
タAは出力イネーブル信号EAがクロックΦAに同期化
された信号53によりデータバスDBに出力され、また
データBは出力イネーブル信号EaがクロックΦBに同
期化された信号54によりデータバスDBに出力される
。クロックΦAとΦBは互いに非同期であるが、データ
バス回路上でデータA。
ータバスを共有して行なう場合、そのデータバスはスタ
ティックバスとして構成されていた。第5図はそのデー
タバス回路の一例を示す回路図であり、第6図はその動
作タイミングの一例を示す図である。第5図に示した回
路はデータバス1ビツト分に相当するものである。デー
タAは出力イネーブル信号EAがクロックΦAに同期化
された信号53によりデータバスDBに出力され、また
データBは出力イネーブル信号EaがクロックΦBに同
期化された信号54によりデータバスDBに出力される
。クロックΦAとΦBは互いに非同期であるが、データ
バス回路上でデータA。
Bが競合しないようにEA 、EBのアービトレイショ
ンがとられている。53.54の信号が双方ともインア
クティブの時はDBはフローティングとなる。51.5
2の回路は、一般によく用いられる3ステート出力バツ
フアである。
ンがとられている。53.54の信号が双方ともインア
クティブの時はDBはフローティングとなる。51.5
2の回路は、一般によく用いられる3ステート出力バツ
フアである。
上述したスタティックバス構成は比較的動作が安定して
おり設計が容易なのが特徴であるが、第5図51.52
に示されるように出力バッファ部の回路規模が大きくな
るうえにバスの負荷容量が大きくなり高速動作には向か
ないという欠点がある。
おり設計が容易なのが特徴であるが、第5図51.52
に示されるように出力バッファ部の回路規模が大きくな
るうえにバスの負荷容量が大きくなり高速動作には向か
ないという欠点がある。
上述した従来のスタティックバス構成のデータバス回路
に対し、本発明は複数の非同期クロックに同期したデー
タ転送においてもダイナミック転送を可能とするデータ
バス回路を提供するという独創的内容を有する。
に対し、本発明は複数の非同期クロックに同期したデー
タ転送においてもダイナミック転送を可能とするデータ
バス回路を提供するという独創的内容を有する。
本発明のデータバス回路は、単一のデータバス上におけ
るデータ転送が複数のクロックに同期して行なわれるデ
ータバス回路において、少なくとも一種以上のクロック
に同期して前記クロックサイクルの前半に該バスのプリ
チャージを行なう手段を有し、ダイナミック動作による
データ転送を実現させている。
るデータ転送が複数のクロックに同期して行なわれるデ
ータバス回路において、少なくとも一種以上のクロック
に同期して前記クロックサイクルの前半に該バスのプリ
チャージを行なう手段を有し、ダイナミック動作による
データ転送を実現させている。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す回路図であり、データ
バス1ビツト分について示したものである。第2図はそ
の動作タイミングの一例を示した図である。信号EA、
EBはそれぞれの非同期クロックΦ。、Φ8の立下り同
期した信号であるが、データ人−及びWの転送サイクル
が重複しないようにアービトレイションがとられている
ものとする。まず、EAがアクティブになると、制御回
路17によってEAと重なるΦ4のハイレベル(以下“
H°′とする)期間だけ「【がアクティブになる。この
時出力バッファ回路11.12の出力値はハイインピー
ダンス(“Hi−z”)となっている。11の出力値“
’Hi−z”は回路13に入力しているΦいによるもの
で、12の出力値“Hi −z ”は回路14に入力し
ている信号Enがインアクティブになっていることによ
る。したがって、この期間データバスDBは[1のアク
ティブを受けたP−チャンネル型MO3)ランジスタ1
8によりH″にプリチャージされる。次にΦ、がローレ
ベル(以下II L IIとする)になるとトランジス
タ18が0FFI、信号15がアクティブとなるため、
データ人−が“H”の時は出力バッファ回路11により
DBはプルダウンし、“L IIを出力し、データ人−
が“L″の時は回路11の出力は’Hi−z”となるの
でDBはプリチャージされているII HIIが保持さ
れる。EAがインアクティブになり転送サイクルが終了
すると、信号15がインアクティブとなり、DBはフロ
ーティングとなる。データ刊−を出力する転送サイクル
においても信号EB、クロックΦ8に基づいてまったく
同様の動作がなされる。
バス1ビツト分について示したものである。第2図はそ
の動作タイミングの一例を示した図である。信号EA、
EBはそれぞれの非同期クロックΦ。、Φ8の立下り同
期した信号であるが、データ人−及びWの転送サイクル
が重複しないようにアービトレイションがとられている
ものとする。まず、EAがアクティブになると、制御回
路17によってEAと重なるΦ4のハイレベル(以下“
H°′とする)期間だけ「【がアクティブになる。この
時出力バッファ回路11.12の出力値はハイインピー
ダンス(“Hi−z”)となっている。11の出力値“
’Hi−z”は回路13に入力しているΦいによるもの
で、12の出力値“Hi −z ”は回路14に入力し
ている信号Enがインアクティブになっていることによ
る。したがって、この期間データバスDBは[1のアク
ティブを受けたP−チャンネル型MO3)ランジスタ1
8によりH″にプリチャージされる。次にΦ、がローレ
ベル(以下II L IIとする)になるとトランジス
タ18が0FFI、信号15がアクティブとなるため、
データ人−が“H”の時は出力バッファ回路11により
DBはプルダウンし、“L IIを出力し、データ人−
が“L″の時は回路11の出力は’Hi−z”となるの
でDBはプリチャージされているII HIIが保持さ
れる。EAがインアクティブになり転送サイクルが終了
すると、信号15がインアクティブとなり、DBはフロ
ーティングとなる。データ刊−を出力する転送サイクル
においても信号EB、クロックΦ8に基づいてまったく
同様の動作がなされる。
第3図は本発明の第2の実施例を示すブロック図であり
、データバス1ビツト分について示したものである。第
4図はその動作タイミングの一例を示した図である。第
1の実施例と同様にクロックΦ、、Φ8は非同期であり
、データA及びデータBの転送サイクルが重複しないよ
うに出力イネーブル信号EA、EBのアービトレイショ
ンがとられているものとする。イネーブル信号E8がイ
ンアクティブの時はこのデータバス回路は、単にΦAに
基づいたダイナミックデータバス回路として動作する。
、データバス1ビツト分について示したものである。第
4図はその動作タイミングの一例を示した図である。第
1の実施例と同様にクロックΦ、、Φ8は非同期であり
、データA及びデータBの転送サイクルが重複しないよ
うに出力イネーブル信号EA、EBのアービトレイショ
ンがとられているものとする。イネーブル信号E8がイ
ンアクティブの時はこのデータバス回路は、単にΦAに
基づいたダイナミックデータバス回路として動作する。
ここでイネーブル信号EBがアクティブになった場合は
それを受けたΦBラッチの出力信号33により「【が無
条件にインアクティブとなり、プリチャージ用トランジ
スタ35は信号33が′L″の間OFFすることになる
。一方この時データBは3ステート出力バツフア32に
よりDBに対しスタティックに出力される。本実施例は
クロックΦBのサイクルタイムが非常に遅く、DBによ
るデータの保持が充分でなく、第1の実施例のような構
成をとれない場合においても本発明を適用した回避策の
一例である。
それを受けたΦBラッチの出力信号33により「【が無
条件にインアクティブとなり、プリチャージ用トランジ
スタ35は信号33が′L″の間OFFすることになる
。一方この時データBは3ステート出力バツフア32に
よりDBに対しスタティックに出力される。本実施例は
クロックΦBのサイクルタイムが非常に遅く、DBによ
るデータの保持が充分でなく、第1の実施例のような構
成をとれない場合においても本発明を適用した回避策の
一例である。
以上説明したように本発明は、単一のデータバス上で、
複数の非同期クロックに同期してデータ転送が行なわれ
る場合においてもデータバスをプリチャージする手段を
講じることにより完全ダイナミックバス化あるいはスタ
ティック−ダイナミック複合バス化でき、ダイナミック
バス回路の利点であるところの出力バッファ回路構成が
単純、バス自体の容量が小さくなり高速動作が可能、出
力バッファ最終段のトランジスタをバス配線の下に作る
ことができ実効的な占有面積が小さいなどを実現できる
効果がある。
複数の非同期クロックに同期してデータ転送が行なわれ
る場合においてもデータバスをプリチャージする手段を
講じることにより完全ダイナミックバス化あるいはスタ
ティック−ダイナミック複合バス化でき、ダイナミック
バス回路の利点であるところの出力バッファ回路構成が
単純、バス自体の容量が小さくなり高速動作が可能、出
力バッファ最終段のトランジスタをバス配線の下に作る
ことができ実効的な占有面積が小さいなどを実現できる
効果がある。
第1図は本発明の第1の実施例を示す回路図、第2図は
第1図の動作タイミングの一例を示す図、第3図は本発
明の第2の実施例を示す回路図、第4図は第3図の動作
タイミングの一例を示す図、第5図および第6図は従来
例を示す回路図とその動作タイミングの一例を示す図で
ある。 DB・・・データバス、Φ、、ΦB・・・クロック、A
、B、A、B・・・データ、EA・EB・[【・ ]5
.16.33,53.54・・・制御信号、17゜34
・・・プリチャージ制御回路、18.35・・・プリチ
ャージトランジスタ、13.14・・・データ出力制御
回路、11.12,31,32,51.52=7一
第1図の動作タイミングの一例を示す図、第3図は本発
明の第2の実施例を示す回路図、第4図は第3図の動作
タイミングの一例を示す図、第5図および第6図は従来
例を示す回路図とその動作タイミングの一例を示す図で
ある。 DB・・・データバス、Φ、、ΦB・・・クロック、A
、B、A、B・・・データ、EA・EB・[【・ ]5
.16.33,53.54・・・制御信号、17゜34
・・・プリチャージ制御回路、18.35・・・プリチ
ャージトランジスタ、13.14・・・データ出力制御
回路、11.12,31,32,51.52=7一
Claims (1)
- 単一のデータバス上におけるデータ転送が複数のクロッ
クに同期して行なわれるデータバス回路において、少な
くとも一種以上のクロックに同期して前記クロックサイ
クルの前半に該バスのプリチャージを行なう手段を有し
、ダイナミック動作によりデータ転送を行なうことを特
徴とするデータバス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62100519A JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62100519A JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63263943A true JPS63263943A (ja) | 1988-10-31 |
JPH0681146B2 JPH0681146B2 (ja) | 1994-10-12 |
Family
ID=14276203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62100519A Expired - Lifetime JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0681146B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202773A (ja) * | 1992-12-28 | 1994-07-22 | Toshiba Corp | 半導体集積回路装置 |
KR100443037B1 (ko) * | 2002-01-16 | 2004-08-04 | 윤성호 | 법면보호블록 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
JPS58211226A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | プリチヤ−ジ回路 |
JPS61161824A (ja) * | 1985-01-11 | 1986-07-22 | Hitachi Ltd | バスラインのプリチャージ回路 |
JPS61217828A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | バス方式 |
-
1987
- 1987-04-22 JP JP62100519A patent/JPH0681146B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
JPS58211226A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | プリチヤ−ジ回路 |
JPS61161824A (ja) * | 1985-01-11 | 1986-07-22 | Hitachi Ltd | バスラインのプリチャージ回路 |
JPS61217828A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | バス方式 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06202773A (ja) * | 1992-12-28 | 1994-07-22 | Toshiba Corp | 半導体集積回路装置 |
US5400284A (en) * | 1992-12-28 | 1995-03-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
KR100443037B1 (ko) * | 2002-01-16 | 2004-08-04 | 윤성호 | 법면보호블록 |
Also Published As
Publication number | Publication date |
---|---|
JPH0681146B2 (ja) | 1994-10-12 |
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