JPS63263943A - デ−タバス回路 - Google Patents
デ−タバス回路Info
- Publication number
- JPS63263943A JPS63263943A JP62100519A JP10051987A JPS63263943A JP S63263943 A JPS63263943 A JP S63263943A JP 62100519 A JP62100519 A JP 62100519A JP 10051987 A JP10051987 A JP 10051987A JP S63263943 A JPS63263943 A JP S63263943A
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- JP
- Japan
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- data bus
- data
- clock
- circuit
- bus
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- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Small-Scale Networks (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路によるデータバス回路に関し、
特にＣＭＯ３回路によるデータバス回路に関する。
特にＣＭＯ３回路によるデータバス回路に関する。
” 〔従来の技術〕
従来、複数のクロックに同期したデータ転送を単一のデ
ータバスを共有して行なう場合、そのデータバスはスタ
ティックバスとして構成されていた。第５図はそのデー
タバス回路の一例を示す回路図であり、第６図はその動
作タイミングの一例を示す図である。第５図に示した回
路はデータバス１ビツト分に相当するものである。デー
タＡは出力イネーブル信号ＥＡがクロックΦＡに同期化
された信号５３によりデータバスＤＢに出力され、また
データＢは出力イネーブル信号ＥａがクロックΦＢに同
期化された信号５４によりデータバスＤＢに出力される
。クロックΦＡとΦＢは互いに非同期であるが、データ
バス回路上でデータＡ。
ータバスを共有して行なう場合、そのデータバスはスタ
ティックバスとして構成されていた。第５図はそのデー
タバス回路の一例を示す回路図であり、第６図はその動
作タイミングの一例を示す図である。第５図に示した回
路はデータバス１ビツト分に相当するものである。デー
タＡは出力イネーブル信号ＥＡがクロックΦＡに同期化
された信号５３によりデータバスＤＢに出力され、また
データＢは出力イネーブル信号ＥａがクロックΦＢに同
期化された信号５４によりデータバスＤＢに出力される
。クロックΦＡとΦＢは互いに非同期であるが、データ
バス回路上でデータＡ。
Ｂが競合しないようにＥＡ 、ＥＢのアービトレイショ
ンがとられている。５３．５４の信号が双方ともインア
クティブの時はＤＢはフローティングとなる。５１．５
２の回路は、一般によく用いられる３ステート出力バツ
フアである。
ンがとられている。５３．５４の信号が双方ともインア
クティブの時はＤＢはフローティングとなる。５１．５
２の回路は、一般によく用いられる３ステート出力バツ
フアである。
上述したスタティックバス構成は比較的動作が安定して
おり設計が容易なのが特徴であるが、第５図５１．５２
に示されるように出力バッファ部の回路規模が大きくな
るうえにバスの負荷容量が大きくなり高速動作には向か
ないという欠点がある。
おり設計が容易なのが特徴であるが、第５図５１．５２
に示されるように出力バッファ部の回路規模が大きくな
るうえにバスの負荷容量が大きくなり高速動作には向か
ないという欠点がある。
上述した従来のスタティックバス構成のデータバス回路
に対し、本発明は複数の非同期クロックに同期したデー
タ転送においてもダイナミック転送を可能とするデータ
バス回路を提供するという独創的内容を有する。
に対し、本発明は複数の非同期クロックに同期したデー
タ転送においてもダイナミック転送を可能とするデータ
バス回路を提供するという独創的内容を有する。
本発明のデータバス回路は、単一のデータバス上におけ
るデータ転送が複数のクロックに同期して行なわれるデ
ータバス回路において、少なくとも一種以上のクロック
に同期して前記クロックサイクルの前半に該バスのプリ
チャージを行なう手段を有し、ダイナミック動作による
データ転送を実現させている。
るデータ転送が複数のクロックに同期して行なわれるデ
ータバス回路において、少なくとも一種以上のクロック
に同期して前記クロックサイクルの前半に該バスのプリ
チャージを行なう手段を有し、ダイナミック動作による
データ転送を実現させている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図であり、データ
バス１ビツト分について示したものである。第２図はそ
の動作タイミングの一例を示した図である。信号ＥＡ、
ＥＢはそれぞれの非同期クロックΦ。、Φ８の立下り同
期した信号であるが、データ人−及びＷの転送サイクル
が重複しないようにアービトレイションがとられている
ものとする。まず、ＥＡがアクティブになると、制御回
路１７によってＥＡと重なるΦ４のハイレベル（以下“
Ｈ°′とする）期間だけ「【がアクティブになる。この
時出力バッファ回路１１．１２の出力値はハイインピー
ダンス（“Ｈｉ−ｚ”）となっている。１１の出力値“
’Ｈｉ−ｚ”は回路１３に入力しているΦいによるもの
で、１２の出力値“Ｈｉ −ｚ ”は回路１４に入力し
ている信号Ｅｎがインアクティブになっていることによ
る。したがって、この期間データバスＤＢは［１のアク
ティブを受けたＰ−チャンネル型ＭＯ３）ランジスタ１
８によりＨ″にプリチャージされる。次にΦ、がローレ
ベル（以下ＩＩ Ｌ ＩＩとする）になるとトランジス
タ１８が０ＦＦＩ、信号１５がアクティブとなるため、
データ人−が“Ｈ”の時は出力バッファ回路１１により
ＤＢはプルダウンし、“Ｌ ＩＩを出力し、データ人−
が“Ｌ″の時は回路１１の出力は’Ｈｉ−ｚ”となるの
でＤＢはプリチャージされているＩＩ ＨＩＩが保持さ
れる。ＥＡがインアクティブになり転送サイクルが終了
すると、信号１５がインアクティブとなり、ＤＢはフロ
ーティングとなる。データ刊−を出力する転送サイクル
においても信号ＥＢ、クロックΦ８に基づいてまったく
同様の動作がなされる。
バス１ビツト分について示したものである。第２図はそ
の動作タイミングの一例を示した図である。信号ＥＡ、
ＥＢはそれぞれの非同期クロックΦ。、Φ８の立下り同
期した信号であるが、データ人−及びＷの転送サイクル
が重複しないようにアービトレイションがとられている
ものとする。まず、ＥＡがアクティブになると、制御回
路１７によってＥＡと重なるΦ４のハイレベル（以下“
Ｈ°′とする）期間だけ「【がアクティブになる。この
時出力バッファ回路１１．１２の出力値はハイインピー
ダンス（“Ｈｉ−ｚ”）となっている。１１の出力値“
’Ｈｉ−ｚ”は回路１３に入力しているΦいによるもの
で、１２の出力値“Ｈｉ −ｚ ”は回路１４に入力し
ている信号Ｅｎがインアクティブになっていることによ
る。したがって、この期間データバスＤＢは［１のアク
ティブを受けたＰ−チャンネル型ＭＯ３）ランジスタ１
８によりＨ″にプリチャージされる。次にΦ、がローレ
ベル（以下ＩＩ Ｌ ＩＩとする）になるとトランジス
タ１８が０ＦＦＩ、信号１５がアクティブとなるため、
データ人−が“Ｈ”の時は出力バッファ回路１１により
ＤＢはプルダウンし、“Ｌ ＩＩを出力し、データ人−
が“Ｌ″の時は回路１１の出力は’Ｈｉ−ｚ”となるの
でＤＢはプリチャージされているＩＩ ＨＩＩが保持さ
れる。ＥＡがインアクティブになり転送サイクルが終了
すると、信号１５がインアクティブとなり、ＤＢはフロ
ーティングとなる。データ刊−を出力する転送サイクル
においても信号ＥＢ、クロックΦ８に基づいてまったく
同様の動作がなされる。
第３図は本発明の第２の実施例を示すブロック図であり
、データバス１ビツト分について示したものである。第
４図はその動作タイミングの一例を示した図である。第
１の実施例と同様にクロックΦ、、Φ８は非同期であり
、データＡ及びデータＢの転送サイクルが重複しないよ
うに出力イネーブル信号ＥＡ、ＥＢのアービトレイショ
ンがとられているものとする。イネーブル信号Ｅ８がイ
ンアクティブの時はこのデータバス回路は、単にΦＡに
基づいたダイナミックデータバス回路として動作する。
、データバス１ビツト分について示したものである。第
４図はその動作タイミングの一例を示した図である。第
１の実施例と同様にクロックΦ、、Φ８は非同期であり
、データＡ及びデータＢの転送サイクルが重複しないよ
うに出力イネーブル信号ＥＡ、ＥＢのアービトレイショ
ンがとられているものとする。イネーブル信号Ｅ８がイ
ンアクティブの時はこのデータバス回路は、単にΦＡに
基づいたダイナミックデータバス回路として動作する。
ここでイネーブル信号ＥＢがアクティブになった場合は
それを受けたΦＢラッチの出力信号３３により「【が無
条件にインアクティブとなり、プリチャージ用トランジ
スタ３５は信号３３が′Ｌ″の間ＯＦＦすることになる
。一方この時データＢは３ステート出力バツフア３２に
よりＤＢに対しスタティックに出力される。本実施例は
クロックΦＢのサイクルタイムが非常に遅く、ＤＢによ
るデータの保持が充分でなく、第１の実施例のような構
成をとれない場合においても本発明を適用した回避策の
一例である。
それを受けたΦＢラッチの出力信号３３により「【が無
条件にインアクティブとなり、プリチャージ用トランジ
スタ３５は信号３３が′Ｌ″の間ＯＦＦすることになる
。一方この時データＢは３ステート出力バツフア３２に
よりＤＢに対しスタティックに出力される。本実施例は
クロックΦＢのサイクルタイムが非常に遅く、ＤＢによ
るデータの保持が充分でなく、第１の実施例のような構
成をとれない場合においても本発明を適用した回避策の
一例である。
以上説明したように本発明は、単一のデータバス上で、
複数の非同期クロックに同期してデータ転送が行なわれ
る場合においてもデータバスをプリチャージする手段を
講じることにより完全ダイナミックバス化あるいはスタ
ティック−ダイナミック複合バス化でき、ダイナミック
バス回路の利点であるところの出力バッファ回路構成が
単純、バス自体の容量が小さくなり高速動作が可能、出
力バッファ最終段のトランジスタをバス配線の下に作る
ことができ実効的な占有面積が小さいなどを実現できる
効果がある。
複数の非同期クロックに同期してデータ転送が行なわれ
る場合においてもデータバスをプリチャージする手段を
講じることにより完全ダイナミックバス化あるいはスタ
ティック−ダイナミック複合バス化でき、ダイナミック
バス回路の利点であるところの出力バッファ回路構成が
単純、バス自体の容量が小さくなり高速動作が可能、出
力バッファ最終段のトランジスタをバス配線の下に作る
ことができ実効的な占有面積が小さいなどを実現できる
効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の動作タイミングの一例を示す図、第３図は本発
明の第２の実施例を示す回路図、第４図は第３図の動作
タイミングの一例を示す図、第５図および第６図は従来
例を示す回路図とその動作タイミングの一例を示す図で
ある。 ＤＢ・・・データバス、Φ、、ΦＢ・・・クロック、Ａ
、Ｂ、Ａ、Ｂ・・・データ、ＥＡ・ＥＢ・［【・ ］５
．１６．３３，５３．５４・・・制御信号、１７゜３４
・・・プリチャージ制御回路、１８．３５・・・プリチ
ャージトランジスタ、１３．１４・・・データ出力制御
回路、１１．１２，３１，３２，５１．５２＝７一
第１図の動作タイミングの一例を示す図、第３図は本発
明の第２の実施例を示す回路図、第４図は第３図の動作
タイミングの一例を示す図、第５図および第６図は従来
例を示す回路図とその動作タイミングの一例を示す図で
ある。 ＤＢ・・・データバス、Φ、、ΦＢ・・・クロック、Ａ
、Ｂ、Ａ、Ｂ・・・データ、ＥＡ・ＥＢ・［【・ ］５
．１６．３３，５３．５４・・・制御信号、１７゜３４
・・・プリチャージ制御回路、１８．３５・・・プリチ
ャージトランジスタ、１３．１４・・・データ出力制御
回路、１１．１２，３１，３２，５１．５２＝７一
Claims (1)
- 単一のデータバス上におけるデータ転送が複数のクロッ
クに同期して行なわれるデータバス回路において、少な
くとも一種以上のクロックに同期して前記クロックサイ
クルの前半に該バスのプリチャージを行なう手段を有し
、ダイナミック動作によりデータ転送を行なうことを特
徴とするデータバス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100519A JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100519A JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63263943A true JPS63263943A (ja) | 1988-10-31 |
| JPH0681146B2 JPH0681146B2 (ja) | 1994-10-12 |
Family
ID=14276203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100519A Expired - Lifetime JPH0681146B2 (ja) | 1987-04-22 | 1987-04-22 | デ−タバス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681146B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202773A (ja) * | 1992-12-28 | 1994-07-22 | Toshiba Corp | 半導体集積回路装置 |
| KR100443037B1 (ko) * | 2002-01-16 | 2004-08-04 | 윤성호 | 법면보호블록 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
| JPS58211226A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | プリチヤ−ジ回路 |
| JPS61161824A (ja) * | 1985-01-11 | 1986-07-22 | Hitachi Ltd | バスラインのプリチャージ回路 |
| JPS61217828A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | バス方式 |
-
1987
- 1987-04-22 JP JP62100519A patent/JPH0681146B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164631A (en) * | 1980-05-22 | 1981-12-17 | Toshiba Corp | Signal line precharging circuit |
| JPS5833739A (ja) * | 1981-08-21 | 1983-02-28 | Toshiba Corp | バスライン駆動回路 |
| JPS58211226A (ja) * | 1982-05-31 | 1983-12-08 | Toshiba Corp | プリチヤ−ジ回路 |
| JPS61161824A (ja) * | 1985-01-11 | 1986-07-22 | Hitachi Ltd | バスラインのプリチャージ回路 |
| JPS61217828A (ja) * | 1985-03-25 | 1986-09-27 | Nec Corp | バス方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202773A (ja) * | 1992-12-28 | 1994-07-22 | Toshiba Corp | 半導体集積回路装置 |
| US5400284A (en) * | 1992-12-28 | 1995-03-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| KR100443037B1 (ko) * | 2002-01-16 | 2004-08-04 | 윤성호 | 법면보호블록 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681146B2 (ja) | 1994-10-12 |
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