JPS6158986B2 - - Google Patents
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- JPS6158986B2 JPS6158986B2 JP6542276A JP6542276A JPS6158986B2 JP S6158986 B2 JPS6158986 B2 JP S6158986B2 JP 6542276 A JP6542276 A JP 6542276A JP 6542276 A JP6542276 A JP 6542276A JP S6158986 B2 JPS6158986 B2 JP S6158986B2
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Landscapes
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電界効果トランジスタ
の製造方法に関する。
の製造方法に関する。
近年、絶縁ゲート型電界効果トランジスタ（以
下MOSトランジスタと略記する）の集積回路装
置において、電気的特性を向上させるためにソー
スとドレイン間の実効チヤンネル長の短い、所謂
短チヤンネルMOSトランジスタが注目されてい
る。短チヤンネルMOSトランジスタは、素子占
有面積が小さく、且つ電流利得が大きいという長
所がある。しかし、絶縁ゲート膜厚を減少させる
必要があり、サージ電圧あるいは動作中のホツト
エレクトロンの注入などにより、容易に絶縁膜が
破壊されるという欠点があつた。
下MOSトランジスタと略記する）の集積回路装
置において、電気的特性を向上させるためにソー
スとドレイン間の実効チヤンネル長の短い、所謂
短チヤンネルMOSトランジスタが注目されてい
る。短チヤンネルMOSトランジスタは、素子占
有面積が小さく、且つ電流利得が大きいという長
所がある。しかし、絶縁ゲート膜厚を減少させる
必要があり、サージ電圧あるいは動作中のホツト
エレクトロンの注入などにより、容易に絶縁膜が
破壊されるという欠点があつた。
この短チヤンネルMOSトランジスタの絶縁破
壊は、特にドレイン・ゲート間で多発することが
観測されている。
壊は、特にドレイン・ゲート間で多発することが
観測されている。
本発明の目的は、従来の短チヤンネルMOSト
ランジスタと同等の高い電流利得をもち、且つ従
来の短チヤンネルMOSトランジスタに比して、
ドレイン・ゲート間の絶縁耐圧の大きい短チヤン
ネルMOSトランジスタの製造方法を提供するこ
とにある。
ランジスタと同等の高い電流利得をもち、且つ従
来の短チヤンネルMOSトランジスタに比して、
ドレイン・ゲート間の絶縁耐圧の大きい短チヤン
ネルMOSトランジスタの製造方法を提供するこ
とにある。
本発明による絶縁ゲート型半導体装置は、一導
電型半導体基板の一表面に一対の逆導電型領域を
有し、該領域間の基板表面に絶縁ゲート膜および
ゲート電極を設けた半導体装置において、前記逆
導電型領域の表面が、前記基板表面より低く、且
つ、前記逆導電型領域の少なくとも一方と前記基
板とが形成するPN接合の前記基板表面に到る端
部附近を覆う絶縁膜厚が、前記逆導電型領域上を
覆う絶縁膜厚に比してせり上がりを有する構成を
もつており、このせり上りは前記PN接合の端部
に自己整合していることが本発明の有効な特徴で
ある。
電型半導体基板の一表面に一対の逆導電型領域を
有し、該領域間の基板表面に絶縁ゲート膜および
ゲート電極を設けた半導体装置において、前記逆
導電型領域の表面が、前記基板表面より低く、且
つ、前記逆導電型領域の少なくとも一方と前記基
板とが形成するPN接合の前記基板表面に到る端
部附近を覆う絶縁膜厚が、前記逆導電型領域上を
覆う絶縁膜厚に比してせり上がりを有する構成を
もつており、このせり上りは前記PN接合の端部
に自己整合していることが本発明の有効な特徴で
ある。
本発明は、一導電型半導体基板の一表面にゲー
ト酸化膜およびゲート電極を形成し、その後一対
の逆導電型領域を形成する方法において、前記逆
導電型領域が形成されるべき基板表面に前記ゲー
ト電極形成後エツチングすることによつて凹部を
形成し、しかる後、前記基板を熱処理することに
よつて前凹部と前記ゲート酸化膜との接触部が部
分的にせり上がるような熱酸化膜を前記凹部表面
に形成し、その後基板全面にイオン打込を行なつ
て前記凹部の直下に逆導電型の不純物を導入して
熱処理を行ない、それによつて形成されるPN接
合端部が前記熱酸化膜のせり上がり部で終端せし
めることを特徴とするものである。
ト酸化膜およびゲート電極を形成し、その後一対
の逆導電型領域を形成する方法において、前記逆
導電型領域が形成されるべき基板表面に前記ゲー
ト電極形成後エツチングすることによつて凹部を
形成し、しかる後、前記基板を熱処理することに
よつて前凹部と前記ゲート酸化膜との接触部が部
分的にせり上がるような熱酸化膜を前記凹部表面
に形成し、その後基板全面にイオン打込を行なつ
て前記凹部の直下に逆導電型の不純物を導入して
熱処理を行ない、それによつて形成されるPN接
合端部が前記熱酸化膜のせり上がり部で終端せし
めることを特徴とするものである。
本発明により得られる短チヤンネルMOSトラ
ンジスタは、中心部の絶縁ゲート膜が薄いため、
高い電流利得をもち、且つパンチスルー現象を抑
制できる。またソース端およびドレイン端でのチ
ヤンネル部分では、絶縁ゲート膜が厚くなつてい
るため、ソース・ゲート間およびドレイン・ゲー
ト間の絶縁破壊電圧が高く、高信頼性の短チヤン
ネルMOSトランジスタを実現できる。
ンジスタは、中心部の絶縁ゲート膜が薄いため、
高い電流利得をもち、且つパンチスルー現象を抑
制できる。またソース端およびドレイン端でのチ
ヤンネル部分では、絶縁ゲート膜が厚くなつてい
るため、ソース・ゲート間およびドレイン・ゲー
ト間の絶縁破壊電圧が高く、高信頼性の短チヤン
ネルMOSトランジスタを実現できる。
本発明は、ゲート酸化膜およびゲート電極を形
成した後窓明けを行ない、該当窓部の基板を蝕刻
した後、酸化すると窓部の周囲部が、せり上がる
という発見に基いている。
成した後窓明けを行ない、該当窓部の基板を蝕刻
した後、酸化すると窓部の周囲部が、せり上がる
という発見に基いている。
次に、本発明を実施例により説明する。
第１図は、本発明の１実施例の断面図でａ図は
製造途中の工程の断面図、ｂ図は完成品の断面図
である。
製造途中の工程の断面図、ｂ図は完成品の断面図
である。
この実施例は、１ΩcmのＰ型シリコン単結晶基
板１０１の上面に既知のシリコン窒化膜を用いた
選択酸化法を施して不活性領域の基板表面に1.5
ミクロン程度のシリコン酸化物のフイールド絶縁
膜１０２を設ける。活性領域の基板表面のシリコ
ン窒化膜を除去したのちに約400Åのシリコン酸
化物のゲート絶縁膜１０３を熱酸化成長し、この
上面に活性領域を横切る厚さ0.5ミクロンの多結
晶シリコンのゲート電極１０４を選択形成する。
このゲート電極１０４は、導電率を増大するため
に多結晶シリコン中にリンを1020cm-3程度含ませ
ておく。このゲート電極１０４は、選択蝕刻加工
工程で予め上面に約0.5ミクロンのシリコン酸化
膜１０５で被覆されており、ゲート電極１０４の
加工後に0.5ミクロンのシリコン酸化膜１０５と
400Åのゲート絶縁膜１０３の膜厚差を利用し
て、緩衝液中に約１分間浸漬してエツチングを行
うことにより、第１図ａに示すようにゲート電極
１０４の両側のソース・ドレインを形成すべきシ
リコン基板１０１の表面１０６，１０７を露呈す
る。この露呈した表面１０６，１０７は、プラズ
マエツチング法又は化学蝕刻法により、500〜
5000Åの範囲で、選択蝕刻される（第１図ａ）。
板１０１の上面に既知のシリコン窒化膜を用いた
選択酸化法を施して不活性領域の基板表面に1.5
ミクロン程度のシリコン酸化物のフイールド絶縁
膜１０２を設ける。活性領域の基板表面のシリコ
ン窒化膜を除去したのちに約400Åのシリコン酸
化物のゲート絶縁膜１０３を熱酸化成長し、この
上面に活性領域を横切る厚さ0.5ミクロンの多結
晶シリコンのゲート電極１０４を選択形成する。
このゲート電極１０４は、導電率を増大するため
に多結晶シリコン中にリンを1020cm-3程度含ませ
ておく。このゲート電極１０４は、選択蝕刻加工
工程で予め上面に約0.5ミクロンのシリコン酸化
膜１０５で被覆されており、ゲート電極１０４の
加工後に0.5ミクロンのシリコン酸化膜１０５と
400Åのゲート絶縁膜１０３の膜厚差を利用し
て、緩衝液中に約１分間浸漬してエツチングを行
うことにより、第１図ａに示すようにゲート電極
１０４の両側のソース・ドレインを形成すべきシ
リコン基板１０１の表面１０６，１０７を露呈す
る。この露呈した表面１０６，１０７は、プラズ
マエツチング法又は化学蝕刻法により、500〜
5000Åの範囲で、選択蝕刻される（第１図ａ）。
次に、スチーム雰囲気中で、熱酸化し、蝕刻さ
れた基体表面に500〜3000Åのシリコン酸化膜１
０８を熱酸化成長し、このシリコン酸化膜１０８
を通してリンイオン（31P+）をイオン注入法で導
入し、このソース・ドレインとして働くＮ型領域
１０９，１１０を形成し、800〜1000℃N2中で焼
鈍する。これらの工程で、Ｎ型領域１０９，１１
０の接合深さは、0.2ミクロン程度となり、Ｎ型
領域１０９，１１０の間隔となる実効チヤンネル
長は１ミクロン程度となる。以後は、通常の
MOS技術を駆使して、Ｎ型領域１０９，１１０
およびゲート電極１０４の上面のシリコン酸化膜
１０５，１０８に開孔を設け、それぞれの開孔を
通して、アルミニウムのドレイン電極配線１１
１、ソース電極配線１１２、ゲート電極配線１１
３を形成する（第１図ｂ）。
れた基体表面に500〜3000Åのシリコン酸化膜１
０８を熱酸化成長し、このシリコン酸化膜１０８
を通してリンイオン（31P+）をイオン注入法で導
入し、このソース・ドレインとして働くＮ型領域
１０９，１１０を形成し、800〜1000℃N2中で焼
鈍する。これらの工程で、Ｎ型領域１０９，１１
０の接合深さは、0.2ミクロン程度となり、Ｎ型
領域１０９，１１０の間隔となる実効チヤンネル
長は１ミクロン程度となる。以後は、通常の
MOS技術を駆使して、Ｎ型領域１０９，１１０
およびゲート電極１０４の上面のシリコン酸化膜
１０５，１０８に開孔を設け、それぞれの開孔を
通して、アルミニウムのドレイン電極配線１１
１、ソース電極配線１１２、ゲート電極配線１１
３を形成する（第１図ｂ）。
この実施例は、Ｎ型領域１０９，１１０と基板
との間のPN接合の基板表面に終る端部の上面の
シリコン酸化膜１０８が、ゲート電極１０４の直
下で厚く盛り上りを起しており、ここでのゲート
破壊耐圧を増大し且つホツトエレクトロンの注入
による電気的特性の劣化を防止することができ
る。
との間のPN接合の基板表面に終る端部の上面の
シリコン酸化膜１０８が、ゲート電極１０４の直
下で厚く盛り上りを起しており、ここでのゲート
破壊耐圧を増大し且つホツトエレクトロンの注入
による電気的特性の劣化を防止することができ
る。
第２図は、本発明の他の実施例の断面図であ
る。
る。
この実施例は、前実施例と同様にフイールド酸
化膜１０２、ゲート酸化膜１０３を、シリコン基
板１０１の表面にに形成したのち、気相成長法に
より0.3〜0.8ミクロン程度の多結晶シリコン、
1000〜2000Å程度のシリコン窒化膜を順次成長
し、写真蝕刻法により、シリコン窒化膜および多
結晶シリコン膜を選択蝕刻する。この状態は、多
結晶シリコンのゲート電極２０１の上面に同一パ
ターンのシリコン窒化膜２０２が配置され、シリ
コン酸化物のゲート酸化膜１０３を緩衝液で除去
することにより、ソース・ドレインを形成すべき
シリコン基板１０１の表面１０６，１０７を露呈
させる。後続の工程は、前実施例と同様にシリコ
ン基板を蝕刻し、熱酸化し、イオン注入法でソー
ス・ドレインを形成し、必要な窓明けを行つた
後、アルミニウムの配線電極を形成し、ゲート・
ソース間、ゲート・ドレイン間のシリコン酸化膜
が厚くなつた短チヤンネルMOSトランジスタを
実現できる。この実施例は、基板表面を露出する
ゲート酸化膜１０３の除去工程でゲート電極２０
１の上面がシリコン窒化膜２０２で覆われるた
め、加工工程の作業性を改善することができる。
化膜１０２、ゲート酸化膜１０３を、シリコン基
板１０１の表面にに形成したのち、気相成長法に
より0.3〜0.8ミクロン程度の多結晶シリコン、
1000〜2000Å程度のシリコン窒化膜を順次成長
し、写真蝕刻法により、シリコン窒化膜および多
結晶シリコン膜を選択蝕刻する。この状態は、多
結晶シリコンのゲート電極２０１の上面に同一パ
ターンのシリコン窒化膜２０２が配置され、シリ
コン酸化物のゲート酸化膜１０３を緩衝液で除去
することにより、ソース・ドレインを形成すべき
シリコン基板１０１の表面１０６，１０７を露呈
させる。後続の工程は、前実施例と同様にシリコ
ン基板を蝕刻し、熱酸化し、イオン注入法でソー
ス・ドレインを形成し、必要な窓明けを行つた
後、アルミニウムの配線電極を形成し、ゲート・
ソース間、ゲート・ドレイン間のシリコン酸化膜
が厚くなつた短チヤンネルMOSトランジスタを
実現できる。この実施例は、基板表面を露出する
ゲート酸化膜１０３の除去工程でゲート電極２０
１の上面がシリコン窒化膜２０２で覆われるた
め、加工工程の作業性を改善することができる。
上にこの発明の実施例を説明したが、この発明
は必要に応じて容易に材料、導電型等を変更する
ことができる。たとえば多結晶シリコンはモリブ
デン、タングステン、もしくは高融点導電物質と
の置替えが容易であり、又、選択酸化法は通常の
MOSプロセス技術に変更することも容易であ
る。
は必要に応じて容易に材料、導電型等を変更する
ことができる。たとえば多結晶シリコンはモリブ
デン、タングステン、もしくは高融点導電物質と
の置替えが容易であり、又、選択酸化法は通常の
MOSプロセス技術に変更することも容易であ
る。
第１図は、本発明の一実施例の断面図で、ａ図
は製造途中の工程の断面図、ｂ図は完成品の断面
図、第２図は、本発明の他の実施例の断面図であ
る。 １０１……シリコン基板、１０２……フイール
ド酸化膜、１０３……ゲート酸化膜、１０４……
多結晶シリコン電極、１０５……シリコン酸化
膜、１０８……シリコン酸化膜、１０９……ソー
ス、１１０……ドレイン、１１１，１１２，１１
３……ソース、ドレイン、ゲートアルミニウム配
線電極、２０１……多結晶シリコン電極、２０２
……シリコン窒化膜。
は製造途中の工程の断面図、ｂ図は完成品の断面
図、第２図は、本発明の他の実施例の断面図であ
る。 １０１……シリコン基板、１０２……フイール
ド酸化膜、１０３……ゲート酸化膜、１０４……
多結晶シリコン電極、１０５……シリコン酸化
膜、１０８……シリコン酸化膜、１０９……ソー
ス、１１０……ドレイン、１１１，１１２，１１
３……ソース、ドレイン、ゲートアルミニウム配
線電極、２０１……多結晶シリコン電極、２０２
……シリコン窒化膜。
Claims (1)
- １ 一導電型半導体基板の一表面にゲート酸化膜
およびゲート電極を形成し、その後一対の逆導電
型領域を形成する方法において、前記逆導電型領
域が形成されるべき基板表面に前記ゲート電極形
成後エツチングすることによつて凹部を形成し、
しかる後、前記基板を熱処理することによつて前
凹部と前記ゲート酸化膜との接触部が部分的にせ
り上がるような熱酸化膜を前記凹部表面に形成
し、その後基板全面にイオン打込を行なつて前記
凹部の直下に逆導電型の不純物を導入して熱処理
を行ない、それによつて形成されるPN接合端部
が前記熱酸化膜のせり上がり部で終端せしめるこ
とを特徴とする絶縁ゲート型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6542276A JPS52147983A (en) | 1976-06-03 | 1976-06-03 | Insulation gate type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6542276A JPS52147983A (en) | 1976-06-03 | 1976-06-03 | Insulation gate type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52147983A JPS52147983A (en) | 1977-12-08 |
| JPS6158986B2 true JPS6158986B2 (ja) | 1986-12-13 |
Family
ID=13286601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6542276A Granted JPS52147983A (en) | 1976-06-03 | 1976-06-03 | Insulation gate type semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52147983A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53142188A (en) * | 1977-05-17 | 1978-12-11 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
| JPS56130973A (en) * | 1980-03-17 | 1981-10-14 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1976
- 1976-06-03 JP JP6542276A patent/JPS52147983A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52147983A (en) | 1977-12-08 |
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