JPS6156608B2 - - Google Patents
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- JPS6156608B2 JPS6156608B2 JP4995277A JP4995277A JPS6156608B2 JP S6156608 B2 JPS6156608 B2 JP S6156608B2 JP 4995277 A JP4995277 A JP 4995277A JP 4995277 A JP4995277 A JP 4995277A JP S6156608 B2 JPS6156608 B2 JP S6156608B2
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- Japan
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- semiconductor
- wiring
- electrode wiring
- semiconductor substrate
- insulating film
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- Expired
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Structure Of Printed Boards (AREA)
Description
【発明の詳細な説明】
本発明は、トランジスタ、ICなど電子部品の
配線に関するものである。
配線に関するものである。
従来、電子部品たとえば半導体ICの電極配線
は、ダイオードやトランジスタなどの半導体素子
が設けられている半導体基板上でアルミニウム真
空蒸着とフオトエツチング技術を用いて形成さ
れ、その表面を絶縁膜によつて表面保護している
のが一般的である。
は、ダイオードやトランジスタなどの半導体素子
が設けられている半導体基板上でアルミニウム真
空蒸着とフオトエツチング技術を用いて形成さ
れ、その表面を絶縁膜によつて表面保護している
のが一般的である。
しかしながら、従来のこの種の電極配線は、そ
れを表面保護している酸化シリコン膜やリンシリ
ケートガラス膜などの表面保護膜にクラツクを発
生させ、信頼度を低下させている。これは特に、
ボンデイングパツド部などの配線面積が大きく、
しかもコーナ部の多い個所に多発していることに
より、電極配線の各コーナにアルミニウム配線と
表面保護膜との熱膨張係数差によるストレス（応
力集中）が生に、そのストレスの突破口として表
面保護膜のクラツクという現象が生ずるものと考
えられる。
れを表面保護している酸化シリコン膜やリンシリ
ケートガラス膜などの表面保護膜にクラツクを発
生させ、信頼度を低下させている。これは特に、
ボンデイングパツド部などの配線面積が大きく、
しかもコーナ部の多い個所に多発していることに
より、電極配線の各コーナにアルミニウム配線と
表面保護膜との熱膨張係数差によるストレス（応
力集中）が生に、そのストレスの突破口として表
面保護膜のクラツクという現象が生ずるものと考
えられる。
そこで、本発明は、この種の現象にともなう表
面保護膜のクラツクを防止し、もつて高信頼度の
デバイスを得る新規な電極配線を提供することを
目的とするものである。
面保護膜のクラツクを防止し、もつて高信頼度の
デバイスを得る新規な電極配線を提供することを
目的とするものである。
このような目的を達成するための本発明の要旨
は、 (a) 半導体基体と (b) その主表面に形成された複数の半導体素子と (c) 上記複数の半導体素子間又は外部端子と上記
複数の半導体素子間を電気的に接続するため
に、上記半導体基体上に絶縁膜を介して設けら
れた配線層と (d) 上記配線層および上記絶縁膜上に形成された
クラツクを生じ易い保護膜とよりなる半導体集
積回路装置の製造方法において、上記配線層を
パターニングする為の転写用マスク・パターン
として上記配線のコーナ部に対応する平面パタ
ーンが多角形状又は円形状の平面パターンを用
いることを特徴とする半導体集積回路装置の製
造法にある。
は、 (a) 半導体基体と (b) その主表面に形成された複数の半導体素子と (c) 上記複数の半導体素子間又は外部端子と上記
複数の半導体素子間を電気的に接続するため
に、上記半導体基体上に絶縁膜を介して設けら
れた配線層と (d) 上記配線層および上記絶縁膜上に形成された
クラツクを生じ易い保護膜とよりなる半導体集
積回路装置の製造方法において、上記配線層を
パターニングする為の転写用マスク・パターン
として上記配線のコーナ部に対応する平面パタ
ーンが多角形状又は円形状の平面パターンを用
いることを特徴とする半導体集積回路装置の製
造法にある。
以下、本発明の一実施例である半導体ICの電
極配線を図面を参照しながら詳述する。
極配線を図面を参照しながら詳述する。
第１図は、本発明の一実施例である半導体IC
の電極配線を示す平面図であり、第２図は第１図
におけるAA′矢視断面図である。同図において、
１はシリコン等の半導体基板でダイオードやトラ
ンジスタ等の半導体素子が数多く設けられている
ものである。２は、酸化シリコン膜等のフイール
ド絶縁膜で半導体基板１表面を被覆して、素子表
面を安定化しているものである。３は、本発明の
特徴である平面パターンを有するアルミニウム電
極配線で、半導体基板に設けられている半導体素
子からフイールド絶縁膜における電極用窓を通し
てオーミツクコンタクトされている配線部３ａ
と、外部リードに金属細線を介して相互接続する
際、金属細線をボンデイングするボンデイングパ
ツド電極部３ｂとから構成されているものであ
る。なお、図中、２点鎖線は表面保護膜であるパ
ツシベーシヨン膜あるいはそれに穿設されている
ボンデイング用窓を示すものである。
の電極配線を示す平面図であり、第２図は第１図
におけるAA′矢視断面図である。同図において、
１はシリコン等の半導体基板でダイオードやトラ
ンジスタ等の半導体素子が数多く設けられている
ものである。２は、酸化シリコン膜等のフイール
ド絶縁膜で半導体基板１表面を被覆して、素子表
面を安定化しているものである。３は、本発明の
特徴である平面パターンを有するアルミニウム電
極配線で、半導体基板に設けられている半導体素
子からフイールド絶縁膜における電極用窓を通し
てオーミツクコンタクトされている配線部３ａ
と、外部リードに金属細線を介して相互接続する
際、金属細線をボンデイングするボンデイングパ
ツド電極部３ｂとから構成されているものであ
る。なお、図中、２点鎖線は表面保護膜であるパ
ツシベーシヨン膜あるいはそれに穿設されている
ボンデイング用窓を示すものである。
そして、本発明にかかる半導体ICの電極配線
３は、その平面形状において、各コーナ部をでき
るだけゆるやかな稜角を描く（稜角が鈍角とな
る）ように、多角形状としておる。これは、ボン
デイングパツド電極部３ｂ等の広面積領域のみ
が、上述したような多角形状のものとし、配線幅
の小さい配線部３ａは従来通りのコーナ部のよう
に稜角が直角であるようにした態様とすることも
できる。また、電極配線３のコーナ各部を円形状
のものとした態様とすることもできる。
３は、その平面形状において、各コーナ部をでき
るだけゆるやかな稜角を描く（稜角が鈍角とな
る）ように、多角形状としておる。これは、ボン
デイングパツド電極部３ｂ等の広面積領域のみ
が、上述したような多角形状のものとし、配線幅
の小さい配線部３ａは従来通りのコーナ部のよう
に稜角が直角であるようにした態様とすることも
できる。また、電極配線３のコーナ各部を円形状
のものとした態様とすることもできる。
この種の電極配線３は、公知のアルミニウム真
空蒸着とフオトエツチング技術を用いて製作する
ことができる。その場合、従来と異なる点は、電
極配線パターンを形成するフオトエツチング工程
に使用するフオトマスクパターンのみである。フ
オトマスクを形成する際、その電極配線パターン
におけるコーナ部を多角形状にすることは容易で
あるが、円形状のものとすることは現状のフオト
リソ技術からみて、問題が生ずる場合は、可及的
に円形状に近い多角形状のものにして行なえばよ
い。
空蒸着とフオトエツチング技術を用いて製作する
ことができる。その場合、従来と異なる点は、電
極配線パターンを形成するフオトエツチング工程
に使用するフオトマスクパターンのみである。フ
オトマスクを形成する際、その電極配線パターン
におけるコーナ部を多角形状にすることは容易で
あるが、円形状のものとすることは現状のフオト
リソ技術からみて、問題が生ずる場合は、可及的
に円形状に近い多角形状のものにして行なえばよ
い。
上述したように、本発明にかかる半導体ICの
電極配線３は、そのコーナー部が多角形状または
円形状のものであるため、この電極配線３とこれ
を表面保護しているパツシベーシヨン膜との熱膨
張係数差によるストレスが、電極配線３のコーナ
部に集中することがなくストレス集中の分散が生
に、上記パツシベーシヨン膜のこの種のストレス
によるクラツク等の破損が防止できるものであ
る。そのため、本発明にかかるデバイスは、表面
保護効果の十全なパツシベーシヨン膜によつて電
極配線および半導体基体に設けられている半導体
素子を被覆できるため、特性劣化や不良事故の発
生等がない高信頼度のものである。
電極配線３は、そのコーナー部が多角形状または
円形状のものであるため、この電極配線３とこれ
を表面保護しているパツシベーシヨン膜との熱膨
張係数差によるストレスが、電極配線３のコーナ
部に集中することがなくストレス集中の分散が生
に、上記パツシベーシヨン膜のこの種のストレス
によるクラツク等の破損が防止できるものであ
る。そのため、本発明にかかるデバイスは、表面
保護効果の十全なパツシベーシヨン膜によつて電
極配線および半導体基体に設けられている半導体
素子を被覆できるため、特性劣化や不良事故の発
生等がない高信頼度のものである。
本発明は、上述した実施例に限定されず、ダイ
オード、トランジスタ、サイリスタ等のデイスク
リート素子、バイポーラIC、MISIC、ハイブリ
ツドIC等のICなど種々の態様の電子部品におけ
る電極配線に適用でき、その電極配線材料もアル
ミニウム、シリコン入りアルミニウム、金等を使
用している耐食性配線材料としたものに適用でき
る。
オード、トランジスタ、サイリスタ等のデイスク
リート素子、バイポーラIC、MISIC、ハイブリ
ツドIC等のICなど種々の態様の電子部品におけ
る電極配線に適用でき、その電極配線材料もアル
ミニウム、シリコン入りアルミニウム、金等を使
用している耐食性配線材料としたものに適用でき
る。
第１図は、本発明の一実施例である半導体IC
の電極配線を示す平面図、第２図は第１図におけ
るAA′矢視断面図である。 １……素子が設けられている半導体基体、２…
…フイールド絶縁膜、３……電極配線、３ａ……
電極配線３における配線部、３ｂ……電極配線３
におけるパツド電極部。
の電極配線を示す平面図、第２図は第１図におけ
るAA′矢視断面図である。 １……素子が設けられている半導体基体、２…
…フイールド絶縁膜、３……電極配線、３ａ……
電極配線３における配線部、３ｂ……電極配線３
におけるパツド電極部。
Claims (1)
- 【特許請求の範囲】 １ (a) 半導体基体と (b) その主表面に形成された複数の半導体素子と (c) 上記複数の半導体素子間又は外部端子と上記
複数の半導体素子間を電気的に接続するため
に、上記半導体基体上に絶縁膜を介して設けら
れた配線層と (d) 上記配線層および上記絶縁膜上に形成された
クラツクを生じ易い保護膜とよりなる半導体集
積回路装置の製造方法において、上記配線層を
パターニングする為の転写用マスク・パターン
として上記配線のコーナ部に対応する平面パタ
ーンが多角形状又は円形状の平面パターンを用
いることを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4995277A JPS53135585A (en) | 1977-05-02 | 1977-05-02 | Wiring for electronic components |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4995277A JPS53135585A (en) | 1977-05-02 | 1977-05-02 | Wiring for electronic components |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5589385A Division JPS60242643A (ja) | 1985-03-22 | 1985-03-22 | 電子部品の配線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53135585A JPS53135585A (en) | 1978-11-27 |
| JPS6156608B2 true JPS6156608B2 (ja) | 1986-12-03 |
Family
ID=12845362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4995277A Granted JPS53135585A (en) | 1977-05-02 | 1977-05-02 | Wiring for electronic components |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53135585A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305309A (ja) * | 1987-06-05 | 1988-12-13 | Akai Electric Co Ltd | 光ファイバの接続装置 |
| JPH0511528Y2 (ja) * | 1986-11-17 | 1993-03-23 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162854A (en) * | 1980-05-20 | 1981-12-15 | Nec Corp | Semiconductor integrated circuit device |
| JPS5745259A (en) * | 1980-09-01 | 1982-03-15 | Hitachi Ltd | Resin sealing type semiconductor device |
| JPS5756935A (en) * | 1980-09-22 | 1982-04-05 | Nec Corp | Semiconductor device |
| JPS5936945A (ja) * | 1982-08-24 | 1984-02-29 | Mitsubishi Electric Corp | 半導体装置の入力接続端子 |
| JPS61255039A (ja) * | 1985-05-07 | 1986-11-12 | Rohm Co Ltd | 半導体素子 |
| JPH0373438U (ja) * | 1989-11-21 | 1991-07-24 | ||
| KR100791281B1 (ko) | 1998-05-19 | 2008-01-04 | 이비덴 가부시키가이샤 | 프린트배선판 및 프린트배선판의 제조방법 |
| JP6040456B2 (ja) * | 2010-01-15 | 2016-12-07 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP2018139290A (ja) * | 2018-03-28 | 2018-09-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1977
- 1977-05-02 JP JP4995277A patent/JPS53135585A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511528Y2 (ja) * | 1986-11-17 | 1993-03-23 | ||
| JPS63305309A (ja) * | 1987-06-05 | 1988-12-13 | Akai Electric Co Ltd | 光ファイバの接続装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53135585A (en) | 1978-11-27 |
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