JPS6248026A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6248026A JPS6248026A JP18815985A JP18815985A JPS6248026A JP S6248026 A JPS6248026 A JP S6248026A JP 18815985 A JP18815985 A JP 18815985A JP 18815985 A JP18815985 A JP 18815985A JP S6248026 A JPS6248026 A JP S6248026A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- slit
- aluminum
- passivation film
- Prior art date
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- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に関し、特に／’Ｐツシペーショ
ン膜の形状を改良した半導体装置に係わる。
ン膜の形状を改良した半導体装置に係わる。
半導体装置は、通常、外界からの水分等が素子や配線中
に侵入するのを防止する目的で、配線形成後、その配線
等を覆うパッシベーション膜が形成されている。
に侵入するのを防止する目的で、配線形成後、その配線
等を覆うパッシベーション膜が形成されている。
ところで、上述した構造の半導体装置、例えばＡｔゲー
トをもつｎチャンネルＭＯ８集積回路は、従来、第２図
に示す構造になっている。即ち、図中の１はｐ型シリコ
ン基板である。この基板１の表面には、ｎ 型のソース
、ドレイン領域２゜３が設けられている。
トをもつｎチャンネルＭＯ８集積回路は、従来、第２図
に示す構造になっている。即ち、図中の１はｐ型シリコ
ン基板である。この基板１の表面には、ｎ 型のソース
、ドレイン領域２゜３が設けられている。
これらのソース、ドレイン領域２，３間を含む基板１の
表面上には、ダート酸化膜４が形成されている。このダ
ート酸化膜４を除く前記基板１上には、厚い酸化膜５が
設けられている。
表面上には、ダート酸化膜４が形成されている。このダ
ート酸化膜４を除く前記基板１上には、厚い酸化膜５が
設けられている。
前記ソース、ドレイン領域２，３の一部に対応する前記
酸化膜５の部分には、コンタクトホール６が開孔されて
いる。前記ダート酸化膜４上には、ｋｌ ）ｙ” −）
電極７が設けられており、かつ該ダート電極７の一部は
、前記厚い酸化膜５上に延出している。また、前記厚い
酸化膜５上には、前記コンタクトホール６を通して前記
ソース、ドレイン領域２，３に夫々接続するソース、ド
レインのＡｔ配線８，９が設けられている。そしてダー
ト電極７、Ａｔ配線８，９を含む厚い酸化膜５上には、
窒化シリコン等からなるパッシベーション膜１０が被覆
されている。なお、この・臂ノシペーション膜１０のｔ
極−＃ラド部（図示せず）に対応する部分は開孔され
、同パッド部が露出されている。
酸化膜５の部分には、コンタクトホール６が開孔されて
いる。前記ダート酸化膜４上には、ｋｌ ）ｙ” −）
電極７が設けられており、かつ該ダート電極７の一部は
、前記厚い酸化膜５上に延出している。また、前記厚い
酸化膜５上には、前記コンタクトホール６を通して前記
ソース、ドレイン領域２，３に夫々接続するソース、ド
レインのＡｔ配線８，９が設けられている。そしてダー
ト電極７、Ａｔ配線８，９を含む厚い酸化膜５上には、
窒化シリコン等からなるパッシベーション膜１０が被覆
されている。なお、この・臂ノシペーション膜１０のｔ
極−＃ラド部（図示せず）に対応する部分は開孔され
、同パッド部が露出されている。
しかしながら、上述した構造のＭＯ８集積回路において
、／？ツシペーション膜１０の被覆後に熱処理（シンタ
リング）を行なうと、該パッシベーション膜１０と、そ
の下のＡｔ配線８，９との熱膨張差に伴なう応力が発生
し、これによシ・Ｊツシペーション膜１０にクラック１
１が発生するという問題があった。こうしたクラック１
ノが、パッジページ目ン膜ＩＱに発生すると、完成され
た半導体装置は、外界から侵入する水分等により、Ｍ配
線８，９やダート電極７の腐食等と引き起こし、信頼性
の低下を招く。
、／？ツシペーション膜１０の被覆後に熱処理（シンタ
リング）を行なうと、該パッシベーション膜１０と、そ
の下のＡｔ配線８，９との熱膨張差に伴なう応力が発生
し、これによシ・Ｊツシペーション膜１０にクラック１
１が発生するという問題があった。こうしたクラック１
ノが、パッジページ目ン膜ＩＱに発生すると、完成され
た半導体装置は、外界から侵入する水分等により、Ｍ配
線８，９やダート電極７の腐食等と引き起こし、信頼性
の低下を招く。
本発明は、クラック発生のないノ母ツシペーシ薔ン膜を
有する半導体装置を提供しようとするものである。
有する半導体装置を提供しようとするものである。
本発明は、半導体基板と、この基板上に設けられた絶縁
膜と、この絶縁膜上に設けられた金属配線と、この金属
配線を含む絶縁膜上に設けられたパッシベーション膜と
、前記金属配線の周囲に位置する前記ノクツシペーショ
ン膜部分に設けられたスリットとを具備したことを特徴
とする半導体装置である。かかる本発８ＡＫよれば、ク
ラ、ツク発生が防止されたパッシベーション膜を有する
高信頼性の半導体装置を得ることができる。
膜と、この絶縁膜上に設けられた金属配線と、この金属
配線を含む絶縁膜上に設けられたパッシベーション膜と
、前記金属配線の周囲に位置する前記ノクツシペーショ
ン膜部分に設けられたスリットとを具備したことを特徴
とする半導体装置である。かかる本発８ＡＫよれば、ク
ラ、ツク発生が防止されたパッシベーション膜を有する
高信頼性の半導体装置を得ることができる。
以下、本発明、ｎチャンネルのＵダートＭＯ８集積回路
に適用した例について、第１図を参照して説明する。な
お、前述した第２図の部材と同様なものは同符号を付し
て説明を省略する。
に適用した例について、第１図を参照して説明する。な
お、前述した第２図の部材と同様なものは同符号を付し
て説明を省略する。
本発明のＭＯ８集積回路は、Ｍ配線８，９の周囲に位ｔ
ｆるノ”ツシペーション膜１０部分にスリット１２を設
けた構造になっている。なおこノスリッ） ｌ ２ハ、
／４’ツシベーション膜１０への電極ノヤツド部の開孔
のための写真蝕刻時に同時に形成することが可能である
。
ｆるノ”ツシペーション膜１０部分にスリット１２を設
けた構造になっている。なおこノスリッ） ｌ ２ハ、
／４’ツシベーション膜１０への電極ノヤツド部の開孔
のための写真蝕刻時に同時に形成することが可能である
。
このような構成によれば、シンクリング時において、Ａ
ｔｅ−）電極２、Ａｔ配線８，９とノ母ッシベーション
膜１０との熱膨張係数の差による熱応力が、該ノＪ？ツ
シペーション膜１０に発生するが、該ｋｌ配線８，９の
周囲に位置するノ臂（ッシペーション膜１０部分にはス
リット１２が設けられているため、該スリット１２によ
り前記熱応力を逃がすことができる。その結果、Ａ／ッ
シペーション膜１０へのクラック発生を防止でき、水分
等の内部浸入を防ぎ、Ａｔの腐食、消失のない高信頼性
の半導体装置を得ることができる。
ｔｅ−）電極２、Ａｔ配線８，９とノ母ッシベーション
膜１０との熱膨張係数の差による熱応力が、該ノＪ？ツ
シペーション膜１０に発生するが、該ｋｌ配線８，９の
周囲に位置するノ臂（ッシペーション膜１０部分にはス
リット１２が設けられているため、該スリット１２によ
り前記熱応力を逃がすことができる。その結果、Ａ／ッ
シペーション膜１０へのクラック発生を防止でき、水分
等の内部浸入を防ぎ、Ａｔの腐食、消失のない高信頼性
の半導体装置を得ることができる。
また、このスリット１２は、電極・９ラド部の開孔部形
成時に平行して形成できるため、工程数が増すことなく
、既述した効果を達成できる。
成時に平行して形成できるため、工程数が増すことなく
、既述した効果を達成できる。
なお、上記実施例では、ｎチャンネルＭＯ８集積回路に
ついて説明したが、これに限定されず、例えば、ｐチャ
ンネルＭＯ８半導体装置やバイプーラ型半導体装置等に
も同様に適用できる。
ついて説明したが、これに限定されず、例えば、ｐチャ
ンネルＭＯ８半導体装置やバイプーラ型半導体装置等に
も同様に適用できる。
以上詳述した如く、本発明によれば、クラック発生のな
いパッシベーション膜を有し、金属配線の腐食等を防止
した高信頼性の半導体装置を提供できる。
いパッシベーション膜を有し、金属配線の腐食等を防止
した高信頼性の半導体装置を提供できる。
第１図は、本発明の一実施例を示すｎチャンネルＭＯ８
集積回路の断面図、第２図は、従来のｎチャンネルＭＯ
８集積回路を示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型ソース領域、
３・・・ｎ型ドレイン領域、４・・・ｆ−）酸化膜、５
・・・厚い酸化膜、６・・・コンタクトホール、７・・
・ｋｔゲート電極、８・・・Ａｔソース配線、９・・・
Ａｔドレイン配線、１０・・り等ツシペーションｍ、１
２・・・スリット。
集積回路の断面図、第２図は、従来のｎチャンネルＭＯ
８集積回路を示す断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型ソース領域、
３・・・ｎ型ドレイン領域、４・・・ｆ−）酸化膜、５
・・・厚い酸化膜、６・・・コンタクトホール、７・・
・ｋｔゲート電極、８・・・Ａｔソース配線、９・・・
Ａｔドレイン配線、１０・・り等ツシペーションｍ、１
２・・・スリット。
Claims (1)
- 半導体基板と、この基板上に設けられた絶縁膜と、この
絶縁膜上に設けられた金属配線と、この金属配線を含む
絶縁膜上に設けられたパッシベーシヨン膜と、前記金属
配線の周囲に位置する前記パッシベーション膜部分に設
けられたスリットとを具備したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815985A JPS6248026A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815985A JPS6248026A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6248026A true JPS6248026A (ja) | 1987-03-02 |
Family
ID=16218785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18815985A Pending JPS6248026A (ja) | 1985-08-27 | 1985-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248026A (ja) |
-
1985
- 1985-08-27 JP JP18815985A patent/JPS6248026A/ja active Pending
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