JPS6153578A - Burn-in method and apparatus for integrated circuit - Google Patents

Abstract

PURPOSE:To guarantee the reliability of a product with a positive removal of initial deficiency, by inputting data corresponding to a specified instruction cycle sequentially into an integrated circuit regardless of the phase state of an internal clock signal to perform a burn-in. CONSTITUTION:Regardless of the phase state of an internal clock in an integrated circuit 1 as obtained by frequency dividing an external clock CLK, a specified data is brought in at the timing corresponding to a specified cycle of the internal clock sequentially to turn ON or OFF all transistors inside. In this case, a counter 2 counts the CLK and increases the output value by 1 each time a specified number of the CLK are counted to apply the output thereof to an EPROM3 as address signal. A specified data signal is outputted from the EPROM3 and inputted into a specified number of integrated circuits 1 via a driver 4 to perform a burn-in.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路のバーンイン方法、特に集積回路の初
期不良を除去する定めに製造後の集積回路に所定のデー
タ信号（命令信号を含む）を与えて該集積回路内部を全
体的に動作させる〔通常［バーンインＪ　（Ｂｕｒｎ　
Ｉｎ　）という］方法ならびに該方法の実施に使用する
装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a burn-in method for integrated circuits, and more particularly to a method for applying predetermined data signals (including command signals) to an integrated circuit after manufacturing in order to eliminate initial defects in the integrated circuit. to operate the inside of the integrated circuit as a whole [usually [Burn-in J (Burn-in J)]
In) and the apparatus used to carry out the method.

従来の技術 従来よυ集積回路の初期不良、例えばＡｔ配線が切れか
けているとかあるいはＰＳＧ被膜に穴があきかけている
ような集積回路を製造後の段階で除去し出荷しないよう
にするために、製造後の集積回路を恒温炉中において高
温状態（レリえば１２５℃程度の）で数時間動作させ（
すなわち「バーンイン」を行い）、上述したような初期
不良を有する集積回路についてはその不良状態を積極的
に加速させ、その後の出荷試験によってそのような不良
品を除去することによって、一旦出荷された製品につい
てはその経年変化をも含めた長期にわたる信頼性を保証
することができる。Conventional technology Conventionally, υ In order to eliminate initial defects in integrated circuits, such as those where the At wiring is about to break or holes are forming in the PSG film, at the post-manufacturing stage so that they are not shipped. After manufacturing, the integrated circuit is operated in a constant temperature oven for several hours at a high temperature (approximately 125 degrees Celsius).
In other words, by performing "burn-in"), actively accelerating the defective state of integrated circuits with initial defects as described above, and removing such defective products through subsequent shipping tests, once shipped. We can guarantee the long-term reliability of products, including changes over time.

そして従来におけるこの種の集積回路のバーンイン方法
としては、例えば第５図に示すように該集積回路１に動
作電圧Ｖｃｃと外部クロック信号ＣＬＫ　ｉ入力するこ
とが行われている。As a conventional burn-in method for this type of integrated circuit, for example, as shown in FIG. 5, an operating voltage Vcc and an external clock signal CLK i are input to the integrated circuit 1.

しかし最近のマイコン等に用いられる集積回路では、集
積度が飛躍的に向上したため上述したような外部クロッ
ク信号の入力のみでは該集積回路中の全トランジスタに
対して数％のトランジスタ（主としてクロック回路に関
係する部分のトランジスタ）がオン・オフを繰返すのみ
で、大部分のトランジスタはオンかオフの状態のままと
なっており、十分なバーンイン効果を期待することがで
きないという問題点があった。However, in the integrated circuits used in recent microcomputers, etc., the degree of integration has improved dramatically, so if only the external clock signal input as described above is used, only a few percent of the total transistors in the integrated circuit (mainly in the clock circuit) The problem was that only the transistors in the related parts were turned on and off repeatedly, and most of the transistors remained in the on or off state, making it impossible to expect a sufficient burn-in effect.

また上記外部クロック信号のほかに、ランダムな信号波
形、飼えば周期を異にし友数種類のクロック信号から適
宜選択され之波形の信号を、複数個のデータピンに無作
為的に入力するような方法も考えられているが、かかる
方法によっても、その集積回路全体が確実に所定の動作
をしているという保障はえられない。In addition to the above-mentioned external clock signal, there is also a method of randomly inputting a signal with a random signal waveform, a waveform of which is appropriately selected from several types of clock signals with different periods, to a plurality of data pins. However, even with such a method, there is no guarantee that the entire integrated circuit is operating reliably in a predetermined manner.

この点に関し更に詳述すると、一般にマイコン等に用い
られる集積回路においては、外部からクロック信号ＣＬ
Ｋを入力し友場合、集積回路内部の分周回路によって適
当な比率で分周された内部クロック信号φを生成させ、
これをもとにして所定の命令サイクルが順次実行される
ようになっている。To explain this point in more detail, in general, in integrated circuits used in microcomputers etc., the clock signal CL is input from the outside.
When K is input, an internal clock signal φ whose frequency is divided at an appropriate ratio by a frequency dividing circuit inside the integrated circuit is generated,
Based on this, predetermined instruction cycles are sequentially executed.

ここで例えば、外部から入力されるクロック信号ＣＬＸ
をもとＫして、集積回路内部でこれを４分周して内部ク
ロック信号φとしている場合を考えると、その内部クロ
ック信号φとしては、第３図Ｃｂ’Ｎ／Ｃ示されるよう
に互に位相を異にし之４種類の状態が考えられる。Here, for example, a clock signal CLX input from the outside
If we consider the case where the internal clock signal φ is obtained by dividing the frequency by 4 within the integrated circuit, the internal clock signal φ is given by the compatibility shown in FIG. 3, Cb'N/C. There are four possible states with different phases.

一方、この種の集積回路の各端子は、通常その集積回路
における内部クロック信号の立上り時又は立下り時とい
った様な時点において外部から順次データ（命令）を取
シ込むように決められているため、上述したように内部
クロックとしてレリえば４通シの状態が考えられる集積
回路に対して無作為的にデータを与えても、所定の命令
サイクルにおいて確実に該命令サイクルに対応するデー
タ（命令）が取シ込まれるという所期の動作を、すべて
の集積回路について期待することはできないのである。On the other hand, each terminal of this type of integrated circuit is normally designed to receive data (commands) sequentially from the outside at times such as when the internal clock signal of the integrated circuit rises or falls. As mentioned above, even if data is randomly given to an integrated circuit that can be in four possible states if the internal clock is used, the data (instruction) that corresponds to a given instruction cycle is guaranteed. It is not possible to expect all integrated circuits to behave as expected, such as incorporating the

そこでし１１えは第６図に示されるよ゛うに、外部から
集積回路１にクロック信号ＣＬＫが入力されたとき、該
集積回路内部で生成され友内部クロック信号φの位相を
コントローラ５において判断し、該内部クロック信号φ
の位相に合せてパターンジェネレータ６からその集積回
路に一連のデータ（命令）信号を順次供給して、該集積
回路における所定の命令サイクルにおいて、該パターン
ジェネレータ６から該命令サイクルに対応するデータ（
命令）を該集積回路に確実に入力させることが考えられ
るけれども、このような方法では集積回路１個に対しパ
ターンジェネレータが１個必要となシ、それだけ装置が
大規模となって実用性に乏しいものとなる。Therefore, step 11 is as shown in FIG. 6, when the clock signal CLK is input to the integrated circuit 1 from the outside, the phase of the companion internal clock signal φ generated inside the integrated circuit is determined in the controller 5. , the internal clock signal φ
A series of data (instruction) signals are sequentially supplied from the pattern generator 6 to the integrated circuit in accordance with the phase of
Although it is conceivable to reliably input commands into the integrated circuit, such a method requires one pattern generator for each integrated circuit, making the device large-scale and impractical. Become something.

′ｉ几集撰回路に特別のリセット信号を外部から入力す
ることによって内部クロック信号φの位相を揃えること
も考えられるが、この場合には、該集積回路にそのよう
な特別のリセット用端子を割付けなければならないとい
う問題点が生ずる。It is also possible to align the phase of the internal clock signal φ by externally inputting a special reset signal to the integrated circuit, but in this case, such a special reset terminal is not provided in the integrated circuit. A problem arises in that the data must be allocated.

発明が解決しようとする問題点 本発明は上記問題点を解決するためになされたもので、
集積回路における内部クロック信号の位相を判断しそれ
に合せてデータを入力するというような大規模な装置に
よることなく、外部クロック信号を基準とした比較的簡
単な構成によって、該内部クロック信号の位相状態に拘
らず、どの集積回路に対しても所定の命令サイクルにお
いて確実に該サイクルに対応したデータ（命令）を順次
入力させ、該集積回路全体に所期の動作すなわちバーン
インを行わせること釦より、初期不良のものを積極的に
除去し集積回路製品の信頼性を保証するというバーンイ
ン本来の目的を確実に達成しつるようにしたものである
。Problems to be Solved by the Invention The present invention has been made to solve the above problems.
The phase state of the internal clock signal can be determined using a relatively simple configuration based on an external clock signal, without using a large-scale device that judges the phase of the internal clock signal in the integrated circuit and inputs data accordingly. Regardless of the situation, it is possible to ensure that data (commands) corresponding to a given command cycle are sequentially input to any integrated circuit in a given command cycle, and that the entire integrated circuit performs the desired operation, that is, burn-in. This ensures that the original purpose of burn-in, which is to actively eliminate early defects and guarantee the reliability of integrated circuit products, is achieved.

問題点を解決する友めの手段 上記問題点を解決するために、本発明の一形態によれば
、外部クロックを所定の比率で分周して内部クロックと
する集積回路に所定のデータ信号を順次入力して該集積
回路をバーンインさせるにあたり、該分周数と対応した
該外部クロックの複数サイクル金１サイクルとし、かつ
該集積回路における内部クロックの位相状態に拘らず、
該１サイクル中に含まれる該内部クロックの所定の時点
において所定のデータ信号を該集積回路に入力させるよ
うに該データ信号の切換えを行う、集積回路のバーンイ
ン方法が提供される。Friendly Means for Solving the Problems In order to solve the above problems, according to one aspect of the present invention, a predetermined data signal is sent to an integrated circuit that divides an external clock by a predetermined ratio to obtain an internal clock. When sequentially inputting to burn-in the integrated circuit, multiple cycles of the external clock corresponding to the frequency division number are one cycle, and regardless of the phase state of the internal clock in the integrated circuit,
A burn-in method for an integrated circuit is provided, which switches a predetermined data signal so that the data signal is input to the integrated circuit at a predetermined point in time of the internal clock included in one cycle.

′Ｊ！た本発明の他の形態によれば、外部クロックを所
定の比率で分周して内部クロックとする集積回路に所定
のデータ信号を順次入力して該集積回路のバーンインを
行わせるための装置であって、該外部クロックをカウン
トし所定のカウント数に達する毎に所定のアドレス信号
を出力するカウンタ回路、および該カウンタ回路からア
ドレス信号が入力されることによって該カウント数と対
応した該外部クロックの複数サイクルを１サイクルとし
て当該アドレスから順次データ信号を出力する記憶回路
をそなえ、該集積回路における内部クロックの位相状態
に拘らず、該１サイクル中に含まれる該内部クロックの
所定の時点において所定のデータ信号が該集積回路に入
力されるように該データ信号の切換えが行われる、集積
回路のバーンイン装置が提供される。'J! According to another aspect of the present invention, there is provided a device for sequentially inputting predetermined data signals to an integrated circuit that divides an external clock at a predetermined ratio to obtain an internal clock, thereby performing burn-in of the integrated circuit. a counter circuit that counts the external clock and outputs a predetermined address signal every time a predetermined count is reached; and a counter circuit that outputs a predetermined address signal each time a predetermined count is reached; A memory circuit is provided that sequentially outputs a data signal from the corresponding address with a plurality of cycles as one cycle. An integrated circuit burn-in apparatus is provided in which data signals are switched such that the data signals are input to the integrated circuit.

作用 本発明方法においては外部クロックを分周して生成され
る集積回路内の内部クロックの位相状態ｊの如何に拘ら
ず、該集積回路はその内部クロックの所定のサイクルに
おける立上シ時又は立下り時といった様なあらかじめ定
められた時点に必ず該すｄクルに対応した所定のデータ
信号を順次取り込み、該集積回路内の全トランジスタを
オンオフさせて所期の動作すなわちバーンインを行うこ
ととなる。Operation In the method of the present invention, regardless of the phase state j of the internal clock in the integrated circuit that is generated by dividing the external clock, the integrated circuit Predetermined data signals corresponding to the corresponding d-cycle are always taken in sequentially at a predetermined time point, such as during downlink, and all transistors in the integrated circuit are turned on and off to perform the desired operation, that is, burn-in.

′＝！た上記本発明方法を実施するために使用される本
発明装置においては、カウンタ回路が外部クロックをカ
ウントし、所定数の外部クロックをカウントする毎にそ
の出力信号の値を１づつ増加して該出力信号をアドレス
信号としてＥＰＲＯＭに供給し、該ＥＰＲＯＭは該アド
レス信号により指定され之アドンスから所定のデータ信
号を出力し、該データ信号がドライバ回路を経て所定個
数の集積回路に入力され、該集積回路の所期の動作すな
わちバーンインを行わせる。′=! In the device of the present invention used to carry out the method of the present invention described above, the counter circuit counts external clocks, and increases the value of the output signal by 1 every time a predetermined number of external clocks are counted. The output signal is supplied as an address signal to the EPROM, and the EPROM outputs a predetermined data signal from the address designated by the address signal.The data signal is input to a predetermined number of integrated circuits via a driver circuit, and the The intended operation of the circuit, that is, burn-in is performed.

実施し１１ 第３図は、本発明方法の１実施例を実施した場合の外部
クロック信号、集積回路内で生成される内部クロック信
号、および集積回路に入力されるデータ信号それぞれの
タイミング波形を示しているＯ すなわち、第３図（ａ）は、集積回路に入力される外部
クロック信号ＣＬＫの波形を示し、第３図（ｂ）は、該
外部りａ、り信号ＣＬＫを集積回路内で４分周して内部
クロック信号とした場合に、該内部クロック信号として
はそれぞれ位相を異にする４通りの状態（この場合、何
れも外部クロック信号の所定の立下り時においてＨレベ
ルとＬレベルとの切換えが行われている）が考えられる
ことを示しているＯ ところで一般にマイコン等に用いられる集積回路の各端
子は、通常その集積回路における内部クロ、り信号の立
上シ時又は立下り時において外部から順次データを取υ
込むように決められていることは前述したとおシである
が、本発明ではこの点を利用して、内部クロック信号の
立上り時にデータを取シ込む端子については、第３図（
ｂ）に示されるそれぞれの内部クロック信号の所定のサ
イクルにおける立上り時、すなわちＡ、Ｂ、Ｃｋよび０
点を１つのサイクルに包含する第３図（Ｃ）に示ぜれる
タイミング（すなわち所定の外部クロックの立上り時と
、その外部クロックのあと４個目に到来する外部クロッ
クの立上り時とを１サイクルとする）でデータ信号を切
シ換えるようにする。Embodiment 11 FIG. 3 shows the timing waveforms of an external clock signal, an internal clock signal generated within the integrated circuit, and a data signal input to the integrated circuit when one embodiment of the method of the present invention is implemented. That is, FIG. 3(a) shows the waveform of the external clock signal CLK input to the integrated circuit, and FIG. 3(b) shows the waveform of the external clock signal CLK input to the integrated circuit. When frequency-divided to produce an internal clock signal, the internal clock signal has four states with different phases (in this case, each state is H level and L level at a predetermined falling edge of the external clock signal). By the way, each terminal of an integrated circuit generally used in microcontrollers etc. is normally switched at the rising or falling edge of the internal clock signal in the integrated circuit. Data is sequentially retrieved from the outside at υ
As mentioned above, the terminal that inputs data at the rising edge of the internal clock signal is configured as shown in FIG.
b) at the rising edge in a given cycle of the respective internal clock signals shown in A, B, Ck and 0
The timing shown in FIG. 3(C) that includes the points in one cycle (that is, the rising edge of a predetermined external clock and the rising edge of the fourth external clock after that external clock) is defined as one cycle. ) to switch the data signal.

このようにすれば、該集積回路の内部クロック信号が第
３図（ｂ）　Ｋ示される４通シの状態のうちの何れであ
っても、該集積回路はその内部クロックの所定のサイク
ルにおける立上り時であるＡ、Ｂ。In this way, regardless of whether the internal clock signal of the integrated circuit is in any of the four states shown in FIG. A, B which is time.

ＣまたはＤの何れかの時点で必ず、所定の同一データ（
命令）を取シ込み、その実行をすることになる。このよ
うにして順次データ信号を入力させることにより、内部
クロックの位相状態の如何に拘らず、集積回路内の全ト
ランジスタをオンオフさせて所期の動作すなわちバーン
インを行うことができる。At either point C or D, the same predetermined data (
commands) and execute them. By sequentially inputting data signals in this manner, all transistors in the integrated circuit can be turned on and off to perform the desired operation, that is, burn-in, regardless of the phase state of the internal clock.

また内部クロック信号の立下り時にデータを取シ込む端
子については、第３図（ｂ）Ｋ示されるそれぞれの内部
クロック信号の立下り、すなわちＥ。Regarding the terminals that receive data at the falling edge of the internal clock signal, the falling edge of each internal clock signal, ie, E, is shown in FIG. 3(b)K.

Ｆ、Ｇ、およびＨ点を１つのサイクルに包含する第３図
（ｄ）に示されるタイミングでデータ信号を切り換える
ようにすればよい。The data signal may be switched at the timing shown in FIG. 3(d) that includes points F, G, and H in one cycle.

なお上記実施例においては外部クロック信号を４分周し
て内部クロック信号とする場合について説明したが、そ
の分周の比率は必ずしも４分周に限られるわけではない
。In the above embodiment, a case has been described in which the external clock signal is frequency-divided by 4 to obtain an internal clock signal, but the frequency division ratio is not necessarily limited to 4-frequency division.

第４図は、本発明方法の他の実施例として外部クロック
信号を６分周して内部クロック信号とする集積回路に適
用される場合が示される。この場合、内部クロック信号
としては、第４図（ｂ）に示されるように６通りの位相
状態（この場合、何れも外部クロ、り信号の所定の立上
り時においてＨレベルとＬレベルとの切換えが行われて
いる）が考えられる。FIG. 4 shows another embodiment of the method of the present invention in which the method is applied to an integrated circuit in which an external clock signal is frequency-divided by 6 to obtain an internal clock signal. In this case, the internal clock signal has six different phase states as shown in FIG. 4(b). ) is considered possible.

いま該集積回路の各端子が該内部クロック信号の立上シ
時にデータを取シ込むものとすると、該６通シの内部ク
ロック信号それぞれの所定のサイクルにおける立上り時
、すなわちＩ、Ｊ、に、Ｌ。Assuming that each terminal of the integrated circuit receives data at the rising edge of the internal clock signal, at the rising edge of each of the six internal clock signals in a predetermined cycle, that is, at I, J, and L. .

ＭｌおよびＮ点すなわち６個の外部クロックを１つのサ
イクルに包含する第４図（ｃ）Ｋ示されるタイミングで
データ信号を切シ換えるようにする〇なふ・この実施し
１１においては、データ（命令）信号をｊｒｉ次入力す
るＫあ之り、上記１点に対応する外部クロ、りの立上り
工、ジに対し充分なセットアツプ時間ｔ、を確保し、そ
れから６個目の外部クロックの立上勺エツジ（上記Ｎ点
忙対応する）から充分なホールド時間ｔ［１をとるよう
にしてデータ信号の切り換えが行われる。（この様にデ
ータ信号の切換えは必ずしも外部クロックの立上シ時に
行なわなくともよい） したがってこの実施列においても、該集積回路の内部ク
ロック信号の位相状態の如何に拘らず、該集積回路は該
１．Ｊ、に、Ｌ、Ｍ、およびＮの何れかの時点で必ず所
定の同一データを取り込むことは、第３図の場合と同様
である。Ml and N points, that is, six external clocks are included in one cycle.The data signal is switched at the timing shown in FIG. In order to input the command (command) signal one time, ensure sufficient setup time t for the rise of the external clock signal corresponding to the first point above, and then start the rise of the sixth external clock. The data signal is switched by taking a sufficient hold time t[1 from the top edge (corresponding to the above N point). (In this way, data signals do not necessarily have to be switched at the rising edge of the external clock.) Therefore, in this embodiment as well, regardless of the phase state of the internal clock signal of the integrated circuit, the integrated circuit 1. As in the case of FIG. 3, the same predetermined data is always taken into J, at any one of L, M, and N.

第１図は、上述した本発明方法を実施するために使用さ
れる本発明装置の一実施Ｆ！Ａ１を示す。該図中、２は
外部から入力されるクロック信号ＣＬＫのクロック個数
を数えるカウンタ回路である。この外部クロック信号は
集積回路１にも直接入力され、該集積回路内で分周され
て上述したように内部クロック信号が生成される。FIG. 1 shows an embodiment of the apparatus of the invention used to carry out the method of the invention described above. A1 is shown. In the figure, 2 is a counter circuit that counts the number of clocks of the clock signal CLK input from the outside. This external clock signal is also directly input to the integrated circuit 1 and is frequency-divided within the integrated circuit to generate an internal clock signal as described above.

そして上述した本発明方法の第１実施例のようにこの内
部クロ、り信号が外部クロック信号を４分周することに
よシ生成される場合には、該カウンタ回路２は、上記外
部クロ、りＣＬＫの個数を４個数える毎釦その出力信号
の値を１づつ増加してこれをアドレス信号としてＥＰＲ
ＯＭ　３に供給する。When the internal clock signal is generated by dividing the frequency of the external clock signal by four as in the first embodiment of the method of the present invention described above, the counter circuit 2 is configured to generate the external clock signal by dividing the frequency of the external clock signal by four. Every time you count the number of CLKs to 4, increase the value of the output signal by 1 and use this as an address signal to EPR.
Supply to OM 3.

これ釦より該ＥＰＲＯＭ　３の所定のアドレスから順次
所定のデータ（命令）が読み出され、該データ信号はド
ライバ回路４を経て集積回路ＩＫ大入力れる。なお図に
は集積回路１が１個のブロックとして示されているが、
実際にはドライバ回路４の先にダ１えは数十個の集積回
路が接続されるものであシ、かかる多数の集積回路を一
度に駆動できるようにドライバ回路４によってＥＰＲＯ
Ｍ　３のデータ出力を増巾するものである。By pressing this button, predetermined data (commands) are sequentially read from a predetermined address in the EPROM 3, and the data signal is inputted to the integrated circuit IK via the driver circuit 4. Although the integrated circuit 1 is shown as one block in the figure,
In reality, several tens of integrated circuits are connected to the driver circuit 4, and in order to drive such a large number of integrated circuits at once, the driver circuit 4
This amplifies the data output of M3.

第２図は、第１図におけるカウンタ回路２、ＥＰＲＯＭ
　３　、ドライバ回路４、および該ドライバ回路４に接
続される集積回路１の内部構成の１列を示している。な
お第２図にも集積回路１としては１個のチップ１１しか
示されていないが、実際には例えば数十個の集積回路チ
ップが一度に駆動されることは前述したとおりである。Figure 2 shows the counter circuit 2 and EPROM in Figure 1.
3 shows a driver circuit 4 and one row of the internal configuration of the integrated circuit 1 connected to the driver circuit 4. Although only one chip 11 is shown as the integrated circuit 1 in FIG. 2, in reality, for example, several tens of integrated circuit chips are driven at once, as described above.

そして第２図Ｋ［ｆｌＪ示されるものでは、カウンタ回
路２の内部は４個のチップ２１　、２２　、２３　。In what is shown in FIG. 2, the counter circuit 2 includes four chips 21, 22, and 23.

および２４で構成され、ツ１１えは外部クロック信号Ｃ
ＬＫを４個数える毎に各チップの出力側ＱＡ乃至ＱＤか
ら出力される出力信号の値を１うつ増加してＥＰＲＯＭ
　３に対するアドレス信号Ａｏ−Ａｘ３として該ＥＰＲ
ＤＭ　３に供給される。ＥＰＲＯＭ　３は、図示の例で
は、２個のチップ３１．３２で構成され、それらの出力
側からとシ出されたデータ内容００〜０゜が、ドライバ
回路４を構成する３個のチップ４１゜４２．４３の各入
力側（チッ７″４１におけるＩＡ〜４Ａおよびチップ４
２．４３におけるＩＡ〜６Ａ）に導かれる。そして該チ
ップ４１の出力側ＩＹ〜４Ｙおよびチップ４２．４３そ
れぞれの出力側１１Ｙ〜６Ｙからは、１６本の信号線か
ら構成されるデータバス全通してデータ信号が集積回路
１の各チップの所定の端子に供給されるようになってい
る。そしてＥＰＲＯＭあるいはドライバ回路などの個数
を適宜選択することにより各集積回路チップの全端子に
所定のデータ信号を入力することもできる。and 24, and the first element is an external clock signal C.
Every time 4 LKs are counted, the value of the output signal output from the output side QA to QD of each chip is increased by one, and the EPROM is
The EPR as the address signal Ao-Ax3 for
DM 3 is supplied. In the illustrated example, the EPROM 3 is composed of two chips 31 and 32, and the data content 00 to 0° outputted from their output sides is the same as that of the three chips 41° that constitute the driver circuit 4. 42.43 each input side (IA~4A in chip 7″41 and chip 4
IA-6A) in 2.43. From the output sides IY to 4Y of the chip 41 and the output sides 11Y to 6Y of the chips 42 and 43, data signals are transmitted to predetermined signals of each chip of the integrated circuit 1 through the entire data bus consisting of 16 signal lines. It is designed to be supplied to the terminal. By appropriately selecting the number of EPROMs or driver circuits, it is also possible to input a predetermined data signal to all terminals of each integrated circuit chip.

上述したように、本発明方法を実施するために使用され
る本発明装置は、カウンタ回路、ＥＰＲＯＭ、ふ・よび
必要に応じて付加されるドライバ回路からなるもので、
その構成は比較的簡単であシ、必要数の集積回路を一度
にバーンインする仁とができる。As mentioned above, the device of the present invention used to carry out the method of the present invention consists of a counter circuit, an EPROM, and a driver circuit added as necessary.
Its construction is relatively simple, and the required number of integrated circuits can be burned in at once.

そしてＥＰＲＯＭ　ｔ−取り換え、そのデータ内容を変
更することにより、どの集積回路をバーンインする場合
にも適用でき、更に出荷試験そのものを兼ねるようにす
ることもできる。By replacing the EPROM and changing its data contents, it can be applied to burn-in any integrated circuit, and can also be used for shipping testing itself.

発明の効果 本発明方法によれば、集積回路内における内部クロック
信号の位相状態に拘らず、どの集積回路に対しても所定
のサイクルにおいて確実に該サイ　　　　　　ｌ。Effects of the Invention According to the method of the present invention, regardless of the phase state of the internal clock signal within the integrated circuit, it is possible to reliably obtain the signal l in a given cycle for any integrated circuit.

クルに対応し之データ（命令）が順次入力され、該集積
回路内の全トランジスタをオンオフさせて所期の動作す
なわち完全なバルンインを行うことができる。Data (commands) corresponding to the integrated circuit are sequentially inputted, and all transistors in the integrated circuit are turned on and off to perform the desired operation, that is, complete balloon-in.

また本発明装置によれば、比較的簡単な構成によって、
上記・々−ンイン動作を必要とするすべての集積回路に
対し本発明方法を適用することができる。Furthermore, according to the device of the present invention, with a relatively simple configuration,
The method of the present invention can be applied to all integrated circuits that require the above-mentioned main-in operation.

【図面の簡単な説明】[Brief explanation of the drawing]

身！１図は１本発明装置の一実施例としての集積回路の
バーンイン装置の全体構成を示すブロック図、 第２図は、第１図装置における、カウンタ回路、ＥＰＲ
ＤＭ　、ドライバ回路、および該ドライバ回路に接続さ
れる集積回路の内部構成の１例を示す図、第３図は、本
発明方法の１実施し１］における外部クロック信号、集
積回路、内部のクロック信号、および該集積回路に入力
されるデータ信号それぞれのタイミング波形を示す図− 第４図は、本発明方法の他の実施列における、上記第３
図に対応する各信号のタイミング波形を示す図、 第５図および第６図は、それぞれ従来技術における集積
回路のバーンイン方法の１列を説明するブロック図であ
る。 （符号の説明） １・・・集積回路、２・・・カウンタ回路、３・・・Ｅ
ＰＲＯＭ。 ４・・・ドライバ回路、５・・・コントローラ、６・・
・ノ（ターンジェネレータ。Body! Fig. 1 is a block diagram showing the overall configuration of an integrated circuit burn-in device as an embodiment of the device of the present invention, and Fig. 2 shows a counter circuit and an EPR in the device shown in Fig. 1.
FIG. 3 is a diagram showing an example of the internal configuration of a DM, a driver circuit, and an integrated circuit connected to the driver circuit. FIG. 4 is a diagram showing timing waveforms of signals and data signals input to the integrated circuit.
FIGS. 5 and 6 are block diagrams each illustrating one sequence of the burn-in method for integrated circuits in the prior art. (Explanation of symbols) 1...Integrated circuit, 2...Counter circuit, 3...E
PROM. 4...driver circuit, 5...controller, 6...
・ノ(Turn generator.

Claims (1)

【特許請求の範囲】 １、外部クロックを所定の比率で分周して内部クロック
とする集積回路に所定のデータ信号を順次入力して該集
積回路をバーンインさせるにあたり、該分周数と対応し
た該外部クロックの複数サイクルを１サイクルとし、か
つ該集積回路における内部クロックの位相状態に拘らず
、該１サイクル中に含まれる該内部クロックの所定の時
点において所定のデータ信号を該集積回路に入力させる
ように該データ信号の切換えを行うことを特徴とする集
積回路のバーンイン方法。 ２、外部クロックを所定の比率で分周して内部クロック
とする集積回路に所定のデータ信号を順次入力して該集
積回路のバーンインを行わせるための装置であって、該
外部クロックをカウントし所定のカウント数に達する毎
に所定のアドレス信号を出力するカウンタ回路、および
該カウンタ回路からアドレス信号が入力されることによ
って該カウント数と対応した該外部クロックの複数サイ
クルを１サイクルとして当該アドレスから順次データ信
号を出力する記憶回路をそなえ、該集積回路における内
部クロックの位相状態に拘らず、該１サイクル中に含ま
れる該内部クロックの所定の時点において所定のデータ
信号が該集積回路に入力されるように該データ信号の切
換えが行われることを特徴とする集積回路のバーンイン
装置。[Claims] 1. When sequentially inputting a predetermined data signal to an integrated circuit that divides an external clock at a predetermined ratio and uses it as an internal clock to burn-in the integrated circuit, A plurality of cycles of the external clock are defined as one cycle, and a predetermined data signal is input to the integrated circuit at a predetermined time point of the internal clock included in the one cycle, regardless of the phase state of the internal clock in the integrated circuit. 1. A burn-in method for an integrated circuit, comprising switching the data signal so as to cause the data signal to change. 2. A device for performing burn-in of an integrated circuit by sequentially inputting a predetermined data signal to an integrated circuit that divides an external clock at a predetermined ratio and uses it as an internal clock, and counts the external clock. A counter circuit that outputs a predetermined address signal every time a predetermined count number is reached, and when an address signal is input from the counter circuit, a plurality of cycles of the external clock corresponding to the count number are considered as one cycle and from the address. A storage circuit that sequentially outputs data signals is provided, and a predetermined data signal is input to the integrated circuit at a predetermined time point of the internal clock included in the one cycle, regardless of the phase state of the internal clock in the integrated circuit. 1. A burn-in device for an integrated circuit, characterized in that the data signal is switched so that the data signal is switched.