JPH07209389A - High-speed pattern generator - Google Patents
High-speed pattern generatorInfo
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- JPH07209389A JPH07209389A JP6021997A JP2199794A JPH07209389A JP H07209389 A JPH07209389 A JP H07209389A JP 6021997 A JP6021997 A JP 6021997A JP 2199794 A JP2199794 A JP 2199794A JP H07209389 A JPH07209389 A JP H07209389A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体試験装置に搭載
した試験パターン発生器に於ける試験パターンの発生を
高速化した、高速パターン発生器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed pattern generator which speeds up test pattern generation in a test pattern generator mounted on a semiconductor test apparatus.
【0002】[0002]
【従来の技術】半導体試験装置に用いる試験パターンは
一般に高速である。近年、被試験デバイスやメモリデバ
イスの発達により、パターン発生器の高速化が要求され
ている。2. Description of the Related Art Test patterns used in semiconductor test equipment are generally high speed. In recent years, with the development of devices under test and memory devices, it has been required to speed up pattern generators.
【0003】図3に、従来のメモリ試験装置の構成例を
示す。被試験メモリ4を試験するメモリ試験装置は、タ
イミング発生器1、パターン発生器2、波形整形器3及
び論理比較器5により構成されている。タイミング発生
器1で発生する基準クロックに従って、パターン発生器
2は、被試験メモリ4に与えるアドレス信号、試験デー
タ信号、制御信号を出力する。これらの各信号は、波形
整形器3に与えられ、ここで試験に必要な波形に整形し
て被試験メモリ4に印加される。被試験メモリ4は、制
御信号によって、当該アドレスに試験データを書き込
み、また、読み出し制御を行う。被試験メモリ4から読
み出された読みだしデータは、論理比較器5に与えら
れ、ここでパターン発生器2から出力される期待値デー
タと比較され、その一致、不一致結果により、被試験メ
モリの良否判定を行う。FIG. 3 shows a configuration example of a conventional memory test device. The memory test apparatus for testing the memory under test 4 is composed of a timing generator 1, a pattern generator 2, a waveform shaper 3 and a logical comparator 5. According to the reference clock generated by the timing generator 1, the pattern generator 2 outputs an address signal, a test data signal and a control signal to be given to the memory under test 4. Each of these signals is applied to the waveform shaper 3, where it is shaped into a waveform required for the test and applied to the memory under test 4. The memory under test 4 writes the test data to the address and controls the reading by the control signal. The read data read from the memory under test 4 is given to the logical comparator 5, where it is compared with the expected value data output from the pattern generator 2, and the result of the match or mismatch results in the memory under test. Pass / fail judgment is performed.
【0004】図4に、パターン発生器2の内部構成例を
示す。パターン発生器2は、アドレス発生器22、アド
レスをX、Yに分割して取り出すアドレス変換器25、
試験パターンデータ発生器23、制御信号発生器24及
びこれらを制御するシーケンス制御器21により構成さ
れる。FIG. 4 shows an example of the internal structure of the pattern generator 2. The pattern generator 2 includes an address generator 22, an address converter 25 that divides an address into X and Y, and extracts the divided address.
It is composed of a test pattern data generator 23, a control signal generator 24, and a sequence controller 21 for controlling them.
【0005】シーケンス制御部21は、パターン発生の
ための一連の命令が格納されたインストラクションメモ
リ201、そのアドレスを指定するプログラムカウンタ
203、当該プログラムカウンタ203を当該インスト
ラクションメモリ201からの命令に基づいて制御する
プログラムカウンタコントロール202により構成され
ている。当該インストラクションメモリ201の各アド
レスのメモリ領域は、シーケンス制御命令エリア、アド
レス演算命令エリア、データ演算命令エリア及び、制御
信号発生命令エリアから成る。The sequence control unit 21 controls an instruction memory 201 in which a series of instructions for generating a pattern is stored, a program counter 203 for designating its address, and the program counter 203 based on the instruction from the instruction memory 201. The program counter control 202 is configured to operate. The memory area of each address of the instruction memory 201 includes a sequence control instruction area, an address operation instruction area, a data operation instruction area, and a control signal generation instruction area.
【0006】この構成により、プログラムカウンタ20
3の出力したアドレスにより、インストラクションメモ
リ201がアクセスされ、その内容がそれぞれ、プログ
ラムカウンタコントロール202、アドレス発生器2
2、試験パターンデータ発生器23、制御信号発生器2
4に与えられる。そして、プログラムカウンタコントロ
ール202は、読みだしたシーケンス制御命令をデコー
ドしてプログラムカウンタ203をインクリメント、ホ
ールドまたは読みだしたアドレスをロードして、新たに
アドレスを発生することにより、シーケンス発生を行っ
ている。With this configuration, the program counter 20
The instruction memory 201 is accessed by the address output from the memory 3, and the contents of the instruction memory 201 are accessed by the program counter control 202 and the address generator 2, respectively.
2, test pattern data generator 23, control signal generator 2
Given to 4. The program counter control 202 decodes the read sequence control instruction, increments and holds the program counter 203, or loads the read address, and generates a new address to generate a sequence. .
【0007】このように、従来のパターン発生器では、
プログラムカウンタ203の出力したアドレスによりイ
ンストラクションメモリ201がアクセスされ、その内
容により次にどの様なパターンを発生するか決定する。
プログラムカウンタ203は、プログラムカウンタコン
トロール202により制御される。プログラムカウンタ
コントロール202は、インストラクションメモリ20
1から読みだしたシーケンス制御命令をデコードして、
次のプログラムカウンタの動作を制御している。このプ
ログラムカウンタのアドレス出力から、次のプログラム
カウンタの動作決定までの1サイクル中のインストラク
ションメモリのアクセス、メモリからのシーケンス制御
命令のデコード等の動作速度を速くすることが難しいた
め、高速でのパターン発生が困難である。As described above, in the conventional pattern generator,
The instruction memory 201 is accessed by the address output from the program counter 203, and the content of the instruction memory 201 determines the next pattern to be generated.
The program counter 203 is controlled by the program counter control 202. The program counter control 202 is the instruction memory 20.
Decode the sequence control instruction read from 1,
It controls the operation of the next program counter. Since it is difficult to increase the operation speed such as instruction memory access and sequence control instruction decoding from the memory during one cycle from the output of the address of the program counter to the determination of the operation of the next program counter, a high-speed pattern Difficult to occur.
【0008】[0008]
【発明が解決しようとする課題】本発明は、上述したよ
うな従来の技術が有する問題点に鑑みてなされるもので
あって、試験パターン発生器に於ける試験パターンの発
生を高速化した、高速パターン発生器を提供するもので
ある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the conventional technique, in which the generation of a test pattern in a test pattern generator is accelerated. A high speed pattern generator is provided.
【0009】[0009]
(請求項1の解決手段)パターン発生器2の後段に、複
数のバッファーメモリ(611、612、613、61
4)を設ける。そして、当該バッファーメモリの各入力
端には、当該パターン発生器2の出力パターン601を
入力する。そして、当該各バッファーメモリのアドレス
信号、書き込み/読みだし信号、を制御する制御回路6
41を設ける。そして、書き込みや読みだしを行うパタ
ーン数を計数するカウンタ642を設ける。そして、バ
ッファーメモリ(611、612、613、614)の
各出力を多重化して取り出すマルチプレクサ62を設け
る。上記構成によるバンク60を具備して、高速パター
ン発生器を構成する。(Solution of Claim 1) A plurality of buffer memories (611, 612, 613, 61) are provided at the subsequent stage of the pattern generator 2.
4) is provided. Then, the output pattern 601 of the pattern generator 2 is input to each input terminal of the buffer memory. Then, the control circuit 6 for controlling the address signal and the write / read signal of each buffer memory.
41 is provided. Then, a counter 642 for counting the number of patterns for writing and reading is provided. Then, a multiplexer 62 that multiplexes and takes out each output of the buffer memories (611, 612, 613, 614) is provided. The bank 60 having the above structure is provided to form a high speed pattern generator.
【0010】(請求項2の解決手段)パターン発生器2
の後段に、複数のバッファーメモリ(611、612、
613、614)を設ける。そして、当該バッファーメ
モリの各入力端には、当該パターン発生器2の出力パタ
ーン601を入力する。そして、当該各バッファーメモ
リのアドレス信号、書き込み/読みだし信号、を制御す
る制御回路641を設ける。そして、書き込みや読みだ
しを行うパターン数を計数するカウンタ642を設け
る。そして、バッファーメモリ(611、612、61
3、614)の各出力を多重化して取り出すマルチプレ
クサ62を設ける。上記構成によるバンク(71、7
2)を複数設ける。そして、当該バンク(71、72)
の各出力を選択するマルチプレクサ74を設ける。そし
て、当該バンク(71、72)の、書き込み/読みだし
を制御し、当該マルチプレクサ74の選択を制御するバ
ンク制御回路73を設ける。上記構成を具備して、高速
パターン発生器を構成する。(Solution of Claim 2) Pattern generator 2
In the subsequent stage, a plurality of buffer memories (611, 612,
613, 614) are provided. Then, the output pattern 601 of the pattern generator 2 is input to each input terminal of the buffer memory. Then, a control circuit 641 for controlling the address signal and the write / read signal of each buffer memory is provided. Then, a counter 642 for counting the number of patterns for writing and reading is provided. Then, the buffer memory (611, 612, 61
A multiplexer 62 for multiplexing and taking out the respective outputs (3, 614) is provided. The bank (71, 7) having the above configuration
2) are provided in plural. And the bank (71, 72)
A multiplexer 74 is provided to select each of the outputs. Then, a bank control circuit 73 for controlling writing / reading of the bank (71, 72) and controlling selection of the multiplexer 74 is provided. A high-speed pattern generator is configured with the above configuration.
【0011】[0011]
【作用】この発明によれば、高速パターン発生時には、
パターン発生部2は動作させず、カウンタ642と制御
回路641とを動作させる。従って、この場合、高速パ
ターン発生時にはパターン発生部を動作させていないた
め、プログラムカウンタコントロール202部の動作速
度がパターン発生の速度に影響を与えなくなる。このた
め、高速のパターン発生が可能となる。これが、高速化
できる理由の1つである。高速化できる2つ目の理由
は、マルチプレクス動作によるn倍化である。マルチプ
レクサ62とカウンタ643は、多重化回路を構成して
いる。このため、各データの変化に比べn倍の速度で取
り出すことができる。また、高速化できる3つ目の理由
としては、1つのバンクのバッファーメモリの書き込み
が終了した後、すぐに他のバンクのバッファーメモリへ
のパターン書き込みを始めるため、バッファーメモリの
出力が全て終了した後に新たにパターンを書き込む場合
より、待機時間を短くでき、このため、高速なパターン
を連続して行う場合、各待機時間が短縮され、このため
試験時間が短縮できる。According to the present invention, when a high speed pattern is generated,
The pattern generator 2 is not operated, but the counter 642 and the control circuit 641 are operated. Therefore, in this case, since the pattern generation unit is not operated when the high-speed pattern is generated, the operation speed of the program counter control 202 unit does not affect the pattern generation speed. Therefore, high-speed pattern generation is possible. This is one of the reasons why the speed can be increased. The second reason that the speed can be increased is n-fold multiplication by the multiplex operation. The multiplexer 62 and the counter 643 form a multiplexing circuit. Therefore, the data can be extracted at a speed n times faster than the change in each data. The third reason why the speed can be increased is that after the writing of the buffer memory of one bank is completed, the pattern writing to the buffer memory of the other bank is immediately started, so that the output of the buffer memory is completed. The waiting time can be shortened as compared with the case where a new pattern is written later. Therefore, when continuously performing high-speed patterns, each waiting time is shortened, and thus the test time can be shortened.
【0012】[0012]
【実施例】本発明の実施例について図面を参照して説明
する。Embodiments of the present invention will be described with reference to the drawings.
【0013】(実施例1)図1は本発明の1実施例を示
すブロック図である。図1に示すように、パターン発生
器2と波形整形器3との間に、バッファーメモリ部6を
設ける。当該バッファアメモリ部6は、バンク60とマ
ルチプレクサ63から成っている。(Embodiment 1) FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, a buffer memory unit 6 is provided between the pattern generator 2 and the waveform shaper 3. The buffer memory unit 6 is composed of a bank 60 and a multiplexer 63.
【0014】バンク60内には複数(n個)のバッファ
ーメモリと、マルチプレクサ62と、制御部64を設け
る。本例ではn=4の場合を示す。バッファーメモリ
(611、612、613、614)の入力端には共通
に、パターン発生器2の出力パターン60を入力する。
当該バッファーメモリのアドレス端には、制御回路64
1からアドレス信号を入力する。当該バッファーメモリ
の各書き込み/読み出し(W/R)端は、制御回路64
1に接続する。A plurality of (n) buffer memories, a multiplexer 62, and a controller 64 are provided in the bank 60. In this example, the case of n = 4 is shown. The output pattern 60 of the pattern generator 2 is commonly input to the input ends of the buffer memories (611, 612, 613, 614).
The control circuit 64 is provided at the address end of the buffer memory.
Input an address signal from 1. Each write / read (W / R) end of the buffer memory is connected to the control circuit 64.
Connect to 1.
【0015】試験開始前の準備として、先ず、高速で発
生したいパターンを予め通常速度でパターン発生器2に
より発生させ、この発生パターン601を各バッファー
メモリ(611、612、613、614)に書き込
む。また、バッファーメモリに書き込んだパターン数を
カウンタ642によりカウントし、記憶しておく。As a preparation before starting the test, first, a pattern to be generated at a high speed is generated in advance by the pattern generator 2 at a normal speed, and this generation pattern 601 is written in each buffer memory (611, 612, 613, 614). Also, the number of patterns written in the buffer memory is counted by the counter 642 and stored.
【0016】次に、高速パターン発生時には、パターン
発生部2は動作させず、カウンタ642と制御回路64
1とを動作させる。従って、この場合、高速パターン発
生時にはパターン発生部を動作させていないため、プロ
グラムカウンタコントロール202部の動作速度がパタ
ーン発生の速度に影響を与えなくなる。このため、高速
のパターン発生が可能となる。これが、高速化できる理
由の1つである。Next, when a high speed pattern is generated, the pattern generating section 2 is not operated and the counter 642 and the control circuit 64 are operated.
1 and operate. Therefore, in this case, since the pattern generation unit is not operated when the high-speed pattern is generated, the operation speed of the program counter control 202 unit does not affect the pattern generation speed. Therefore, high-speed pattern generation is possible. This is one of the reasons why the speed can be increased.
【0017】高速化できる2つ目の理由は、マルチプレ
クス動作によるn倍化である。マルチプレクサ62とカ
ウンタ643は、多重化回路を構成している。4重の多
重化回路は図5に示すように、動作クロックをカウンタ
643で2ビットとして取り出し、マルチプレクサ62
のセレクト信号605とする。このセレクト信号によ
り、入力信号(X0、X1、X2、X3)をマルチプレクス
する。図6に、多重化回路の動作例を示す。入力信号X
0のデータをa、入力信号X1のデータをb、入力信号X
2のデータをc、入力信号X3のデータをdとすると、各
データの変化に比べ4倍(一般にn倍)の速度で取り出
すことができる。The second reason that the speed can be increased is n-fold multiplication by the multiplex operation. The multiplexer 62 and the counter 643 form a multiplexing circuit. As shown in FIG. 5, the quadruple multiplexing circuit extracts the operation clock from the counter 643 as 2 bits and outputs the operation clock to the multiplexer 62.
Selection signal 605. The select signal multiplexes the input signals (X 0 , X 1 , X 2 , X 3 ). FIG. 6 shows an operation example of the multiplexing circuit. Input signal X
0 data is a, input signal X 1 data is b, input signal X
Assuming that the data of 2 is c and the data of the input signal X 3 is d, the data can be extracted at a speed four times (generally n times) as fast as the change of each data.
【0018】図7に、本発明による1動作例をタイムチ
ャートで示す。図7においては、書き込み時に、バッフ
ァーメモリ(X0、X1、X2、X3)の各アドレス端
子に共通に、同一のアドレス信号を与える。また、各デ
ータ端子に共通に、同一のデータ信号を与える。すなわ
ち、バッファーメモリX0については、アドレスA0に
対して、データaを書き込み、アドレスA1に対して、
データbを書き込む。以後、同様に連続して書き込む。
次に、読みだし時には、先ず、バッファーメモリX0に
対しては、アドレスA0を与える。そして、X1に対し
てはA1を与え、X2に対してはA2を与え、X3に対
してはA3を与える。そして、これらのデータを多重化
して、出力Xとして取り出す。この場合、図7のよう
に、データa、b、c、dが1周期内に連続して取り出
される。次のサイクルに於いては、バッファーメモリX
0に対しては、前回よりも”4”(一般的には、n)進
んだアドレスを与える。すなわちアドレスA4を与え
る。そして、X1に対してはA5を与え、X2に対して
はA6を与え、X3に対してはA7を与える。そして、
これらのデータを多重化して、出力Xとして取り出す。
この場合、図7のように、データe、f、…と連続して
取り出される。FIG. 7 is a time chart showing one operation example according to the present invention. In FIG. 7, the same address signal is commonly applied to each address terminal of the buffer memories (X0, X1, X2, X3) at the time of writing. In addition, the same data signal is given to each data terminal in common. That is, in the buffer memory X0, the data a is written to the address A0, and the data a is written to the address A1.
Write data b. After that, the data is continuously written in the same manner.
Next, at the time of reading, first, the address A0 is given to the buffer memory X0. Then, A1 is given to X1, A2 is given to X2, and A3 is given to X3. Then, these data are multiplexed and taken out as the output X. In this case, as shown in FIG. 7, the data a, b, c, d are continuously extracted within one cycle. In the next cycle, the buffer memory X
For 0, an address that is "4" (generally n) ahead of the last time is given. That is, the address A4 is given. Then, A5 is given to X1, A6 is given to X2, and A7 is given to X3. And
These data are multiplexed and taken out as the output X.
In this case, the data e, f, ... Are continuously extracted as shown in FIG.
【0019】図8に、本発明による他の動作例をタイム
チャートで示す。図8においては、書き込み時に、バッ
ファーメモリ(X0、X1、X2、X3)の各アドレス
端子に共通に、同一のアドレス信号を与える。また、各
データ端子に共通に、同一のデータ信号を与える。そし
て、W/R端子については、バッファーメモリX0に対
しては、第1のサイクルで書き込み(W)を行い、X1
に対しては第2のサイクルで書き込みを行い、X2に対
しては第3のサイクルで書き込みを行い、X3に対して
は第4のサイクルで書き込みを行う。すなわち、図8に
示すように、バッファーメモリX0については、アドレ
スA0に対して、データaを書き込み、バッファーメモ
リX1については、アドレスA0に対して、データbを
書き込み、バッファーメモリX2については、アドレス
A0に対して、データcを書き込み、バッファーメモリ
X3については、アドレスA0に対して、データdを書
き込む。次に、4つのサイクル(一般にnサイクル)分
を書き込み完了した時点で、各バッファーメモリ(X
0、X1、X2、X3)のアドレスをA1に進める。以
後、同様に連続して書き込む。次に、読みだし時には、
各バッファーメモリ(X0、X1、X2、X3)のアド
レス端子に共通にアドレス信号A0を与える。そして、
これらのデータを多重化して、出力Xとして取り出す。
この場合、図8のように、データa、b、c、dが1周
期内に連続して取り出される。次のサイクルに於いて
は、アドレスを1つ進めてA1とし、同様に、これらの
データを多重化して、出力Xとして取り出す。この場
合、データe、f、…と連続して取り出される。このよ
うに、多重化するデータの割当は、図7の例のように行
ってもよいし、図8の例のように行ってもよい。FIG. 8 is a time chart showing another operation example according to the present invention. In FIG. 8, at the time of writing, the same address signal is commonly applied to each address terminal of the buffer memories (X0, X1, X2, X3). In addition, the same data signal is given to each data terminal in common. As for the W / R terminal, writing (W) is performed in the first cycle to the buffer memory X0, and X1
Is written in the second cycle, X2 is written in the third cycle, and X3 is written in the fourth cycle. That is, as shown in FIG. 8, for the buffer memory X0, the data a is written to the address A0, for the buffer memory X1, the data b is written to the address A0, and for the buffer memory X2, the address is written. The data c is written to A0, and the data d is written to the address A0 in the buffer memory X3. Next, at the time when writing for four cycles (generally n cycles) is completed, each buffer memory (X
0, X1, X2, X3) advance to A1. After that, the data is continuously written in the same manner. Next, at the time of reading,
An address signal A0 is commonly applied to the address terminals of the buffer memories (X0, X1, X2, X3). And
These data are multiplexed and taken out as the output X.
In this case, as shown in FIG. 8, the data a, b, c, d are continuously extracted within one cycle. In the next cycle, the address is advanced by 1 to A1, and similarly, these data are multiplexed and taken out as the output X. In this case, the data e, f, ... Are continuously extracted. In this way, the data to be multiplexed may be allocated as in the example of FIG. 7 or as in the example of FIG.
【0020】上述の2種類の高速化を相乗した高速パタ
ーンを、波形整形器3及び論理比較器5に与える。な
お、カウンタ642は、試験開始前に記憶したパターン
数だけインクリメントして動作を終了する。また、バン
ク60と、波形整形器3との間には、マルチプレクサ6
3を設けてあり、従来のパターン発生器2の出力パター
ン601と、マルチプレクサ62の出力とを選択信号6
03により切り換えて取り出すことを可能としている。
これは、バッファーメモリ(611、612、613、
614)の容量により発生できるパターン数が制限され
るが、バッファーメモリからのパターンとパターン発生
器からのパターンを選択可能にすることにより、従来と
同様のパターン発生をも可能とするためである。A high-speed pattern which is a synergistic effect of the above-mentioned two types of speed-up is given to the waveform shaper 3 and the logical comparator 5. The counter 642 increments the number of patterns stored before the start of the test and ends the operation. A multiplexer 6 is provided between the bank 60 and the waveform shaper 3.
3 is provided to select the output pattern 601 of the conventional pattern generator 2 and the output of the multiplexer 62 from the selection signal 6
It is possible to switch and take out by 03.
This is a buffer memory (611, 612, 613,
The number of patterns that can be generated is limited by the capacity of 614), but by making it possible to select the pattern from the buffer memory and the pattern from the pattern generator, it is possible to generate the same pattern as the conventional one.
【0021】(実施例2)図2は、本発明による他の実
施例を示す。本実施例においては、バッファーメモリか
らなるバンク(71、72)を複数設けて、パターン発
生器2からバッファーメモリへのパターン転送時に要す
る待機時間を短くし、試験時間の短縮を図っている。こ
れは、実施例1によるバッファーメモリ部6の構成で
は、試験を一旦停止してバッファーメモリにパターンを
書き込み、全てのパターンの書き込みが終了してから、
再び試験を開始しなければならず、このパターン発生器
からバッファーメモリへのパタン転送中の待機時間によ
り試験時間が長くなるという欠点を克服するものであ
る。(Embodiment 2) FIG. 2 shows another embodiment according to the present invention. In this embodiment, a plurality of banks (71, 72) made up of a buffer memory are provided to shorten the waiting time required for transferring the pattern from the pattern generator 2 to the buffer memory, thereby shortening the test time. This is because in the configuration of the buffer memory unit 6 according to the first embodiment, the test is temporarily stopped, patterns are written in the buffer memory, and after writing of all patterns is completed,
The test has to be started again, which overcomes the drawback of increasing the test time due to the waiting time during the pattern transfer from the pattern generator to the buffer memory.
【0022】図2に示すように、実施例1に於けるバッ
ファーメモリー部6に代えて、バッファーメモリ群7
を、パターン発生器2と波形整形器3との間に設ける。
バッファーメモリ群7の内部構成としては、実施例1に
於けるバンク60と同様なバンクを複数(一般にm個)
設けて、バンク71、バンク72とする。そして、これ
らのバンク(71、72)を制御するバンク制御回路7
3を設ける。そして、当該バンク(71、72)の出力
を選択出力するマルチプレクサ74を設ける。As shown in FIG. 2, instead of the buffer memory unit 6 in the first embodiment, a buffer memory group 7 is provided.
Are provided between the pattern generator 2 and the waveform shaper 3.
The buffer memory group 7 has a plurality of banks (generally m) similar to the bank 60 in the first embodiment.
They are provided as banks 71 and 72. Then, a bank control circuit 7 for controlling these banks (71, 72)
3 is provided. Then, a multiplexer 74 for selectively outputting the output of the bank (71, 72) is provided.
【0023】バンク71と、バンク72の制御回路に
は、「バッファーメモリには全てのパターンが書き込ま
れた」という意味の信号(Full1、Full2)を
設ける。また、「バッファーメモリのパターンは全て出
力した」という意味、あるいは、「まだパターンの書き
込みは行われていない」という意味の信号(Emp1、
Emp2)を設ける。The control circuits of the banks 71 and 72 are provided with signals (Full 1, Full 2) meaning "all patterns have been written in the buffer memory". In addition, a signal (Emp1, which means that all the patterns in the buffer memory have been output) or that "the pattern has not been written yet"
Emp2) is provided.
【0024】最初に、バンク71側に、実施例1に於け
る場合と同様に、パターンを書き込む。パターンが全て
書き込まれると、バンク71の制御回路は、バンク制御
回路73に、Full1信号を出力する。当該バンク制
御回路73は、Full1を受け取ると、バンク71か
らパターンを出力させる。その後、バンク72側からの
Emp2信号の有無をチェックし、Emp2が有れば、
次に発生するパターンをバンク72へ書き込み始める。
バンク71のパターンが全て出力し終わると、バンク7
1は、Emp1信号をバンク制御回路73に出力する。
バンク制御回路73は、Emp1を受け取るとバンク7
2からFull2信号が出力されるまで待機状態とな
る。Full2信号がバンク72から出力されると、バ
ンク制御回路73は、バンク72からパターンを出力さ
せ、バンク71へ次に発生するパターンを書き込み始め
る。バンク72のパターンが全て出力し終わった後も同
様の動作を行う。First, a pattern is written on the bank 71 side as in the first embodiment. When all the patterns are written, the control circuit of the bank 71 outputs the Full1 signal to the bank control circuit 73. Upon receiving Full1, the bank control circuit 73 causes the bank 71 to output a pattern. After that, the presence or absence of the Emp2 signal from the bank 72 side is checked, and if there is Emp2,
The pattern to be generated next is started to be written in the bank 72.
When all the patterns in bank 71 have been output, bank 7
1 outputs the Emp1 signal to the bank control circuit 73.
When the bank control circuit 73 receives Emp1, the bank control circuit 73
It is in a standby state until the Full2 signal is output from 2. When the Full2 signal is output from the bank 72, the bank control circuit 73 causes the bank 72 to output a pattern, and starts writing the pattern to be generated next to the bank 71. The same operation is performed after all the patterns in the bank 72 have been output.
【0025】なお、バンク71の出力とバンク72の出
力との切り換えは、マルチプレクサ74へバンク制御回
路73からセレクト信号701を出力して行う。また、
マルチプレクサ74と、波形整形器3との間には、実施
例1と同様に、マルチプレクサ63を設け、従来のパタ
ーン発生器2の出力パターン601と、マルチプレクサ
74の出力とを選択信号603により切り換えて取り出
すことを可能としている。The output of the bank 71 and the output of the bank 72 are switched by outputting a select signal 701 from the bank control circuit 73 to the multiplexer 74. Also,
A multiplexer 63 is provided between the multiplexer 74 and the waveform shaper 3 as in the first embodiment, and the output pattern 601 of the conventional pattern generator 2 and the output of the multiplexer 74 are switched by the selection signal 603. It is possible to take it out.
【0026】本実施例2の構成では、1つのバンク(例
えばバンク71)のバッファーメモリの書き込みが終了
した後、すぐに他のバンク(例えばバンク72)のバッ
ファーメモリへのパターン書き込みを始めるため、バッ
ファーメモリの出力が全て終了した後に新たにパターン
を書き込む場合より、待機時間を短くできる。このた
め、高速なパターンを連続して行う場合、各待機時間が
短縮され、このため試験時間が短縮できる。In the configuration of the second embodiment, after the writing of the buffer memory of one bank (for example, bank 71) is completed, the pattern writing to the buffer memory of another bank (for example, bank 72) is started immediately. The waiting time can be shortened as compared with the case where a new pattern is written after the output of the buffer memory is completed. Therefore, when a high-speed pattern is continuously performed, each waiting time is shortened, and thus the test time can be shortened.
【0027】[0027]
【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。試験パターン発
生器に於ける試験パターンの発生を高速化した、高速パ
ターン発生器を提供できた。Since the present invention is configured as described above, it has the following effects. It was possible to provide a high-speed pattern generator that speeds up the generation of test patterns in the test pattern generator.
【図1】本発明の高速パターン発生器の実施例1を示す
ブロック図である。FIG. 1 is a block diagram showing a first embodiment of a high speed pattern generator of the present invention.
【図2】本発明の高速パターン発生器の実施例2を示す
ブロック図である。FIG. 2 is a block diagram showing a second embodiment of the high speed pattern generator of the present invention.
【図3】従来のメモリ試験装置の例を示すブロック図で
ある。FIG. 3 is a block diagram showing an example of a conventional memory test device.
【図4】従来ののパターン発生器の例を示すブロック図
である。FIG. 4 is a block diagram showing an example of a conventional pattern generator.
【図5】多重化回路の例を示すブロック図である。FIG. 5 is a block diagram showing an example of a multiplexing circuit.
【図6】多重化回路の動作を示すタイムチャートであ
る。FIG. 6 is a time chart showing the operation of the multiplexing circuit.
【図7】本発明による1動作例を示すタイムチャートで
ある。FIG. 7 is a time chart showing an operation example according to the present invention.
【図8】本発明による他の動作例を示すタイムチャート
である。FIG. 8 is a time chart showing another operation example according to the present invention.
1 タイミング発生器 2 パターン発生器 3 波形整形器 4 被試験メモリ 5 論理比較器 6 バッファーメモリ部 7 バッファーメモリ群 21 シーケンス制御器 22 アドレス発生器 23 試験パターンデータ発生器 24 制御信号発生器 25 アドレス変換器 60、71、72 バンク 62、63、74 マルチプレクサ 64 制御部 73 バンク制御回路 201 インストラクションメモリ 202 プログラムカウンタコントロール 203 プログラムカウンタ 611、612、613、614 バッファーメモ
リ 641 制御回路 642、643 カウンタ1 timing generator 2 pattern generator 3 waveform shaper 4 memory under test 5 logical comparator 6 buffer memory unit 7 buffer memory group 21 sequence controller 22 address generator 23 test pattern data generator 24 control signal generator 25 address conversion 60, 71, 72 Banks 62, 63, 74 Multiplexer 64 Control unit 73 Bank control circuit 201 Instruction memory 202 Program counter control 203 Program counter 611, 612, 613, 614 Buffer memory 641 Control circuit 642, 643 Counter
Claims (2)
14)を設け、 当該バッファーメモリの各入力端には、当該パターン発
生器(2)の出力パターン(601)を入力し、 当該各バッファーメモリのアドレス信号、書き込み/読
みだし信号、を制御する制御回路(641)を設け、 書き込みや読みだしを行うパターン数を計数するカウン
タ(642)を設け、 バッファーメモリ(611、612、613、614)
の各出力を多重化して取り出すマルチプレクサ(62)
を設け、 上記構成によるバンク(60)を具備したことを特徴と
する、高速パターン発生器。1. A plurality of buffer memories (611, 612, 613, 6) are provided after the pattern generator (2).
14) is provided, the output pattern (601) of the pattern generator (2) is input to each input terminal of the buffer memory, and control is performed to control the address signal and the write / read signal of each buffer memory. A circuit (641) is provided, a counter (642) for counting the number of patterns for writing and reading is provided, and buffer memories (611, 612, 613, 614)
(62) that multiplexes and extracts each output of
And a bank (60) having the above structure is provided.
14)を設け、 当該バッファーメモリの各入力端には、当該パターン発
生器(2)の出力パターン(601)を入力し、 当該各バッファーメモリのアドレス信号、書き込み/読
みだし信号、を制御する制御回路(641)を設け、 書き込みや読みだしを行うパターン数を計数するカウン
タ(642)を設け、 バッファーメモリ(611、612、613、614)
の各出力を多重化して取り出すマルチプレクサ(62)
を設け、 上記構成によるバンク(71、72)を複数設け、 当該バンク(71、72)の各出力を選択するマルチプ
レクサ(74)を設け、 当該バンク(71、72)の、書き込み/読みだしを制
御し、当該マルチプレクサ(74)の選択を制御するバ
ンク制御回路(73)を設け、 上記構成を具備したことを特徴とする、高速パターン発
生器。2. A plurality of buffer memories (611, 612, 613, 6) are provided after the pattern generator (2).
14) is provided, the output pattern (601) of the pattern generator (2) is input to each input terminal of the buffer memory, and control is performed to control the address signal and the write / read signal of each buffer memory. A circuit (641) is provided, a counter (642) for counting the number of patterns for writing and reading is provided, and buffer memories (611, 612, 613, 614)
(62) that multiplexes and extracts each output of
Is provided, a plurality of banks (71, 72) having the above configuration are provided, a multiplexer (74) for selecting each output of the bank (71, 72) is provided, and writing / reading of the bank (71, 72) is performed. A high-speed pattern generator characterized by comprising a bank control circuit (73) for controlling and controlling selection of the multiplexer (74), and having the above configuration.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6021997A JPH07209389A (en) | 1994-01-21 | 1994-01-21 | High-speed pattern generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6021997A JPH07209389A (en) | 1994-01-21 | 1994-01-21 | High-speed pattern generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07209389A true JPH07209389A (en) | 1995-08-11 |
Family
ID=12070668
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6021997A Pending JPH07209389A (en) | 1994-01-21 | 1994-01-21 | High-speed pattern generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07209389A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7058865B2 (en) | 2003-02-26 | 2006-06-06 | Renesas Technology Corp. | Apparatus for testing semiconductor integrated circuit |
EP1684082A1 (en) * | 2005-01-19 | 2006-07-26 | Advantest Corporation | Test apparatus and method |
JP2007093319A (en) * | 2005-09-28 | 2007-04-12 | Yokogawa Electric Corp | Device for generating inspection signal and semiconductor inspection apparatus |
-
1994
- 1994-01-21 JP JP6021997A patent/JPH07209389A/en active Pending
Cited By (6)
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