JPH0192673A - Counter testing device - Google Patents
Counter testing deviceInfo
- Publication number
- JPH0192673A JPH0192673A JP62251047A JP25104787A JPH0192673A JP H0192673 A JPH0192673 A JP H0192673A JP 62251047 A JP62251047 A JP 62251047A JP 25104787 A JP25104787 A JP 25104787A JP H0192673 A JPH0192673 A JP H0192673A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- counter unit
- unit
- circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、カウンタのテストを行うためのカウンタ・テ
スト装置に関し、さらに詳細には、複数のカウンタ・ユ
ニットをカスケード接続し、各カウンタ・ユニットに対
するプリセット・データをラッチ回路群に外部より設定
するようにした同期２・＼−７
弐カウンタのテストを行うためのカウンタ・テスト装置
に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a counter test device for testing counters, and more particularly, it relates to a counter test device for testing counters, and more particularly to a counter test device in which a plurality of counter units are connected in cascade, and a preset for each counter unit is connected in cascade. -Relates to a counter test device for testing a synchronous 2/7/2 counter in which data is externally set in a group of latch circuits.
従来の技術
この種の同期式カウンタは、第２図に示すように、１ビ
ツトのカウンタ・ユニット１をｎ個、カスケード接続し
、それらに対するプリセット・データをｎ個のラッチ回
路２に設定するように々っている。なお、ここではダウ
ンカウンタを例にして説明する。2. Description of the Related Art As shown in FIG. 2, this type of synchronous counter is constructed by cascading n 1-bit counter units 1 and setting preset data for them in n latch circuits 2. Lively. Note that a down counter will be explained here as an example.
各段のカウンタ・ユニット１のキャリー出力端子Ｃｏは
、次段のカウンタ・ユニット１のキャリー入力端子Ｃ１
に接続されるが、最上段のカウンタ・ユニットＩｎのキ
ャリー出力端子Ｃｏは各段のカウンタ・ユニット１のロ
ード信号端子りに接続され、また、最下段のカウンタ・
ユニット１．のキャリー入力端子Ｃｉは゛′１″ルベル
（＋ ５ Ｖ）に固定される。外部から入力するクロッ
ク信号ＣＬＫは、各段のカウンタ・ユニット１のクロッ
ク入力端子ＣＫに同時に印加される。またブリセント入
力端子Ｐは対応したラッチ回路２の出力端子Ｑと接続さ
３・・−２
れる。The carry output terminal Co of the counter unit 1 in each stage is connected to the carry input terminal C1 of the counter unit 1 in the next stage.
The carry output terminal Co of the topmost counter unit In is connected to the load signal terminal of the counter unit 1 of each stage, and the carry output terminal Co of the topmost counter unit In is connected to the load signal terminal of the counter unit 1 of each stage.
Unit 1. The carry input terminal Ci of the counter unit 1 is fixed at the ``1'' level (+5 V).The clock signal CLK input from the outside is simultaneously applied to the clock input terminal CK of the counter unit 1 of each stage. The terminal P is connected to the output terminal Q of the corresponding latch circuit 2 (3...-2).
このｎ段（ｎビット）の同期式カウンタは、クロック信
号ＣＬＫが入力するたびにカウント値が１ずつ順次デク
リメントするが、全段のカウント・ユニット１の出力端
子０がすべて“０″になると、最上段のカウンタ・ユニ
ット１ｎのキャリー出力端子Ｃｏが“１″となるだめ、
各段のカウンタ・ユニット１にラッチ回路２群に設定さ
れたプリセット・データがロードされる。In this n-stage (n-bit) synchronous counter, the count value is sequentially decremented by 1 each time the clock signal CLK is input, but when the output terminals 0 of the count units 1 in all stages become all "0", The carry output terminal Co of the top counter unit 1n must become “1”.
Preset data set in the latch circuit 2 group is loaded into the counter unit 1 of each stage.
ここに示しだ例では、分周比をプログラマブルにするた
め、各ラッチ回路２のデータ入力端子りはデータバス３
に接続されている。書込み信号ＷＴが入力すると、デー
タバス３上のプリセット・データがラッチ回路１群に設
定される。In the example shown here, in order to make the division ratio programmable, the data input terminal of each latch circuit 2 is connected to the data bus 3.
It is connected to the. When the write signal WT is input, preset data on the data bus 3 is set in the latch circuit 1 group.
さて、上記カウンタはＬＳＩなどに頻繁に使用される基
本的回路であるが、段数が増加すると動作テストに時間
がかかる。例えば段数が８段（ｎ−７）の場合、２５６
（＝２８）クロックでカウンタの全状態のテストを行う
ことができるが、１６段になるとテストのために６４Ｋ
（＝２ 、に＝１０２４）クロックもの長い時間が必
要となる。The counter described above is a basic circuit frequently used in LSIs, etc., but as the number of stages increases, it takes time to test the operation. For example, if the number of stages is 8 (n-7), 256
(=28) It is possible to test all the states of the counter using the clock, but when there are 16 stages, 64K is used for testing.
(=2, to=1024) It takes as long as a clock.
このテスト時間を短縮するために、従来、第３図または
第４図に示すような構成が考えられている。なお、第３
図および第４図において、第２図と同一符号は同一部分
を意味する。In order to shorten this test time, conventionally, a configuration as shown in FIG. 3 or 4 has been considered. In addition, the third
In the figure and FIG. 4, the same reference numerals as in FIG. 2 mean the same parts.
第３図に示す構成においては、途中段のカウンタ・ユニ
ット１ と、その次段のカウンタ・ユニット１ｍ＋１と
の間にセレクタ回路４を挿入し、カウンタ・ユニット１
ｍ＋１のキャリー入力端子Ｃｉにカウンタ・ユニット１
のキャリー出力または″゛１１パレベル５ Ｖ）を入
力するようにしだものである。In the configuration shown in FIG. 3, a selector circuit 4 is inserted between counter unit 1 in the middle stage and counter unit 1m+1 in the next stage, and counter unit 1
Counter unit 1 is connected to the carry input terminal Ci of m+1.
It is designed to input the carry output or "11 pin level 5 V).
ＴＳＴは、セレクタ回路４の入力選択を制御するために
外部より入力される信号である。この信号ＴＳＴを゛′
０′°レベルとすると、セレクタ回路４はカウンタ・ユ
ニット１ｍのキャリー出力を選択するため、カウンタは
通常の動作を行う。TST is a signal input from the outside to control input selection of the selector circuit 4. This signal TST is
When the level is set to 0'°, the selector circuit 4 selects the carry output of the counter unit 1m, so that the counter operates normally.
他方、カウンタのテストを行う場合には、信号ＴＳＴを
“１″ルベルにしてセレクタ回路４によシカウンタ・ユ
ニット１ｍ＋□のキャリー入力端子５・＼−／
Ｃｉを°′１″レベルに固定させる。そうすると、カウ
ンタ・ユニット１ｍ＋１から上段のカウンタ・ユニット
が独立のカウンタとして動作するようになる。したがっ
て、例えばカウンタの段数を１６段とし、８段目と９段
目の間にセレクタ４を挿入したとすれば、下段側のカウ
ンタ（８段）および上段側のカウンタ（８段）をそれぞ
れ５２６ （−２８）クロックでテストすることができ
る。１６段のカウンタをそのままテストする場合に６４
にクロックの時間が必要であったから、テスト時間を大
幅に短縮できることがわかる。On the other hand, when testing the counter, the signal TST is set to the "1" level, and the selector circuit 4 fixes the carry input terminal 5.\-/Ci of the counter unit 1m+□ at the °'1" level. Then, the upper counter units from counter unit 1m+1 will operate as independent counters. Therefore, for example, if the number of counter stages is 16 and selector 4 is inserted between the 8th and 9th stage, Then, the lower counter (8 stages) and the upper counter (8 stages) can each be tested with 526 (-28) clocks.When testing a 16-stage counter as is, it is possible to test the lower counter (8 stages) with 526 (-28) clocks.
It can be seen that the test time can be significantly shortened since the clock time was required for the test.
第４図に示す構成においては、同様にカスケード接続さ
れたカウンタ・ユニット１の途中段にセレクタ回路４を
挿入し、テスト時にカウンタを分割できるようにするが
、信号ＴＳＴを外部よシ直接的に入力せず、データバス
３に接続したラッチ回路５から与えるようにしている。In the configuration shown in FIG. 4, a selector circuit 4 is similarly inserted in the middle of the cascade-connected counter units 1, so that the counters can be divided at the time of testing, but the signal TST is not directly connected to an external source. It is not input, but is given from the latch circuit 5 connected to the data bus 3.
このような構成であるから、テストを行う場合に、プロ
グラムによって゛１″データをラッチ回路５に設定する
ことにより、カウンタを２分割す６へ一７゛
ることかできる。With such a configuration, when performing a test, by setting data "1" in the latch circuit 5 by a program, the counter can be divided into two, ie, 6 to 17.
発明が解決しようとする問題点
しかし、第３図および第４図に示した構成では、カウン
タの分割制御用信号ＴＳＴの入力ピン、またはラッチ回
路５の入力ピンの増設（データバス３のビット数の増加
）が必要であり、これは外部入出力ピン数が厳しく制限
されるＬＳＩなどに適用する場合に大きな問題である。Problems to Be Solved by the Invention However, in the configurations shown in FIGS. ), which is a big problem when applied to LSI etc. where the number of external input/output pins is severely limited.
本発明は、上述の問題点に鑑みてなされたもので、従来
のように信号ピン数（あるいはデータバスのビット数）
を増加させることなく、同期式カウンタの分割制御を行
ってテスト時間の短縮を可能としたカウンタ・テスト装
置を提供することを目的とする。The present invention has been made in view of the above-mentioned problems.
It is an object of the present invention to provide a counter test device that can perform divisional control of a synchronous counter to shorten test time without increasing the time.
なお、Ｄフリップフロップをカスケード接続しだ比同期
式カウンタに関しては、テストを行う場合に、スイッチ
群またはセレクタ回路群によってＤフリップフロップ群
の接続を切シ換えることより、カウンタをシフトレジス
タとして動作させてテストを行う方法が知られている（
特開昭５６一７・・−・
９３４３４号、特開昭５８−２２４５８号）。しかし、
これは上記のような同期式カウンタにその１ま適用する
ことはできず、また、接続切シ換え用の多数のスイッチ
群またはセレクタ回路群によるコスト上昇が大きい。Note that when testing a ratio-synchronous counter with cascaded D flip-flops, the counter can be operated as a shift register by switching the connection of the D flip-flops using a switch group or a selector circuit group. There is a known method for testing (
JP-A-56-17...93434, JP-A-58-22458). but,
This cannot be applied to the above-mentioned synchronous counter, and the cost increases significantly due to the large number of switch groups or selector circuit groups for switching connections.
問題点を解決するだめの手段
本発明は上述の問題点を解決するため、複数のカウンタ
・ユニットをカスケード接続し、各カウンタ・ユニット
に対するプリセット・データをラッチ回路群に設定する
ようにした同期式カウンタにおいて、前記ランチ回路群
に設定されたデータのデコードを行うデコーダ回路と、
このデコーダ回路の出力が有効な期間に前記カウンタ・
ユニット群中の１以上の途中段のカウンタ・ユニットの
キャリー入力を゛′１″レベルに固定する回路とを有す
る、という構成を備えたものである。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides a synchronous system in which a plurality of counter units are connected in cascade and preset data for each counter unit is set in a group of latch circuits. a decoder circuit that decodes data set in the launch circuit group in the counter;
During the period when the output of this decoder circuit is valid, the counter
The device has a configuration including a circuit for fixing the carry input of one or more middle-stage counter units in the unit group to the "'1" level.
作用
本発明は上述の構成によって、デコーダ回路の出力が有
効になる特定のデータを、プリセット・データと同様に
ラッチ回路群に設定することにより、カウンタを２以上
の部分に分割して短時間でテストを行うことが可能であ
る。そして、この分割制御のだめのデータはプリセット
・データ用の信号経路によシ入力するから、専用の入力
ピンの増設（さらにはデータバスのビット数増加）を行
う必要がなく、本発明は外部入出力ピン数の制約が厳し
いＬＳＩに容易に適用できる。According to the above-described configuration, the present invention divides the counter into two or more parts and can be used in a short time by setting specific data that makes the output of the decoder circuit valid in the latch circuit group in the same way as preset data. It is possible to perform a test. Since the data for this divisional control is input to the preset data signal path, there is no need to add dedicated input pins (and increase the number of bits of the data bus), and the present invention is suitable for external input. It can be easily applied to LSIs with strict restrictions on the number of output pins.
実施例
以下本発明の一実施例について、図面を参照して説明す
る。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の構成図であり、第３図と同
一符号は同一部分を意味している。FIG. 1 is a block diagram of an embodiment of the present invention, and the same reference numerals as in FIG. 3 refer to the same parts.
本実施例は、テスト時にカウンタを途中段を境に２分割
するため、カウンタ・ユニット１ｍとカウンタ１ｍ＋１
の間にセレクタ回路４が挿入されている。このセレクタ
回路４は、第３図に示した従来例と同様に、通常動作で
はカウンタ・ユニット１ｍのキャリー出力端子Ｃｏをカ
ウンタ・ユニット１ｍ＋１のキャリー入力端子Ｃｉに結
合し、テスト時にカウンタ・ユニッ”’ｍ＋１のキャリ
ー入力端子ＣＩを９−−−；
ＩＩ Ｉ １１レベル（＋ ５ Ｖ）に固定する回路で
あり、このような入力選択は信号ＴＳＴにより制御され
る。In this embodiment, the counter is divided into two parts at the middle stage during testing, so the counter unit 1m and the counter unit 1m+1 are divided into two parts.
A selector circuit 4 is inserted between them. Similar to the conventional example shown in FIG. 3, this selector circuit 4 connects the carry output terminal Co of the counter unit 1m to the carry input terminal Ci of the counter unit 1m+1 in normal operation, and connects the carry output terminal Co of the counter unit 1m to the carry input terminal Ci of the counter unit 1m+1 during testing. This is a circuit that fixes the carry input terminal CI of m+1 at the 9---; II I 11 level (+5 V), and such input selection is controlled by the signal TST.
しかし、この信号ＴＳＴは、従来のように専用ピンを介
して外部から直接的に入力したり、あるいは専用のラッ
チ回路を介してデータバス３より入力したシするもので
はなく、デコーダ回路６の出力として与えられる。この
デコーダ回路６はプリセット・データ保持用のランチ回
路２群の出力データをデコードするもので、予め決めら
れた特定のデータが入力された場合に出力を有効にする
。However, this signal TST is not inputted directly from the outside via a dedicated pin or inputted from the data bus 3 via a dedicated latch circuit as in the past, but is output from the decoder circuit 6. given as. This decoder circuit 6 decodes the output data of the 2 groups of launch circuits for holding preset data, and makes the output valid when specific predetermined data is input.
以上のように構成されたカウンタ・テスト装置について
、以下その動作を説明する。The operation of the counter test device configured as described above will be explained below.
カウンタに通常の動作をさせる場合には、上記特定のデ
ータ以外のプリセット・データをデータバス３に乗せ、
書込み信号ＷＴを供給することにより、プリセット・デ
ータをラッチ回路２群に設定する。この場合、デコーダ
回路６は有効信号を出力しない（すなわち、信号ＴＳＴ
は０”ルベルになる）ため、セレクタ回路４を介しカウ
ンタ１０ヘ一／
・ユニット１ｍのキャリー出力端子Ｃｏがカウンタ・ユ
ニット１ｍ＋、のキャリー入力端子Ｃｉに結合される。If you want the counter to operate normally, put preset data other than the specific data above on the data bus 3,
By supplying the write signal WT, preset data is set in the second group of latch circuits. In this case, the decoder circuit 6 does not output a valid signal (i.e., the signal TST
is 0'' level), the carry output terminal Co of the counter unit 1m is coupled to the carry input terminal Ci of the counter unit 1m+ via the selector circuit 4 to the counter 10.
その結果、このカウンタはクロック信号ＣＬＫをダウン
カウントする。また、その分周比はラッチ回路２群に設
定されたプリセット・データによシ決まり、したがって
プログラマブルである。As a result, this counter counts down the clock signal CLK. Further, the frequency division ratio is determined by preset data set in the second group of latch circuits, and is therefore programmable.
なお、カウンタの段数が８段の場合、設定可能な分周比
はＯ〜２５５（−２８−１）の範囲であるが、この範囲
内で使用し々い一つの分周比に対応したプリセット・デ
ータが、カウンタ分割制御用の特定データとして用いら
れる。換言すれば、このデータをデコードして有効出力
を発生するようにデコーダ回路６は設計される。If the number of stages of the counter is 8, the frequency division ratio that can be set is in the range of 0 to 255 (-28-1), but there is a preset that corresponds to one frequency division ratio that is often used within this range. - The data is used as specific data for counter division control. In other words, the decoder circuit 6 is designed to decode this data and produce a valid output.
カウンタのテストを行う場合、上記特定データをラッチ
回路２群に設定し、デコーダ回路６の出力を有効にする
。この場合、セレクタ回路４によりカウンタ・ユニット
１ｍ＋］のキャリー入力端子Ｃ１は“′１′°レベルに
固定される。その結果、カウンタ・ユニット１ｍ＋、か
ら上段のカウンタ・ユニット群を一つのカウンタとして
動作させ、丑たカウンタ・ユニット１ｍから下段のカウ
ンタ・ユニット群を一つのカウンタとして動作させ、各
カウンタ・ユニット１の出力端子０の値をチエツクする
ことによって、カウンタの動作テストを行うことができ
る。When testing the counter, the specific data is set in the second group of latch circuits and the output of the decoder circuit 6 is enabled. In this case, the selector circuit 4 fixes the carry input terminal C1 of the counter unit 1m+ to the "'1'° level. As a result, the counter units from the counter unit 1m+ to the upper stage operate as one counter. The operation of the counter can be tested by operating the lower counter unit group from the counter unit 1m as one counter and checking the value of the output terminal 0 of each counter unit 1.
ただし、カウンタ・ユニット１ｍより下段のカウンタ・
ユニット群からなるカウンタ部分のテストは、通常動作
をさせながら行うことも可能である。However, counters below the counter unit 1m
It is also possible to test the counter part, which is made up of a group of units, during normal operation.
なお本実施例では、カウンタを２分割できるようにしだ
が、２以上の段にセレクタ回路４を設け、各セレクタ回
路４をデコーダ回路６の出力によって同様に制御するこ
とによシ、カウンタを３以上の部分に分割し、テスト時
間をさらに短縮することも可能である。途中段のカウン
タ・ユニットのキャリー入力端子を“１″レベル固定す
るだめの回路は、本実施例におけるセレクタ回路４に限
られるものではなく、必要に応じて変更できるものであ
る。本実施例のデコーダ回路６はラッチ回路２群の設定
データの全ビットが入力するものであるが、一部のビッ
トだけが入力するように変更してもよい。In this embodiment, the counter can be divided into two, but by providing selector circuits 4 in two or more stages and controlling each selector circuit 4 in the same way by the output of the decoder circuit 6, the counter can be divided into two or more. It is also possible to further shorten the test time by dividing the test into several parts. The circuit for fixing the carry input terminal of the intermediate stage counter unit to the "1" level is not limited to the selector circuit 4 in this embodiment, but can be changed as necessary. Although the decoder circuit 6 of this embodiment receives all bits of the setting data of the latch circuit 2 group, it may be changed so that only some bits are input.
発明の効果
以上の説明から明らかなように、本発明は、プリセット
・データ保持用のラッチ回路群に、デコーダ回路の出力
が有効になる特定のデータを設定することにより、１以
上の途中段のカウンタ・ユニットのキャリー入力端子を
“１′”レベルに固定してカウンタを２以上の部分に分
割して動作させ、テストを短時間に行うことができると
ともに、カウンタの分割制御のだめのデータをプリセッ
ト・データ用の信号経路により入力するから、専用の入
力ピンの増設やデータバスのビット増加を行う必要がな
く、外部入出力ピン数の制約が厳しいＬＳＩ内のカウン
タにも容易に適用できる、という効果を有するものであ
る。Effects of the Invention As is clear from the above explanation, the present invention sets specific data that makes the output of the decoder circuit valid in a group of latch circuits for holding preset data. By fixing the carry input terminal of the counter unit to the "1'" level and operating the counter by dividing it into two or more parts, tests can be performed in a short time, and the necessary data for counter division control can be preset.・Since input is made through the data signal path, there is no need to add dedicated input pins or increase the bits of the data bus, and it can be easily applied to counters in LSIs that have severe restrictions on the number of external input/output pins. It is effective.
第１図は本発明の一実施例によるカウンタ・テスト装置
の構成図、第２図は同期式カウンタの構成図、第３図は
従来のカウンタ・テスト装置の構１３′・−／
成図、第４図は従来のカウンタ・テスト装置の構成図で
ある。
１・・・カウンタ・ユニット、２・・・ラッチ回路、３
・・・データバス、４・・・セレクタ回路、６・・・デ
コーダ回路。FIG. 1 is a block diagram of a counter test device according to an embodiment of the present invention, FIG. 2 is a block diagram of a synchronous counter, and FIG. 3 is a block diagram of a conventional counter test device. FIG. 4 is a block diagram of a conventional counter test device. 1... Counter unit, 2... Latch circuit, 3
...Data bus, 4...Selector circuit, 6...Decoder circuit.
Claims (1)
ンタ・ユニットに対するプリセット・データをラッチ回
路群に設定する構成の同期式カウンタにおいて、前記ラ
ッチ回路群に設定されたデータのデコードを行うデコー
ダ回路と、このデコーダ回路の出力が有効な期間に前記
カウンタ・ユニット群中の１以上の途中段のカウンタ・
ユニットのキャリー入力を“１”レベルに固定する回路
とを有するカウンタ・テスト装置。In a synchronous counter having a configuration in which a plurality of counter units are connected in cascade and preset data for each counter unit is set in a latch circuit group, the decoder circuit decodes the data set in the latch circuit group; During the period when the output of the decoder circuit is valid, one or more intermediate stage counters in the counter unit group
A counter test device having a circuit that fixes the carry input of the unit to the "1" level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251047A JPH083514B2 (en) | 1987-10-05 | 1987-10-05 | Counter test equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251047A JPH083514B2 (en) | 1987-10-05 | 1987-10-05 | Counter test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0192673A true JPH0192673A (en) | 1989-04-11 |
| JPH083514B2 JPH083514B2 (en) | 1996-01-17 |
Family
ID=17216824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251047A Expired - Fee Related JPH083514B2 (en) | 1987-10-05 | 1987-10-05 | Counter test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083514B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0395209A2 (en) * | 1989-04-26 | 1990-10-31 | Advanced Micro Devices, Inc. | Method and apparatus for testing a binary counter |
| JPH04351118A (en) * | 1991-05-29 | 1992-12-04 | Sharp Corp | Counter circuit |
| US5381453A (en) * | 1994-02-09 | 1995-01-10 | Zilog, Inc. | Efficient functional test scheme incorporated in a programmable duration binary counter |
| US5651040A (en) * | 1996-05-07 | 1997-07-22 | Vlsi Technology, Inc. | Dynamic division system and method for improving testability of a counter |
| JP2008067246A (en) * | 2006-09-11 | 2008-03-21 | Ricoh Co Ltd | Delay time generating circuit, semiconductor device for protecting secondary battery using same, battery pack, and electronic device |
| JP2010109606A (en) * | 2008-10-29 | 2010-05-13 | Mitsumi Electric Co Ltd | Counter circuit |
-
1987
- 1987-10-05 JP JP62251047A patent/JPH083514B2/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0395209A2 (en) * | 1989-04-26 | 1990-10-31 | Advanced Micro Devices, Inc. | Method and apparatus for testing a binary counter |
| JPH04351118A (en) * | 1991-05-29 | 1992-12-04 | Sharp Corp | Counter circuit |
| US5381453A (en) * | 1994-02-09 | 1995-01-10 | Zilog, Inc. | Efficient functional test scheme incorporated in a programmable duration binary counter |
| US5651040A (en) * | 1996-05-07 | 1997-07-22 | Vlsi Technology, Inc. | Dynamic division system and method for improving testability of a counter |
| JP2008067246A (en) * | 2006-09-11 | 2008-03-21 | Ricoh Co Ltd | Delay time generating circuit, semiconductor device for protecting secondary battery using same, battery pack, and electronic device |
| JP2010109606A (en) * | 2008-10-29 | 2010-05-13 | Mitsumi Electric Co Ltd | Counter circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH083514B2 (en) | 1996-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100319194B1 (en) | Apparatus and method for providing a programmable delay | |
| US4914379A (en) | Semiconductor integrated circuit and method of testing same | |
| EP0438322A2 (en) | Linear feedback shift register | |
| US4566104A (en) | Testing digital electronic circuits | |
| US5703884A (en) | Scanning pass test circuit | |
| US4913557A (en) | Intergrated logic circuit having testing function circuit formed integrally therewith | |
| JPH0192673A (en) | Counter testing device | |
| US4910734A (en) | Intergrated circuit having testing function circuit and control circuit therefor | |
| US6633502B2 (en) | Test device for semiconductor memory circuit | |
| JPS61133727A (en) | Counter fault separating circuit | |
| JPS6077518A (en) | Integrated circuit | |
| JPS61223670A (en) | Lsi test system | |
| US20020193960A1 (en) | Method for operating a TAP controller and corresponding TAP controller | |
| KR970000260B1 (en) | Parallel inputable boudary-scan architecture | |
| JPH02234087A (en) | Test circuit for digital logical block | |
| JPH01270413A (en) | Counting circuit | |
| JP2586374B2 (en) | Test circuit for adder circuit | |
| JPS62182937A (en) | Test mode setting circuit | |
| JPS62133371A (en) | Semiconductor device | |
| JPH01232823A (en) | Variable digital delay circuit | |
| JPH0989995A (en) | Integrated circuit device | |
| JPH0358143A (en) | Scan in/out logic circuit for lsi | |
| JPH0422220A (en) | Synchronous output circuit | |
| JPH06112812A (en) | Binary counter | |
| JPH04339416A (en) | Counter testing circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |