JPH0391195A - Memory circuit - Google Patents
Memory circuitInfo
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- JPH0391195A JPH0391195A JP1227809A JP22780989A JPH0391195A JP H0391195 A JPH0391195 A JP H0391195A JP 1227809 A JP1227809 A JP 1227809A JP 22780989 A JP22780989 A JP 22780989A JP H0391195 A JPH0391195 A JP H0391195A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、コンピュータなどの各種ディジタル処理装置
内に設置されるメモリ回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory circuit installed in various digital processing devices such as computers.
（従来の技術）
半導体集積回路（ＩＣ）で構成されるメモリ回路は、メ
モリセル・アレイと、このメモリセル・プレイの周辺に
配置される各種のレジスタ群とから構成されている。こ
のレジスタ群は、メモリセル・アレイに供給され、ある
いはこれから読出されるアドレス信号、書込みデータ、
書込み指令、あるいは読出しデータをクロック信号の立
上がりや立下がりエツジに同期して保持する対応のレジ
スタ群から構成される。(Prior Art) A memory circuit composed of a semiconductor integrated circuit (IC) is composed of a memory cell array and various register groups arranged around the memory cell array. This register group handles address signals, write data, and data that are supplied to or read from the memory cell array.
It consists of a group of corresponding registers that hold write commands or read data in synchronization with the rising or falling edge of a clock signal.
従来、このようなメモリ回路の機能を試験によって確認
する場合、専用のメモリテスターからクロック信号を供
給しながら実際に書込み／読出しの動作を行わせている
。Conventionally, when verifying the functionality of such a memory circuit by testing, a dedicated memory tester supplies a clock signal while actually performing write/read operations.
（発明が解決しようとする課題）
ＩＣ製造技術の進歩に伴ってメモリ回路が高速化しつつ
ある状況下では、メモリテスターの動作速度が検査対象
のメモリ回路の動作速度に追いつかなくなる傾向にあり
、動作速度の確認が困難になるという問題がある。(Problem to be Solved by the Invention) Under conditions where memory circuits are becoming faster with advances in IC manufacturing technology, the operating speed of a memory tester tends to be unable to keep up with the operating speed of the memory circuit to be tested. There is a problem that it becomes difficult to check the speed.
（課題を解決するための手段）
本発明のメモリ回路は、メモリセル・アレイに供給する
アドレス信号、書込みデータ、書込み指令をクロック信
号のエツジに同期して保持する対応のレジスタ群と、メ
モリセル・アレイからの読出しデータを保持する読出し
データレジスタと、アドレスレジスタに供給されるクロ
ック信号のレベルを反転するレベル反転回路と、このレ
ベル反転前後のクロック信号の一方を外部から供給され
る選択信号に従って選択して読出しデータレジスタにク
ロック信号として供給する選択的クロック供給手段とを
備えている。(Means for Solving the Problems) A memory circuit of the present invention includes a group of corresponding registers that hold an address signal, write data, and a write command supplied to a memory cell array in synchronization with the edge of a clock signal, and a memory cell array. - A read data register that holds read data from the array, a level inversion circuit that inverts the level of the clock signal supplied to the address register, and one of the clock signals before and after this level inversion according to a selection signal supplied from the outside. and selective clock supply means for selectively supplying the read data register as a clock signal.
すなわち、本発明のメモリ回路によれば、メモリテスタ
ーから供給可能な外部クロック信号の周期よりも短い値
のサイクルタイムを内部的に実現可能とすることにより
、低速のメモリテスターのもとて高速のメモリ回路の試
験が可能とされる。That is, according to the memory circuit of the present invention, by making it possible to internally achieve a cycle time shorter than the cycle of an external clock signal that can be supplied from a memory tester, a low-speed memory tester can be used to perform a very high-speed cycle time. It is possible to test memory circuits.
以下、本発明の作用を実施例と共に詳細に説明する。Hereinafter, the operation of the present invention will be explained in detail together with examples.
（実施例）
第１図は、本発明の一実施例に係わるメモリ回路の構成
を示すブロック図であり、１０はメモリセルアレイ、１
１はアドレスレジスタ、１２は書込みデータレジスタ、
１３は書込み指令レジスタ、１４は書込みパルス発生回
路、１５は読出しデータレジスタ、１６はインバータ、
１７はセレクタである。また、２１はアドレスの入力端
子、２２は書込みデータの入力端子、２３は書込み指令
の入力端子、２４はクロック信号の入力端子、２５は読
出しデータの出力端子、２６は選択信号の入力端子であ
る。(Embodiment) FIG. 1 is a block diagram showing the configuration of a memory circuit according to an embodiment of the present invention, in which 10 is a memory cell array;
1 is an address register, 12 is a write data register,
13 is a write command register, 14 is a write pulse generation circuit, 15 is a read data register, 16 is an inverter,
17 is a selector. Further, 21 is an address input terminal, 22 is a write data input terminal, 23 is a write command input terminal, 24 is a clock signal input terminal, 25 is a read data output terminal, and 26 is a selection signal input terminal. .
第２図の波形図に示すように、クロック信号の入力端子
２４に供給されるクロック信号ＧＫはクロック信号線２
７を介してアドレスレジスタ１１、書込みデータレジス
タ１２、書込み指令レジスタ１３などに供給される。ア
ドレスレジスタ１１、書込みデータレジスタ１２及び書
込み指令レジスタ１３は、クロック信号の立上がりエツ
ジに同期して入力端子２１．２２及び２３上の信号を保
持するように構成されている。従って、第２図に波形Ａ
ＤＨとして示すように、クロック信号ＣＫが立上るたび
に新たなアドレス信号がレジスタ１１に保持され、メモ
リセル・アレイからのデータの読出しが可能になる。As shown in the waveform diagram of FIG. 2, the clock signal GK supplied to the clock signal input terminal 24 is connected to the clock signal line 2.
7 to the address register 11, write data register 12, write command register 13, etc. Address register 11, write data register 12 and write command register 13 are configured to hold the signals on input terminals 21, 22 and 23 in synchronization with the rising edge of the clock signal. Therefore, waveform A in Figure 2
As indicated by DH, a new address signal is held in the register 11 each time the clock signal CK rises, making it possible to read data from the memory cell array.
一方、読出しデータレジスタ１５もこれに供給されるク
ロック信号の立上がりに同期してメモリセル・アレイｌ
Ｏからの読出しデータを保持するように構成されている
。セレクタ１７は、クロック信号ｍ２７上のクロック信
号ＧＫと、インバータ１６によるレベル性の反転を受け
たクロック信号ＣＫのうちの一方を、外部から入力端子
２６に供給される選択信号に従って読出しデータレジス
タ１５に供給する。On the other hand, the read data register 15 also reads the memory cell array l in synchronization with the rising edge of the clock signal supplied thereto.
It is configured to hold read data from O. The selector 17 reads one of the clock signal GK on the clock signal m27 and the clock signal CK whose level has been inverted by the inverter 16 to the read data register 15 in accordance with a selection signal supplied from the outside to the input terminal 26. supply
このメモリ回路の試験中は、メモリテスターから入力端
子２６にハイの選択信号が供給され、これに従ってセレ
クタ１７で選択された反転クロック信号ＧＫが読出しデ
ータレジスタ１５に供給される。この結果、第２図に波
形ＲＤＴとして示すように、レベル反転後のクロック信
号ＧＫの立上がりエツジ、すなわちレベル反転前の原ク
ロツク信号ＣＫの立下がりエツジでレジスタ１４に読出
しデータ１５を保持させることができる。このように、
クロック信号ＧＫの立上がりエツジでアドレスを供給し
クロック信号の立下がりエツジで読出しデータを保持で
きるか否か、すなわち原クロツク信号ＣＫのオン時間幅
程度のサイクルタイムが実現できるか否かを、比較的低
速のクロック信号ＣＫを使用して試験できる。During testing of this memory circuit, a high selection signal is supplied from the memory tester to the input terminal 26, and in accordance with this, the inverted clock signal GK selected by the selector 17 is supplied to the read data register 15. As a result, as shown as waveform RDT in FIG. 2, the read data 15 can be held in the register 14 at the rising edge of the clock signal GK after the level inversion, that is, at the falling edge of the original clock signal CK before the level inversion. can. in this way,
We compared whether it is possible to supply an address at the rising edge of the clock signal GK and hold the read data at the falling edge of the clock signal, that is, whether it is possible to achieve a cycle time comparable to the on-time width of the original clock signal CK. Testing can be performed using a low-speed clock signal CK.
テストの終了したメモリ回路をコンピュータなどに組み
込んで実際の高速クロック信号のもとで動作させる場合
には、選択信号の入力端子２６を接地などによりローレ
ベルに固定すればよい。これにより、セレクタ１７で反
転前の原クロツク信号が選択され、読出しデータレジス
タ１５に供給される。When the tested memory circuit is incorporated into a computer or the like and operated under an actual high-speed clock signal, the selection signal input terminal 26 may be fixed at a low level by grounding or the like. As a result, the original clock signal before inversion is selected by the selector 17 and supplied to the read data register 15.
以上、各種のレジスタがクロック信号の立上がりエツジ
に同期してデータを保持する場合について例示した。し
かしながら、立下がりエツジに同期してデータを保持す
る場合についても本発明が適用可能である。The case where various registers hold data in synchronization with the rising edge of a clock signal has been exemplified above. However, the present invention is also applicable to the case where data is held in synchronization with falling edges.
（発明の効果）
以上詳細に説明したように、本発明のメモリ回路は、ア
ドレスレジスタに供給されるクロック信のレベル反転回
路と、このレベル反転前後のクロック信号の一方を外部
から供給される選択信号に従って選択して読出しデータ
レジスタにクロ７り信号として供給する選択的クロック
供給手段とを備えることにより、メモリテスターから供
給可能な外部クロック信号の周期よりも短い値のサイク
ルタイムを内部的に実現可能とする権威であるから、低
速のメモリテスターのもとて高速のメモリ回路の試験が
可能となり、テスト準備期間の短縮と費用低減の効果が
奏される。(Effects of the Invention) As described above in detail, the memory circuit of the present invention has a level inverting circuit for a clock signal supplied to an address register, and a selector for selecting one of the clock signals before and after the level inversion, which is supplied from the outside. By providing selective clock supply means that selects according to the signal and supplies it to the read data register as a clock signal, a cycle time that is shorter than the period of the external clock signal that can be supplied from the memory tester is internally achieved. Because it is an authority that allows testing of very high-speed memory circuits using a low-speed memory tester, it is possible to shorten test preparation time and reduce costs.
第１図は本発明の一実施例のメモリ回路の権威を示すブ
ロック図、第２図は第１図の動作を説明するための波形
図である。
１０・・・メモリセル・アレイ、１１・・・アドレスレ
ジスタ、１２・・・書込みデータレジスタ、１３・・・
書込み指令レジスタ、１４・・・書込みパルス発生回路
、１５・・・読出しデータレジスタ、１６・・・クロッ
ク信号のレベル反転回路（インバータ）、１７・・・セ
レクタ、２１・・・アドレス信号の入力端子、２４・・
・クロック信号ＧＫの入力端子、２５・・・読出しデー
タの出力端子、２６・・・選択信号の入力端子。FIG. 1 is a block diagram showing the authority of a memory circuit according to an embodiment of the present invention, and FIG. 2 is a waveform diagram for explaining the operation of FIG. 1. 10...Memory cell array, 11...Address register, 12...Write data register, 13...
Write command register, 14...Write pulse generation circuit, 15...Read data register, 16...Clock signal level inversion circuit (inverter), 17...Selector, 21...Address signal input terminal , 24...
- Input terminal for clock signal GK, 25... Output terminal for read data, 26... Input terminal for selection signal.
Claims (1)
みデータ及び書込み指令をクロック信号の立上がり又は
立下がりエッジに同期して保持するアドレスレジスタ、
書込みデータレジスタ及び書込み指令レジスタと、 このメモリセル・アレイから読出される読出しデータを
クロック信号の立上がり又は立下がりエッジに同期して
保持する読出しデータレジスタと、前記アドレスレジス
タ、書込みデータレジスタ及び書込み指令レジスタに前
記クロック信号を供給するクロック供給手段と、 このクロック供給手段から供給されるクロック信号のレ
ベルを反転するレベル反転回路と、このレベル反転回路
、によるレベル反転前後のクロック信号の一方を外部か
ら供給される選択信号に従って選択し、前記読出しデー
タレジスタに前記クロック信号として供給する選択的ク
ロック供給手段とを備えたことを特徴とするメモリ回路
。[Claims] A memory cell array; an address register that holds address signals, write data, and write commands supplied to the memory cell array in synchronization with the rising or falling edge of a clock signal;
a write data register and a write command register; a read data register that holds read data read from this memory cell array in synchronization with a rising or falling edge of a clock signal; and the address register, write data register, and write command. a clock supply means for supplying the clock signal to the register; a level inversion circuit for inverting the level of the clock signal supplied from the clock supply means; and one of the clock signals before and after level inversion by the level inversion circuit from the outside. A memory circuit comprising selective clock supply means for selecting according to a supplied selection signal and supplying the clock signal to the read data register as the clock signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227809A JPH0391195A (en) | 1989-09-02 | 1989-09-02 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227809A JPH0391195A (en) | 1989-09-02 | 1989-09-02 | Memory circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0391195A true JPH0391195A (en) | 1991-04-16 |
Family
ID=16866722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1227809A Pending JPH0391195A (en) | 1989-09-02 | 1989-09-02 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0391195A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773677A (en) * | 1993-06-16 | 1995-03-17 | Nec Corp | Semiconductor integrated circuit device |
| US6489819B1 (en) | 1998-10-27 | 2002-12-03 | Mitsubishi Denki Kabushiki Kaisha | Clock synchronous semiconductor memory device allowing testing by low speed tester |
| KR20030014568A (en) * | 2001-08-09 | 2003-02-19 | 미쓰비시덴키 가부시키가이샤 | Clock synchronous semiconductor memory device |
| US9384847B2 (en) | 2007-02-16 | 2016-07-05 | Conversant Intellectual Property Management Inc. | Clock mode determination in a memory system |
-
1989
- 1989-09-02 JP JP1227809A patent/JPH0391195A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0773677A (en) * | 1993-06-16 | 1995-03-17 | Nec Corp | Semiconductor integrated circuit device |
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| US11347396B2 (en) | 2007-02-16 | 2022-05-31 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
| US11669248B2 (en) | 2007-02-16 | 2023-06-06 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
| US11880569B2 (en) | 2007-02-16 | 2024-01-23 | Mosaid Technologies Incorporated | Clock mode determination in a memory system |
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