JPS6146988B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は絶縁ゲート型すなわちMOS型半導体
装置に関し、MOS型素子の相互コンダクタンス
の向上を可能とするものである。

従来の通常のMOS型素子は、例えばＮチヤン
ネル形MOSトランジスタは図面の第１図に示す
ような断面構造を有し、第２図はそれを記号化し
たものであるが、Ｐ形半導体基板はソース端子に
接続されかつ接地されている。すなわち１はＰ形
半導体基板（Ｐ形半導体層でもよい）、２，３は
n⁺型のソース、ドレイン領域、４はゲート酸化
膜、５はゲート電極である。このMOS型素子の
相互コンダクタンス（以下、gmと略記する。）は
MOS型素子のチヤネル長さをＬ、チヤネル幅を
Ｗ、キヤリア（電子）の移動度をμｎ、ゲート電
極の単位面積当りの容量をCoxとするとgm＝
（Ｗ／Ｌ）μnCoxなる関係式にて与えられる。したが つて、従来gmを向上させるには、（W/L）、μ
ｎ、Coxをいかに大きくするかが課題であつた。

しかるに、（電子）移動度μｎに関しては、
MOS型素子が本来半導体基板の表面層を反転さ
せてチヤネルを形成するものであるために、バツ
ク（基板）内のμｎの値に較べて表面近傍のそれ
は大幅に低下せざるを得ない。また、ゲー容量
Coxに関しては、ゲート絶縁膜厚toxを小さくす
れば良いが膜厚の制御性とピンホールに問題があ
り限界がある。さらにまたチヤネル長さとチヤネ
ル幅との比（W/L）に関しては、チヤンネル長
Ｌを小さくして短チンネル化をはかることである
程度高gm化を実現できるが、短チヤンネル化に
伴うしきい値電圧Vthの低下、パンチスルーとい
つた厄介な現象が発生しこれも限界がある。一
方、チヤネル幅Ｗの拡張はMOS型素子の専有面
積を増大させるので高集積化を目指す場合、Ｗを
あまり大きくはできない。

本発明は、MOS型素子のゲート電極と半導体
基板とを適当な抵抗値を有する抵抗にて接続する
ことにより、寄生トランジスタ効果を生起せし
め、MOSトランジスタの相互コングクタンスの
大幅な向上を可能としたものである。

本発明の背景は、MOSトランジスタの動作に
おける意外な事実にもとづくものである。すなわ
ち、本発明者らはある種のMOSICの不良解折中
において所定のMOSトランジスタが極めて高い
gmを呈することを見い出した。この原因は明確
ではないが、偶然にもMOSトランジスタのゲー
ト電極とそのMOSトランジスタが形成された半
導体層が抵抗を介して接続されており、このこと
により寄性のバイポーラトランジスタが動作して
いるためであると思われる。

以下、本発明の実施例について図面に基づき説
明する。

第３，４図は本発明の一実施例にかかるＮチヤ
ネルMOS型半導体装置（トランジスタ）の断面
図と記号を示し、第５〜６図は、本発明の一実施
例にかかるＰウエル方式相補型MOSインバータ
回路の断面図と記号を示す。第３図において第１
図と同一のものには同一番号を付す。先ず第３図
に示すように、ソース端子を接地しＰ形基板１と
ゲート端子５とを抵抗Ｒにて接続する。ゲート端
子５に正電圧を印加すれば、ドレイン３、ソース
２間にＮ形チヤネルが形成されてドレイン電流が
流れる。一方、ゲート端子５は抵抗６を介してＰ
形基板１に接続されているので、電流が基板に流
れ込み、Ｐ形基板１をベースとするNPNラテラ
ルトランジスタを構成することにある。その結
果、電流増幅が誘起されドレイン電流が増大し
て、見かけ上MOS型素子のgmが向上する。この
寄生NPNラテラルトランジスタの電流増幅率ｈ_F
Ｅはゲート電圧及び前記抵抗の大きさによつて調
整し得る。ところで、Ｌ＝３μｍ、Ｗ＝３μｍ、
tox＝1000Åなる寸法を有するＮチヤネルSiゲー
トMOSトランジスタを試作してみると、通常は
相互コンダクタンスgmの値としては10〔μυ/
Ｖ〕前後が得られる。一方、前述したような適当
な抵抗Ｒを介してゲート電極５とＰ形基板１とが
接続されたＮチヤネルMOSトランジスタでは、
ｇｍ値として従来のMOSトランジスタの20倍以
上という極めて高い相互コンダクタンスが得られ
た。

なお、ＰチヤネルMOSトランジスタでも同様
にゲート電極とＮ形基板とを抵抗を介して接続す
れば、寄生PNPラテラルトランジスタの電流増幅
効果によつて高いｇｍ値を得ることが可能であ
る。

次に、本発明を用いた相補型半導体集積回路を
第５図に示す。第６図は第５図の等価回路図で相
補型インバータを示す。第５図において、１１は
ｎ型半導体基板、１２はＰ形半導体層すなわちＰ
ウエル、１３，１４はＰ形ソース、ドレイン領
域、１５はゲート酸化膜、１６はゲート電極でこ
れらによりＰチヤネルMOSトランジスタが形成
されている。１７，１８はＰウエル１２内に形成
されたｎ形のソース、ドレイン領域、１９はゲー
ト酸化膜、２０はゲート電極でこれらによりｎチ
ヤネルMOSトランジスタが形成されている。そ
して、両MOSトランジスタの入力端子INが接続
されたゲート電極１６，２０とｐウエル１２が抵
抗Ｒを介して接続されている。OUTは信号出力
端子である。この抵抗Ｒは基板１１内に一体形成
されてもよい。

すなわち、この第５図に示すＰウエル方式相補
型MOSインバータ回路においてＮ形基板は、エ
ンハンスメント形ＰチヤネルMOS型トランジス
タソース端子と共通であり、共に電源Ｖ_DDに接続
されている。Ｐ形ウエル１２内に形成されたエン
ハンスメント形ＮチヤネルMOS型トランジスタ
のソース端子は接地され、インバータ回路の入力
（IN）はＰチヤネル、ＮチヤネルMOS型素子のゲ
ート端子１６，２０に接続されると共に、適当な
大きさの抵抗Ｒを介して前記Ｐ形ウエル１２に接
続されている。電源Ｖ_DDに正電圧（例えば、＋
5V）を印加し、インバータ回路として動作させ
る場合、例えば入力（IN）電圧oVに対してＰチ
ヤネル側は導通状態になり、Ｎチヤネル側は不導
通状態になるので、出力（OUT）電圧は5Vにな
る。逆に入力電圧５Ｖに対してはＰチヤネル側は
不導通状態になり、Ｎチヤネル側MOSトランジ
スタは導通状態になると共に、入力端子より抵抗
を介してＰ形ウエル１２内に電流が流れ込むため
に、Ｐ形ウエル１２内でバイポーラNPNラテラ
ルトランジスタを構成し電流増幅作用によつて、
ＮチヤネルMOSトランジスタのドレイン電流が
大幅に増大し、その結果、出力電圧は急速にoV
まで低下する。即ち、寄生NPNトランジスタの
電流増幅作用を利用して、Ｐ形ウエル１２内のＮ
チヤネルMOS型トランジスタのgmを大幅に向上
することが可能であり、gmの増大は前記抵抗Ｒ
の抵抗値を変えることでＰ形ウエル１２に流入す
る電流を変化させて調整可能とすることができ
る。

また、本発明はＮウエル方式相補型MOSイン
バータにも適用可能であり、入力ゲートとＰ形基
板とを抵抗を介して接続すればＮチヤネルMOS
型素子のgmを向上できる。Ｐ形MOSトランジス
タはgmの向上が容易でないため、この場合にも
本発明は極めて有効である。

従つて本発明によれば、MOS半導体装置にお
けるMOS型トランジスタの相互コンダクタンス
gmを寄生トランジスタ効果を利用する事で向上
せしめ、もつて素子専有面積が小さくかつ高い
gmを有するMOS型素子を得ることができる。ま
た前記gmは基板とゲート電極を接続する抵抗の
大きさによつて簡単に制御できる。特に、相補型
MOS（CMOS）とTTLとのインターフエイスを
考えた場合、一般にTTLの入力流し電流を
CMOSのＮチヤネルMOSトランジスタで充分に
吸収させる事が必要である。このとき、本発明を
CMOSの出力段に適用すればＮチヤネルMOSト
ランジスタのgmが大幅に向上するので、小さな
素子専有面積でもつて充分に電流を吸収すること
ができると共に、フアンアウトの拡大を図ること
も可能であり、極めて好都合である。

以上のように本発明はMOSトランジスタのgm
の向上が可能となり、高密度な半導体集積回路の
作成に大きく寄与するものである。

【図面の簡単な説明】

第１，２図は従来のＮチヤネルMOS型素子の
断面構造とその回路図、第３，４図は本発明の一
実施例にかかるＮチヤネルMOS型素子の断面図
とその回路図、第５，６図は本発明の他の実施例
にかかるＰウエル方式相補型MOSインバータ回
路の断面図とその回路図である。 １……Ｐ形半導体基板、２，１７……ｎ形ソー
ス領域、３，１８……ｎ形ドレイン領域、４，１
５，１９……ゲート酸化膜、５，１６，２０……
ゲート電極、１１……ｎ形半導体基板、１２……
Ｐウエル、１３，１４……Ｐ形ソース、ドレイン
領域、Ｒ……抵抗。

Claims (1)

1. 【特許請求の範囲】 １ 一方の導電型の半導体層内に、選択的に他方
   の導電型のソース、ドレイン領域が形成され、上
   記ソース、ドレイン領域間に絶縁膜を介して設置
   されたゲート電極と上記半導体層が抵抗を介して
   接続されてなることを特徴とする絶縁ゲート型半
   導体装置。 ２ 一方の導電型の半導体層が、他方の導電型の
   半導体基板内に選択的に形成されてなることを特
   徴とする特許請求の範囲第１項に記載の絶縁ゲー
   ト型半導体装置。