JPS6146068B2 - - Google Patents
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- JPS6146068B2 JPS6146068B2 JP9837079A JP9837079A JPS6146068B2 JP S6146068 B2 JPS6146068 B2 JP S6146068B2 JP 9837079 A JP9837079 A JP 9837079A JP 9837079 A JP9837079 A JP 9837079A JP S6146068 B2 JPS6146068 B2 JP S6146068B2
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- semiconductor layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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-
- H—ELECTRICITY
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Description
【発明の詳細な説明】
本発明は薄膜トランジスタ（以下TFTと略
す）の電極構造に関するもので、特には、製造工
程上の制約あるいは製造工程の簡略化等のため
に、ソースあるいはドレイン電極がゲート電極と
重なつた構造をとれない場合、あるいはゲート電
極上の絶縁層が絶縁層形成後の工程で損傷を受け
る事を出来る限り避けるために、ソースあるいは
ドレイン電極と、ゲート電極とが重ならない構造
をとる場合等に、ゲート電極によつて制御される
半導体チヤンネル部の電気抵抗（動作時の電気抵
抗）に比べて、制御され得ない半導体層の部分の
電気抵抗を十分に小とし、TFTの動作特性を向
上せしめる方法に関するものである。
す）の電極構造に関するもので、特には、製造工
程上の制約あるいは製造工程の簡略化等のため
に、ソースあるいはドレイン電極がゲート電極と
重なつた構造をとれない場合、あるいはゲート電
極上の絶縁層が絶縁層形成後の工程で損傷を受け
る事を出来る限り避けるために、ソースあるいは
ドレイン電極と、ゲート電極とが重ならない構造
をとる場合等に、ゲート電極によつて制御される
半導体チヤンネル部の電気抵抗（動作時の電気抵
抗）に比べて、制御され得ない半導体層の部分の
電気抵抗を十分に小とし、TFTの動作特性を向
上せしめる方法に関するものである。
まずTFTについて第１図で説明する。TFT
は、ガラス等の絶縁基板１の上に制御ゲート電極
２を形成し、これを絶縁層３で被覆し、その上に
半導層４、ソース電極５及びドレイン電極６を順
次形成した構造をしている。ゲート電極２の材料
としては、Al、Au、Ta、In等の金属が用いら
れ、マスク蒸着、フオトエツチング等の技術を用
いて形成する。絶縁膜３の材料としては、
Al2O3SiO、SiO2、CaF2、Si3N4等が用いられ、真
空蒸着、スパツタリング、CVD等の方法で形成
される。あるいはゲート電極２がAl、Ta等の場
合には、これらの金属を陽極酸化せしめる事によ
り、絶縁層を形成する事も可能である。半導体層
４としては、一般にCdSe、CdS、Te等が用いら
れ、真空蒸着、スパツタリング等の方法で積層さ
れる。ソース電極５、ドレイン電極６としては、
半導体層４とオーム性接触をする材料が使われる
が、一般には、Au、Al等の金属が用いられる。
TFTの構造は第１図に示したものに限られるも
のではなく、第２図に示すように半導体層４とソ
ース電極５及びドレイン電極６との位置を上下逆
転したものや、第３に示すように、絶縁基板１の
上に、ソース電極５、ドレイン電極６、及び両電
極間に半導体層４を形成し、さらにその上に絶縁
層３、ゲート電極２を形成したもの、あるいは、
第４図に示すように、半導体層４にソース電極５
及びドレイン電極６を一部重ね、これらの上に絶
縁層３、及びゲート電極２を形成してもよい。
は、ガラス等の絶縁基板１の上に制御ゲート電極
２を形成し、これを絶縁層３で被覆し、その上に
半導層４、ソース電極５及びドレイン電極６を順
次形成した構造をしている。ゲート電極２の材料
としては、Al、Au、Ta、In等の金属が用いら
れ、マスク蒸着、フオトエツチング等の技術を用
いて形成する。絶縁膜３の材料としては、
Al2O3SiO、SiO2、CaF2、Si3N4等が用いられ、真
空蒸着、スパツタリング、CVD等の方法で形成
される。あるいはゲート電極２がAl、Ta等の場
合には、これらの金属を陽極酸化せしめる事によ
り、絶縁層を形成する事も可能である。半導体層
４としては、一般にCdSe、CdS、Te等が用いら
れ、真空蒸着、スパツタリング等の方法で積層さ
れる。ソース電極５、ドレイン電極６としては、
半導体層４とオーム性接触をする材料が使われる
が、一般には、Au、Al等の金属が用いられる。
TFTの構造は第１図に示したものに限られるも
のではなく、第２図に示すように半導体層４とソ
ース電極５及びドレイン電極６との位置を上下逆
転したものや、第３に示すように、絶縁基板１の
上に、ソース電極５、ドレイン電極６、及び両電
極間に半導体層４を形成し、さらにその上に絶縁
層３、ゲート電極２を形成したもの、あるいは、
第４図に示すように、半導体層４にソース電極５
及びドレイン電極６を一部重ね、これらの上に絶
縁層３、及びゲート電極２を形成してもよい。
現存の薄膜製造技術では、Al、Ta等の金属を
用い、これを陽極酸化する事によるゲート電極及
び絶縁層を形成する方法、あるいは金属のゲート
電極上に、CVDあるいは真空蒸着やスパツタリ
ング等によりSiO、SiO2、Al2O3、Si3N4等の絶縁
膜を積層する方法が用いられるが、ゲートの絶縁
層に陽極酸化膜を用いる場合には、TFTの構造
は第１図あるいは第２図に示された構造でなけれ
ばならない。また、CVDや真空蒸着あるいはス
パツタリング等により絶縁層を形成し、半導体層
として、CdSe、CdS、Te等を用いてTFTを製造
する場合、第３図、及び第４図の構造では半導体
層形成後のマスク、エツチング等の工程や熱サイ
クルの工程等により半導体層が損傷を受けたり、
化合物半導体においては化学的組成が変化する等
のため、TFTの特性が悪化したり、再現性が悪
くなる。このため、第１図あるいは第２図に示さ
れたようにゲート電極が絶縁基板上に密着した構
造が優れている。しかしながら、第１図あるいは
第２図に示された構造においては、ゲート電極と
ソース及びドレイン電極とに重なりがあるため、
ゲート電極及び絶縁層形成後にソース及びドレイ
ン電極、半導体層を積層しなければならないが、
第１図あるいは第２図に示された構造を、第５図
に示すように、ゲート電極とソース及びドレイン
電極とが重ならない構造に変えた場合には、ソー
ス及びドレイン電極形成後に、損傷を受け易いゲ
ート電極、ゲート絶縁層と半導体層を形成する事
が出来る。第５図に示された構造においては、第
１図あるいは第２図に示された構造に比べて、 (i) 絶縁層が、絶縁層形成後の工程で損傷を受け
る可能性が少なくなる。
用い、これを陽極酸化する事によるゲート電極及
び絶縁層を形成する方法、あるいは金属のゲート
電極上に、CVDあるいは真空蒸着やスパツタリ
ング等によりSiO、SiO2、Al2O3、Si3N4等の絶縁
膜を積層する方法が用いられるが、ゲートの絶縁
層に陽極酸化膜を用いる場合には、TFTの構造
は第１図あるいは第２図に示された構造でなけれ
ばならない。また、CVDや真空蒸着あるいはス
パツタリング等により絶縁層を形成し、半導体層
として、CdSe、CdS、Te等を用いてTFTを製造
する場合、第３図、及び第４図の構造では半導体
層形成後のマスク、エツチング等の工程や熱サイ
クルの工程等により半導体層が損傷を受けたり、
化合物半導体においては化学的組成が変化する等
のため、TFTの特性が悪化したり、再現性が悪
くなる。このため、第１図あるいは第２図に示さ
れたようにゲート電極が絶縁基板上に密着した構
造が優れている。しかしながら、第１図あるいは
第２図に示された構造においては、ゲート電極と
ソース及びドレイン電極とに重なりがあるため、
ゲート電極及び絶縁層形成後にソース及びドレイ
ン電極、半導体層を積層しなければならないが、
第１図あるいは第２図に示された構造を、第５図
に示すように、ゲート電極とソース及びドレイン
電極とが重ならない構造に変えた場合には、ソー
ス及びドレイン電極形成後に、損傷を受け易いゲ
ート電極、ゲート絶縁層と半導体層を形成する事
が出来る。第５図に示された構造においては、第
１図あるいは第２図に示された構造に比べて、 (i) 絶縁層が、絶縁層形成後の工程で損傷を受け
る可能性が少なくなる。
(ii) ソース及びドレイン電極の付着強度を増すた
めに熱をかけたり、あるいは下地にIn2O3等を
付着せしめたりする事により絶縁層が損傷を受
ける事がない。
めに熱をかけたり、あるいは下地にIn2O3等を
付着せしめたりする事により絶縁層が損傷を受
ける事がない。
(iii) TFTをマトリツクス型液晶表示装置の駆動
のためのスイツチング素子として用いる場合、
表示電極等に用いるIn2O3の蒸着膜等の透明導
電膜を、半導体層あるいは絶縁層に損傷を与え
る事なく、そのままソース及びドレイン電極に
利用出来、製造工程の簡略化、あるいは見ばえ
の改善が可能である。
のためのスイツチング素子として用いる場合、
表示電極等に用いるIn2O3の蒸着膜等の透明導
電膜を、半導体層あるいは絶縁層に損傷を与え
る事なく、そのままソース及びドレイン電極に
利用出来、製造工程の簡略化、あるいは見ばえ
の改善が可能である。
等の利点がある。さらに、第５図あるいは第６図
に示すようにゲート電極と、ソース及びドレイン
電極とが重ならない構造においては、ゲート電極
とソース及びドレイン電極とが重なつた構造に比
べ、ゲートとソース間あるいはゲート−ドレイン
間の浮遊容量を小さく出来、また重なり部分で生
じ易い絶縁破壊を押える事にも効果がある。
に示すようにゲート電極と、ソース及びドレイン
電極とが重ならない構造においては、ゲート電極
とソース及びドレイン電極とが重なつた構造に比
べ、ゲートとソース間あるいはゲート−ドレイン
間の浮遊容量を小さく出来、また重なり部分で生
じ易い絶縁破壊を押える事にも効果がある。
しかしながら、このようにゲート電極とソース
及びドレイン電極とが重ならない構造のTFTの
場合、第５図、第６図に７で示されたゲート電極
２とソース及びドレイン電極５，６との間隙部
の、ゲート電極２によつて制御し得ない半導体部
分が、直列の寄生抵抗としてTFTに入つてく
る。この寄生抵抗は、たとえば上記TFTをマト
リツクス型液晶表示装置の駆動のためのスイツチ
ング素子として使用する場合、オン抵抗を高く
し、駆動のために必要なオン／オフ比がとれなく
なる。これを避けるためには、ゲート電極と、ソ
ース及びドレイン電極との間隙部７を小さくすれ
ばよいが、リングラフイでのパターン合わせの限
度、オーバーエツチング等のためいくらでも間隙
を小さく出来るわけではない。
及びドレイン電極とが重ならない構造のTFTの
場合、第５図、第６図に７で示されたゲート電極
２とソース及びドレイン電極５，６との間隙部
の、ゲート電極２によつて制御し得ない半導体部
分が、直列の寄生抵抗としてTFTに入つてく
る。この寄生抵抗は、たとえば上記TFTをマト
リツクス型液晶表示装置の駆動のためのスイツチ
ング素子として使用する場合、オン抵抗を高く
し、駆動のために必要なオン／オフ比がとれなく
なる。これを避けるためには、ゲート電極と、ソ
ース及びドレイン電極との間隙部７を小さくすれ
ばよいが、リングラフイでのパターン合わせの限
度、オーバーエツチング等のためいくらでも間隙
を小さく出来るわけではない。
そこで、この避けられない間隙に比べて、ゲー
ト電極の幅Ｌを十分広くすれば、直列の寄生抵抗
の影響は十分に小さくおさえる事が出来る。しか
し、この場合、ゲート電極の幅Ｌが余り広くとれ
ば、伝達コンダクタンスが小さくなりTFTの特
性が悪化する。
ト電極の幅Ｌを十分広くすれば、直列の寄生抵抗
の影響は十分に小さくおさえる事が出来る。しか
し、この場合、ゲート電極の幅Ｌが余り広くとれ
ば、伝達コンダクタンスが小さくなりTFTの特
性が悪化する。
この発明は、上述の点に鑑みてなされたもので
あり、その特性を良好なものに保ちながら、上記
寄生抵抗の影響を十分に小さくおさえることので
きるTFTの構造を提供するものである。更に述
べるならば、本発明は、ゲート線電極と、ソース
及びドレイン電極と、上記ゲート線電極上に形成
される絶縁膜と、該絶縁膜上に形成され且つその
両端がそれぞれ上記ソース及びドレイン電極と接
触する半導体層とを有する、絶縁基板上に形成さ
れた薄膜トランジスタであつて、上記ゲート線電
極と、上記ソースまたはドレイン電極とが重なら
ない構造の薄膜トランジスタに於て、上記ゲート
線電極と、上記ソースまたはドレイン電極間の間
隙部に生じる半導体層部分の抵抗を、上記ゲート
線電極によつて制御されるチヤンネル部の半導体
層部分の抵抗に比較して充分小とするために、上
記半導体層の幅、厚さ、不純物濃度の内の少なく
とも１つを、上記チヤンネル部の半導体層部分と
上記間隙部及びその近傍の半導体層部分間で異な
らせる構成としたことを特徴とする薄膜トランジ
スタの構造を提供するものである。
あり、その特性を良好なものに保ちながら、上記
寄生抵抗の影響を十分に小さくおさえることので
きるTFTの構造を提供するものである。更に述
べるならば、本発明は、ゲート線電極と、ソース
及びドレイン電極と、上記ゲート線電極上に形成
される絶縁膜と、該絶縁膜上に形成され且つその
両端がそれぞれ上記ソース及びドレイン電極と接
触する半導体層とを有する、絶縁基板上に形成さ
れた薄膜トランジスタであつて、上記ゲート線電
極と、上記ソースまたはドレイン電極とが重なら
ない構造の薄膜トランジスタに於て、上記ゲート
線電極と、上記ソースまたはドレイン電極間の間
隙部に生じる半導体層部分の抵抗を、上記ゲート
線電極によつて制御されるチヤンネル部の半導体
層部分の抵抗に比較して充分小とするために、上
記半導体層の幅、厚さ、不純物濃度の内の少なく
とも１つを、上記チヤンネル部の半導体層部分と
上記間隙部及びその近傍の半導体層部分間で異な
らせる構成としたことを特徴とする薄膜トランジ
スタの構造を提供するものである。
以下実施例を説明する。
第１の実施例は、ゲート電極の幅Ｌを広くして
制御し得る半導体チヤンネル部の長さを長くする
とともに、ゲート電極とソース及びドレイン電極
との間隙部７の幅ｌを狭くすることによつて、ゲ
ート電極の幅Ｌに対する間隙部ｌの比を十分に小
さくし（数分の１乃至数百分の１）、且つ、ゲー
ト電極とソース及びドレイン電極との間隙部７及
びその近傍と、前記ソースまたはドレイン電極上
に於ける半導体層の幅Ｗを、半導体チヤンネル部
の幅Ｗに対して十分大きくしたものである。
制御し得る半導体チヤンネル部の長さを長くする
とともに、ゲート電極とソース及びドレイン電極
との間隙部７の幅ｌを狭くすることによつて、ゲ
ート電極の幅Ｌに対する間隙部ｌの比を十分に小
さくし（数分の１乃至数百分の１）、且つ、ゲー
ト電極とソース及びドレイン電極との間隙部７及
びその近傍と、前記ソースまたはドレイン電極上
に於ける半導体層の幅Ｗを、半導体チヤンネル部
の幅Ｗに対して十分大きくしたものである。
従来の間隙部を有するTFTの構造を第７図
に、そして、上記本発明の実施例の構造を第８図
に示す。
に、そして、上記本発明の実施例の構造を第８図
に示す。
第８図に示すような構造とすることにより特性
の良いTFTを得ることができた。
の良いTFTを得ることができた。
更に、上記実施例のように、半導体チヤンネル
部の幅に対し、半導体層が上記ソースまたはドレ
イン電極と接触する部分及びその近傍に於ける上
記半導体層の幅を広くし、上記半導体層と上記ソ
ース及びドレイン電極との接触面積を、半導体の
チヤンネル部の面積に比べて広くする事により、
接触不良による特性のバラツキが減少する。さら
にまた、多少の障害が出来る材料をソース及びド
レイン電極に用いても、障壁の影響を無視し得る
程度に軽減する事が出来、ソース及びドレイン電
極と、半導体材料の選択の自由度が増す。
部の幅に対し、半導体層が上記ソースまたはドレ
イン電極と接触する部分及びその近傍に於ける上
記半導体層の幅を広くし、上記半導体層と上記ソ
ース及びドレイン電極との接触面積を、半導体の
チヤンネル部の面積に比べて広くする事により、
接触不良による特性のバラツキが減少する。さら
にまた、多少の障害が出来る材料をソース及びド
レイン電極に用いても、障壁の影響を無視し得る
程度に軽減する事が出来、ソース及びドレイン電
極と、半導体材料の選択の自由度が増す。
第９図に、第８図で示された構造で、ゲート電
極にAl、ゲート絶縁層に陽極酸化によるAl2O3、
ソース及びドレイン電極にNi、半導体にTeを用
い、ガラス基板上に形成したTFTのＶSD−ＩD特
性を、第１０図に同一の材料を用い、第７図で示
した従来の構造を持つTFTのＶSD−ＩD特性を示
す。尚、第７図及び第８図に於ける各部の寸法は
以下のとおりである。即ち、第７図に於ては、Ｌ
＝800μ、ｌ＝100μ、Ｗ＝50μであり、第８図に
於いては、Ｌ＝800μ、ｌ＝100μ、Ｗ＝50μ、Ｗ
＝500μである。また、第８図に示す実施例に於
ては、Ｌの値は数10μの範囲内に、Ｗの値は数μ
乃至数100μの範囲内に設定することがのぞまし
い。尚、Ｗの値は、可能な範囲で大きければ大き
い程よいことは言うまでもない。
極にAl、ゲート絶縁層に陽極酸化によるAl2O3、
ソース及びドレイン電極にNi、半導体にTeを用
い、ガラス基板上に形成したTFTのＶSD−ＩD特
性を、第１０図に同一の材料を用い、第７図で示
した従来の構造を持つTFTのＶSD−ＩD特性を示
す。尚、第７図及び第８図に於ける各部の寸法は
以下のとおりである。即ち、第７図に於ては、Ｌ
＝800μ、ｌ＝100μ、Ｗ＝50μであり、第８図に
於いては、Ｌ＝800μ、ｌ＝100μ、Ｗ＝50μ、Ｗ
＝500μである。また、第８図に示す実施例に於
ては、Ｌの値は数10μの範囲内に、Ｗの値は数μ
乃至数100μの範囲内に設定することがのぞまし
い。尚、Ｗの値は、可能な範囲で大きければ大き
い程よいことは言うまでもない。
上記両図から明らかに、第９図の場合特性が改
善されている事がわかる。
善されている事がわかる。
第１１図に、第８図において、ゲート電極に
Alゲート絶縁層に陽極酸化によるAl2O3、ソース
及びドレインにIn2O3、半導体としてTeを用い、
ｌ＝100μ、Ｗ＝１／２ｌ、Ｌ＝8lの時、Ｗ／Ｗを変え てTFTを作つた場合のオン抵抗（動作時の抵
抗）ＲONの値を示す。但し、オン抵抗ＲONは、Ｖ
SD＝−10v、ＶG＝−12vの時のＶSD／ＩDの値、
ｌはゲート電極と、ソース及びドレイン電極との
間隙、Ｗは半導体チヤンネル部の幅、Ｗは間隙部
及びその近傍における半導体層の幅、Ｌはゲート
電極の幅である。
Alゲート絶縁層に陽極酸化によるAl2O3、ソース
及びドレインにIn2O3、半導体としてTeを用い、
ｌ＝100μ、Ｗ＝１／２ｌ、Ｌ＝8lの時、Ｗ／Ｗを変え てTFTを作つた場合のオン抵抗（動作時の抵
抗）ＲONの値を示す。但し、オン抵抗ＲONは、Ｖ
SD＝−10v、ＶG＝−12vの時のＶSD／ＩDの値、
ｌはゲート電極と、ソース及びドレイン電極との
間隙、Ｗは半導体チヤンネル部の幅、Ｗは間隙部
及びその近傍における半導体層の幅、Ｌはゲート
電極の幅である。
上記実施例は、間隙部及びその近傍と、ソース
あるいはドレイン電極上における半導体層の幅
を、チヤンネル部の半導体層の幅と異ならせたも
のであるが、間隙部及びその近傍と、ソースある
いはドレイン電極上における半導体層の厚さ（ま
たは不純物濃度）を、チヤンネル部の半導体層の
厚さ（たは不純物濃度）と異ならせる構成として
もよい。更に述べるならば、幅、厚さ、不純物濃
度の内の任意の２つあるいはすべてを、上記両者
間で異ならせる構成としてもよい。
あるいはドレイン電極上における半導体層の幅
を、チヤンネル部の半導体層の幅と異ならせたも
のであるが、間隙部及びその近傍と、ソースある
いはドレイン電極上における半導体層の厚さ（ま
たは不純物濃度）を、チヤンネル部の半導体層の
厚さ（たは不純物濃度）と異ならせる構成として
もよい。更に述べるならば、幅、厚さ、不純物濃
度の内の任意の２つあるいはすべてを、上記両者
間で異ならせる構成としてもよい。
第８図において、細い半導体チヤンネル部に
Teを真空蒸着し、８，９で示された部分には、
チヤンネル部の10倍の厚さにTeを真空蒸着した
場合にも第９図とほとんど同じ特性が得られた。
Teを真空蒸着し、８，９で示された部分には、
チヤンネル部の10倍の厚さにTeを真空蒸着した
場合にも第９図とほとんど同じ特性が得られた。
また、第８図において、８，９で示された部分
に、スパツタリングによりDdSeに微量のInを混
ぜて付着させ、続いて半導体チヤンネル部に
CdSeを付着させ、In2O3をソース及びドレインと
して蒸着した場合にも非常に良い結果が得られ
た。
に、スパツタリングによりDdSeに微量のInを混
ぜて付着させ、続いて半導体チヤンネル部に
CdSeを付着させ、In2O3をソース及びドレインと
して蒸着した場合にも非常に良い結果が得られ
た。
第１図乃至第４図は従来のTFTの構造を示す
断面図、第５図は、最初にソース及びドレイン電
極を形成し、次にゲート電極及びゲート絶縁層を
形成し、最後に半導体層を積層する場合のTFT
の構造を示す断面図、第６図は、ゲート電極及び
ゲート絶縁層をまず形成し、次に半導体層を積層
し、最後にゲート電極と重ならないようにソース
及びドレイン電極を形成する場合のTFTの構造
を示す断面図、第７図は、ゲート電極と、ソース
及びドレイン電極とが重ならない場合の従来の
TFTの構造を示す平面図、第８図は本発明の一
実施例のTFTの平面図、第９図は、第８図に示
された構造を持つTFTのＶSD−ＩD特性を示す
図、第１０図は、第７図に示された構造を持つ
TFTのＶSD−ＩD特性を示す図、第１１図は、第
８図に示された構造でTFTを作りＷ／Ｗの値を
変化させた時のオン抵抗ＲONの変化を示す図であ
る。 符号、１：絶縁基板、２：ゲート電極、３：絶
縁膜、４：半導体層、５：ソース電極、６：ドレ
イン電極、７：間隙部、Ｌ：ゲート電極の幅、
ｌ：間隙部の幅、Ｗ：間隙部及びその近傍と、ソ
ース（またはドレイン）電極上における半導体層
の幅、Ｗ：半導体チヤンネル部の幅。
断面図、第５図は、最初にソース及びドレイン電
極を形成し、次にゲート電極及びゲート絶縁層を
形成し、最後に半導体層を積層する場合のTFT
の構造を示す断面図、第６図は、ゲート電極及び
ゲート絶縁層をまず形成し、次に半導体層を積層
し、最後にゲート電極と重ならないようにソース
及びドレイン電極を形成する場合のTFTの構造
を示す断面図、第７図は、ゲート電極と、ソース
及びドレイン電極とが重ならない場合の従来の
TFTの構造を示す平面図、第８図は本発明の一
実施例のTFTの平面図、第９図は、第８図に示
された構造を持つTFTのＶSD−ＩD特性を示す
図、第１０図は、第７図に示された構造を持つ
TFTのＶSD−ＩD特性を示す図、第１１図は、第
８図に示された構造でTFTを作りＷ／Ｗの値を
変化させた時のオン抵抗ＲONの変化を示す図であ
る。 符号、１：絶縁基板、２：ゲート電極、３：絶
縁膜、４：半導体層、５：ソース電極、６：ドレ
イン電極、７：間隙部、Ｌ：ゲート電極の幅、
ｌ：間隙部の幅、Ｗ：間隙部及びその近傍と、ソ
ース（またはドレイン）電極上における半導体層
の幅、Ｗ：半導体チヤンネル部の幅。
Claims (1)
- 【特許請求の範囲】 １ ゲート線電極と、ソース及びドレイン電極
と、上記ゲート線電極上に形成される絶縁膜と、
該絶縁膜上に形成され且つその両端がそれぞれ上
記ソース及びドレイン電極と接触する半導体層と
を有する。絶縁基板上に形成された薄膜トランジ
スタであつて、上記ゲート線電極と、上記ソース
またはドレイン電極とが重ならない構造の薄膜ト
ランジスタに於て、 上記ゲート線電極と、上記ソースまたはドレイ
ン電極間の間隙部に形成される半導体層部分の抵
抗が、上記ゲート線電極によつて制御されるチヤ
ンネル部の半導体層部分の抵抗に比較して充分小
となるように、上記半導体層の幅、厚さ、不純物
濃度の内の少なくとも１つを、上記チヤンネル部
の半導体層部分と上記間隙部に形成される半導体
層部分間で異ならせたことを特徴とする薄膜トラ
ンジスタの構造。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9837079A JPS5623780A (en) | 1979-07-31 | 1979-07-31 | Manufacture of thin film transistor |
| DE3028718A DE3028718C2 (de) | 1979-07-31 | 1980-07-29 | Dünnfilmtransistor in Verbindung mit einer Anzeigevorrichtung |
| US06/173,818 US4404578A (en) | 1979-07-31 | 1980-07-30 | Structure of thin film transistors |
| GB8025044A GB2056770B (en) | 1979-07-31 | 1980-07-31 | Thin film transistors |
| GB08316195A GB2127216B (en) | 1979-07-31 | 1983-06-14 | Improved s of thin film transistors and manufacture method thereof |
| GB08316196A GB2126779B (en) | 1979-07-31 | 1983-06-14 | Thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9837079A JPS5623780A (en) | 1979-07-31 | 1979-07-31 | Manufacture of thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5623780A JPS5623780A (en) | 1981-03-06 |
| JPS6146068B2 true JPS6146068B2 (ja) | 1986-10-11 |
Family
ID=14217985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9837079A Granted JPS5623780A (en) | 1979-07-31 | 1979-07-31 | Manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5623780A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5867066A (ja) * | 1981-10-16 | 1983-04-21 | Semiconductor Energy Lab Co Ltd | 絶緑ゲート型電界効果半導体装置の作製方法 |
| JPS58134476A (ja) * | 1982-02-05 | 1983-08-10 | Mitsubishi Electric Corp | 薄膜トランジスタ |
| JPS58190063A (ja) * | 1982-04-30 | 1983-11-05 | Seiko Epson Corp | 透過型液晶表示パネル用薄膜トランジスタ |
| JPS61161764A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH0537117Y2 (ja) * | 1985-12-12 | 1993-09-20 | ||
| US4903735A (en) * | 1985-06-11 | 1990-02-27 | Institut Francais Du Petrole | Pipe usable particularly for transporting fluids and allowing the permeability to the fluids transported to be limited |
| JPS6298884U (ja) * | 1985-12-12 | 1987-06-24 | ||
| JP2554931B2 (ja) * | 1989-06-07 | 1996-11-20 | 川崎製鉄株式会社 | 積層スパイラル管 |
| WO2019187070A1 (ja) * | 2018-03-30 | 2019-10-03 | シャープ株式会社 | トランジスタおよび表示装置 |
-
1979
- 1979-07-31 JP JP9837079A patent/JPS5623780A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5623780A (en) | 1981-03-06 |
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