JPH0346184A

JPH0346184A - メモリカートリッジ

Info

Publication number: JPH0346184A
Application number: JP1180851A
Authority: JP
Inventors: Takeshi Sugawara; 健菅原; Toshio Sasaki; 敏夫佐々木; Shigeru Sakairi; 坂入　茂; Mikio Matoba; 的場　美幾夫
Original assignee: Hitachi Ltd; Hitachi Maxell Ltd
Current assignee: Hitachi Ltd; Maxell Ltd
Priority date: 1989-07-13
Filing date: 1989-07-13
Publication date: 1991-02-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、メモリカートリッジに関し、詳しくは、疑
似ＳＲＡＭと言われるセルフリフレッシュ回路を内蔵し
たＤＲＡＭを用いて、従来のＳＲＡＭを有するメモリカ
ートリッジと互換性を持たせることができるようなメモ
リカートリッジに関する。

［従来の技術］及び［解決しようとする課題］一般、メ
モリカートリッジは、ＳＲＡＭを電池でバックアップす
る構成のものが使用されているが、近年、ＤＲＡＭの消
費電力が低減される伴ってＤＲＡＭを電池でバックアッ
プしたメモリカートリッジも製品化されてきている。

これは、同じ大きさのメモリとしてはＳＲＡＭを使用し
た場合に比べてＤＲＡＭを使用した場合の方が４倍程度
の記憶容量を実現できるからである。したがって、ＤＲ
ＡＭをＳＲＡＭと同様に使用することはメモ１ノカート
リツジの記憶容量の増加に大きく貢献することになる。

しかし、ＤＲＡＭは、記憶したデータを保持するために
、−股肉には数■Ｓの周期で数十μｓ程度のリフレッシ
ュタイムが必要になるため、外部からのアクセスとリフ
レッシュとを管理して調停するような制御回路を設ける
必要がある。しかも、チップイネーブル等の制御信号の
形態が相違し、ＳＲＡＭ搭載のメモリカートリッジとＤ
ＲＡＭ搭載のメモリカートリッジとはインタフェースが
異なるために、これらに互換性がなくなるという問題が
ある。

この発明は、このような従来技術の問題点を解決するも
のであって、ＤＲＡＭを使用してＳＲＡＭと互換性のあ
るメモリカートリッジを提供することを目的とする。

［課題を解決するための手段］このような目的を達成するための第１の発明のメモリカ
ートリッジの構成は、ＤＲＡＭと、このＤＲＡＭのデー
タ保持するための電力を供給する電池と、ＤＲＡＭをリ
フレッシュするリフレッシュ回路と、ＤＲＡＭに対する
外部からのアクセスとリフレッシュ回路のアクセスとを
調停するアクセス調停回路と、ＳＲＡＭのアクセスをＤ
ＲＡＭのアクセスに変換するアクセス変換回路とを備え
ていて、外部から電力の供給を受けないときには、ＤＲ
ＡＭとリフレッシュ回路とが電池から電力の供給を受け
て動作してＤＲＡＭの記憶データを保持し、外部装置に
装着されたときにはその外部装置からＳＲＡＭとしてア
クセスされ、アクセス変換回路によりＤＲＡＭをアクセ
スするものである。

また、第２の発明の構成は、内部に電池とセルフリフレ
ッシュ回路とを有し、外部から電力供給を受けていると
きには供給されるリフレッシュ信号を受けてリフレッシ
ュ動作をし、外部から電力の供給を受けないときにはセ
ルフリフレッシュをするＤＲＡＭと、外部から供給され
るアドレス信号の変化を検出して外部から供給されるチ
ップセレクト信号、チップイネーブル信号等のＳＲＡＭ
をアクセスするためのアクセス信号の論理レベルを所定
期間反転させるアクセス制御回路とを備えていて、外部
からＳＲＡＭとしてアクセスされるものである。

［作用コこのように、外部からのＳＲＡＭのアクセス信号をＤＲ
ＡＭのアクセス信号に変換するアクセス変換回路を設け
ているので、ＤＲＡＭを用いたメモリカートリッジをＳ
ＲＡＭを用いたメモリカートリッジと同様に使用するこ
とができ、メモリ容量の大きなＳＲＡＭのものと互換性
のあるメモリカートリッジを実現することができる。

［実施例］以下、この発明の一実施例について図面を参照して詳細
に説明する。

第１図は、この発明の半導体装置をメモリカートリッジ
に適用した一実施例のブロック図であり、第２図は、そ
のアクセス制御回路の具体例のブロック図、第３図は、
その動作のタイミングチャート、第４図は、アクセス制
御回路におけるアクセス調停回路の具体例のブロック図
、第５図は、そのアクセス期間についての割当ての説明
図である。

第１図において、１は、メモリカートリッジであって、
コネクタ、１０を介してコンピュータ等の情報処理装置
と接続され、内部にリフレッシュ回路２０ａを内蔵して
いる疑似ＳＲＡＭアレイ（以下ＰＳＲＡＭ）２０を有し
ている。

このメモリカートリッジ１は、外部の情報処理装置から
ＰＳＲＡＭ２０が制御信号を受けるためにコネクタ１０
のチップイネーブル信号（ＣＥ）。

アウトプットイネーブル信号（ＯＥ）、　　ライトイネ
ーブル信号（ＷＥ）の各制御端子とＰＳＲＡＭ２０のア
ドレス端子ＧＥ、Ｏ，Ｅ、ＷＥ、　　リフレッシュ（Ｒ
ＦＳＨ）の各制御端子との間にアクセス制御回路１９が
設けられ、さらに、各回路及びＰＳＲＡＭ２０にクロッ
クを供給するクロック発生回路１８が設けられている。

なお、ＰＳＲＡＭ２０は、内部にセルフリフレッシュを
行うリフレッシュ回路が内蔵されていて、外部から電力
供給のない状態の待機時においてはバックアップ電池の
電力で自動的に内部でリフレッシュが行われてデータが
保持される。しがたって、外部からのリフレッシュは不
要である。しかし、外部から電力が供給される動作状態
では、外からのリフレッシュが必要とされ、そのリフレ
ッシュ要求信号は、ここでは、前記のアクセス制御回路
１９により生成される。

１２は、電源切換回路であって、ダイオード等を有して
いて、外部電源と内部電池との切換えを行う回路であっ
て、外部の情報処理装置にメモリカートリッジ１が接続
されたときに外部の情報処理装置からＰＳＲＡＭ２０が
電源供給を受けるためにコネクタ１０の電源供給端子に
接続された電源供給線１０ａとＰＳＲＡＭ２０の電源供
給端子Ｖｃｃとの間に挿入されている。この回路は、コ
ネクタ１０側の電源供給端子から供給される電力妻ＰＳ
ＲＡＭ２０の電源供給端子Ｖｃｃに供給し、′との電力
の供給がないときに電池１１から電力の供給を受けて、
それをＰＳＲＡＭ２０の電源供給端子Ｖｃｃに電力を供
給する。

１３は、コネクタ１０の電源供給信号線１０ａに接続さ
れて、その電圧を検出する電圧検出回路であって、その
検出出力がモード切換回路１７に送出される。モード切
換回路１７は、この検出出力に応じて外部の情報処理装
置にメモリカートリッジ１が接続されているか否かを判
定して、それに応じたモード信号をアクセスアクセス制
御回路１９に送出する。

１５は、アドレスバッフＴであって、外部の情報処理装
置からＰＳＲＡＭ２０がアドレス信号を受けるためにコ
ネクタ１０のアドレス信号線１０ｂとＰＳＲＡＭ２０の
アドレス端子Ａｄｄｒとの間に挿入されている。なお、
コネクタ１０めアドレス信号線ｔａｂは、デコーダ１４
とアクセス制御回路１９にも接続さていて、アドレスの
デコード出力がアクセス制御回路１９に入力されてアク
セス制御回路１９が起動される。

１６は、データを入出力するためのデータバッファであ
って、外部の情報処理装置とＰＳＲＡＭ２０との間でデ
ータの授受を行うためにコネクタ１０のデータ信号線１
０ｄとＰＳＲＡＭ２０のデータ端子Ｉ１０との間に挿入
されている。

ここで、アクセス制御回路１９は、第２図に示すように
、その内部にアクセス調停回路１９ａと、チップイネー
ブル信号変換回路１９ｂ１そしてリフレッシュタイマ１
９ｃとを有していて、アドレス信号と、コネクタ１０の
制御信号線１０ｃからチップイネーブル信号（ＣＥ）、
アウトプットイネーブル信号（ＯＥ）、　ライトイネー
ブル信号（ＷＥ）の各制御信号とを受ける。

アクセス調停回路１９ａは、例えば、出力のフィードバ
ック回路に遅延回路（Ｄｅ　ｌ　ａＹ）５ａ。

５ｂが挿入されたＮＡＮＤ回路８　ａ　ｔ　Ｅ３　ｂか
らなるＲ−８フリツプフロツプであって、ＮＡＮＤ回路
６ａの出力がＰＳＲＡＭ２０に対するアクセス許可信号
（ＡＣ８ＥＳＳ）とされ、ＮＡＮＤ回路６ｂの出力がＰ
ＳＲＡＭ２０に対するリフレッシュ許可信号（ＲＥＦＲ
ＥＳＨ）とされる。そして、外部から供給されるチップ
イネーブル信号（ＣＥ）とリフレッシュタイマ１９ｃか
らのリフレッシュ要求信号（ＲＦＳＨ）のいずれか先に
人力された信号で他方をデスイネーブルとする。

なお、アクセス許可信号は、チップイネーブル信号変換
回路１９ｂのゲート回路４に加えられて、変換されたチ
ップイネーブル信号（ＣＥｐ）のゲート信号とされる。

チップイネーブル信号変換回路１９ｂは、コネクタ１０
からＳＲＡＭのタイミングで入力されたチップイネーブ
ル信号（ＣＥ）を疑似ＳＲＡＭに従ったチップイネーブ
ル信号に変換する回路であって、図示するような構成を
採る。

ところで、通常、ＳＲＡＭでは、チップイネーブル信号
（ＣＥ）（或はチップセレクト（τ丁）、これはチップ
イネーブル信号に含めて以下説明する）がＬＯＷレベル
（以下“Ｌ”）固定であるが、アドレス信号を変化させ
ることにより所定のアドレスからのデータの読出しが可
能である。しかし、疑似ＳＲＡＭでは、疑似ＳＲＡＭで
は、クロックドインタフェースで行われチップイネーブ
ル信号（ＣＥ）の信号をクロックにする必要がある。な
お、第３図の（ａ）に示すのがＳＲＡＭのデータ読出し
の際のアクセスであって、Ａ　ｄ　ｄ　ｒがアドレス信
号のタイミング、ＣＥがチップイネーブル信号であって
、アドレス信号が変化してもこれが“Ｌ”に維持されて
いる。ＯＥはアウトプットイネーブル信号であって、こ
れもＬ”に維持されている。

そこで、チップイネーブル信号変換回路１９ｂの読出し
動作を説明すると、第３図の（ｂ）に示すようなタイミ
ングとなり、これが疑似ＳＲＡＭのアクセスタイミング
である。同図の（ｂ）において、Ａ　ｄ　ｄ　ｒがアド
レス信号のタイミング、ＣＥｐがチップイネーブル信号
であり、アドレス信号の変化に応じて所定の幅のクロッ
ク信号として、メモリのプリチャージに必要な一定期間
ｔｐだけＨＩＧＨレベル（以下“Ｈ”）に維持されてか
ら“Ｌ”となる。ＯＥｐはアウトプットイネーブル信号
であって、アドレス信号が変化しても“ｌ、　Ｉｔに維
持されているので、ＳＲＡＭのアクセスがそのまま使用
できる。なお、ここでのアドレス信号はアドレス信号線
１０ｂから受ける。

また、ＷＥｐはライトイネーブル信号であって、これは
、読出し時には、アドレス信号が変化しても“Ｈ”に維
持されている。なお、Ｉ　／　Ｏｐは、出力データであ
って、ＣＥｐの立下がりからチップイネーブル信号アク
セスｔｅａの期間の後に有効として示す期が有効データ
の存在する期間である。

そこで、前記のチップイネーブル信号変換回路１９ｂは
、第２図に示すように、アドレス信号の変化を検出して
チップイネーブル信号（ＣＥｐ　）を発生する回路であ
って、アドレス信号の各桁のビットとその反転信号のそ
れぞれのＥＸＯＲ回路２　ａｌ　　２　ｂ、　　・・・
・、２ｎにより排他論理和を採り、これらの信号と、Ｓ
ＲＡＭを外部からアクセスするものとしての外部からの
チップイネーブル信号（ＣＥ）とをＯＲ回路３で論理和
を採ることにより、アドレス信号が変化してＥＸＯＲ回
路２ａｔ　２ｂ＊　　・・・・ｙ２ｎが動作し、この動
作期間（前記のｔｐ）に対応して“Ｈ”の信号を発生し
　”Ｌ”に戻るチップイネーブル信号（ＣＥ「）をＯＲ
回路３の出力として得て、これがゲート回路４を介して
ＰＳＲＡＭ２０のチップイネーブル端子（ＣＥ）に加え
る。なお　Ｍ）ｌ”の期間は、遅延回路を挿入したり、
さらに論理和を採ることによって調整することができ、
チップイネーブル信号が有意となる立Ｆがりタイミング
は調整可能である。

さて、メモリカートリッジｌがコネクタ１０を介して情
報処理装置に装着されたときに、アクセス制御回路１９
は、モード選択回路２０から接続モード信号を受け、か
つ、このモード信号が外部装置に接続された状態を示し
ているときにおいて、外部の情報処理装置からアクセス
されるアドレス信号がメモリカートリッジｌを選択して
いるときに、そのアドレス信号がデコーダ１４でデコー
ドされ、このデコーダ１４からの信号を受けてそのチッ
プイネーブル信号変換回路１９ｂが動作して情報処理２
ｉ置からチップイネーブル信号（ＣＥ）を受けると、第
３図の（ｂ）に示すようなタイミングでチップイネーブ
ル信号（ＣＥｐ）を発生する。

そこで、前述のように、チップイネーブル信号化を検出
して、この変化のタイミングから一定期間“Ｈ”となり
“Ｌ″に戻る、第３図の（ｂ）に示すチップイネーブル
信号（ＣＥｐ　）に変換してアクセス調整回路１９ａの
前記のアクセス許可信号が発生しているときに、ＰＳＲ
ＡＭ２０のＧＥ端子に送出することができる。

その結果、データバッフ１１６は、チップイネーブル信
号（ＣＥｐ）の立下がりからチップイネーブル信号アク
セスｔｃｏの期間の後にイネーブル信号ｅを受けて、Ｓ
ＲＡＭ２０のＩ１０端子から送出される有効なデータを
記憶する。なお、このとき、外部から送出されるライト
イネーブル信号（“Ｈ”）は、そのままライトイネーブ
ル信号（ＷＥｐ）としてＰＳＲＡＭ２０のＷＥ端子に送
出される。

ところで、このメモリカートリッジ１に対する書込み動
作は、ライトイネーブル信号（ＷＥ）が“Ｈ″から“Ｌ
″にされるタイミングに応じて書込みが行われ、これは
、ＳＲＡＭの場合と同様であるのでその説明を割愛する
。

このようにして、アクセス調整回路でメモリのプリチャ
ージに必要な期間ｔｐを確保してからチップイネ−“プ
ル信号を“Ｌ”とし、アドレスクロックによるアクセス
をＣＥクロックに変換し、また、一定期間ｔｃｏの期間
を確保してから有効なデータをデータバッファ１６に格
納することができる。

次に、アクセス調停回路の他の具体例について説明する
。

第４図は、内部にセルフリフレッシュ回路を内蔵するＰ
ＳＲＡＭ２０ば加りではなく、ＤＲＡＭに対してアクセ
ス調停ができるよつなアクセス調停回路の具体例を示し
ていて、リフレッシュ許可信号とアクセス許可信号が外
部装置（内部のクロック発生回路１８のクロックでも可
）から送出されるクロック信号で制御できるものである
。

第４図において、アクセス調停回路３０は、カウンタ２
１とデータラブチフリップフロップ（Ｄ−Ｆ／Ｆ）２２
とを有していて、メモリカートリッジ１が装着される外
部装置（或はメモリカートリッジ１に内蔵されたクロッ
ク発生回路１８）からクロック入力端子１６にクロック
を受け、前記カウンタ２１がこのクロックをカウントし
て、そのカウント値に応じて動作する。

カウンタ２１は、クロック端子（ＣＫ）に、例えば、５
０ｎｓ程度の周期のクロックを受け、アクセス許可信号
の発生を許容する期間、そのプリチャージ期間、リフレ
ッシュ許可信号の発生期間、そのプリチャージ期間の４
つの期間を確保するためのｎ進のカウンタである。そこ
で、とのカウンタ２１の出力のうち、ＱＩｌ−ｔ　の出
力が２人力ＯＲゲート２３と３人力ＯＲゲート２４とそ
れぞれの第１の入力に送出され、カウンタ２１の出力の
うち、Ｑｎの出力が、インバータ２３ａを介してＯＲゲ
ート２３の第２の入力に加えられている。また、Ｑｎの
出力は、インバータを介すことなく、ＯＲゲート２４の
第２の入力とＯＲ回路２５の第１の人力にも加えられて
いる。

ＯＲゲート２３は、負論理出力（ＬＯＷレベル（以下“
Ｌ”）〉を有意とする回路であって、カウンタ２１の出
力のＱ　ｎ−ｔの出力とインバータ２３ａを介してカウ
ンタ２１のＱｎ小出力受け、カウンタ２１の出力のＱ　
ｎ−１の出力が“Ｌ”で、Ｑｎ小出力“Ｈ５”のときに
、その出力に負論理のリフレッシュ許可信号（ＲＥＦＲ
ＥＳＨ，“Ｌ”）を発生する。すなわち、カウンタ２１
のＱｎ−１１Ｑｎの値が０，１”となっている間はリフ
レッシュ許可信号が発生する。

ＯＲゲート２４も同様に負論理出力を有意とする回路で
あって、入力端子２７を介して入力されたチップイネー
ブル信号（ＣＥ）を第３の入力に受け、”Ｌ”の出力を
発生するが、それは、カウンタ２１のＱ　ｎ−ｒ及びＱ
ｎ小出力値がともに“０″となっているときである。し
たがって、これら出力が“０”となっていない期間では
、これらいずれかの出力がＨＩＧＨレベル（以Ｆ″Ｈ”
）トナっているので、たとえチップイネーブル信号（Ｃ
Ｅ）を受けていても、負論理のアクセス許可信号（ＡＣ
８ＥＳＳ）は発生しない。言い換えれば、カウンタ２１
のＱｎ−ｔ　ｖ　Ｑｎの値がともに“０″となっている
間においてアクセス許可信号が発生する。

ＯＲ回路２５は、カウンタ２１のＱｎ小出力ＯＲ回路２
４からのアクセス許可信号とを受けて、その出力をＤ−
Ｆ／Ｆ２２のＤ端子に送出する。

Ｄ−Ｆ／Ｆ２２は、クロック端子（ＧＫ）にクロック入
力端子２Ｂからクロックを受け、ＯＲ回路２５の出力を
ラッチする回路であって、このラッチデータが“０”に
なったときに、そのＱ出力が“Ｈ”から“Ｌ”となり、
Ｑ出力の立下がりであるＨ”から“Ｌ”に変わるタイミ
ングでカウンタ２１をリセットする。そこで、カウンタ
２１は“Ｏ”から再スタートする。この再スタート時点
では、カウンタ２１のＱｔｒｔ　ｔ　Ｑｎの値が“０″
となるのでチップイネーブル（ＧＥ）が発生したときに
は、ＯＲゲート２４を通過してアクセス許可信号が発生
する。

以上の関係をまとめると、アクセス許可信号とリフレッ
シュ信号との関係は第５図に示すようになる。

ここで、カウンタ２１をアップカウンタとし、途中での
リセットを考えなければ、カウンタ２１のＱｎ−１１Ｑ
ｎのカウント値は、”ｏ、ｏ”、′１．０”、”０．１
”　　１，１″　　“０．０”の順に変化する。

そこで、カウンタ２１のＱｎ−１１Ｑｎの値が“０．０
”となっている期間（これは“ｏ、　ｏ”となってから
“１，０”までの間、以Ｆ同様である。

）は、アクセス許可期間となり、この期間にチップセレ
クト信号が“Ｌ”となったときにアクセス許可信号が発
生する。また、Ｑｎ−ｔ　＊　Ｑｎの値が“０．１”と
なっている期間は、リフレッシュ許可期間となり、この
期間にチップセレクト信号が“Ｌ”となってもアクセス
許可信号は発生せずに、リフレッシュ許可信号のみが有
効なものとして発生する。そして、カウンタ２１のＱｎ
−１？　Ｑｎの値が“１．０”となっている期間は、ア
クセス許可信号に対するプリチャージ期間となりｓ　Ｑ
ｎ−ｔ　ｌＱｎの値が“１，１”となっている期間は、
リフレッシュ許可信号に対するプリチャージ期間となる
。

ここで、Ｑｎ−１＋　Ｑｎの値が“０．０”から“１．
０”に変わる手前でアクセス許可信号が発生したときに
、プリチャージ期間が不足することが考えられる。これ
を防止するために、チップセレクト信号が“Ｌ”となっ
たときにＤ−Ｆ／Ｆ２２を介してカウンタ２１をリセッ
トして、′０”から再びカウントするようにする。これ
がＤ−Ｆ／Ｆ２２とＯＲ回路２５とを設けてカウンタ２
１にリセットをかける第１の理由である。また、Ｑｎ−
１’ｅＱｎの値が“１．４”から“０．０”に変わった
ときに゛は、カウンタ２１をリセットして最初からカウ
ンタ２１をスタートさせる。これがＤ−Ｆ／Ｆ　２２と
ＯＲ回路２５とを設けてＯＲ回路２５を介してカウンタ
２１にリセットする第２の理由である。なおＮ　Ｑｎ−
１？　Ｑｎの値が“１．　Ｏ”となっている期間が十分
にあれば、プリチャージ期間が採れるので前記のような
チップセレクト信号によるリセットは不要であり、さら
に、アクセス許可期間を十分に採るようにし、カウンタ
２１を循環するカウンタとすれば、やかれその値が“Ｏ
”に戻るのでカウンタ２１のＱｎの出力によるリセット
も不要である。

このようにして、アクセス許可信号は、カウンタ２１の
Ｑｎ−１桁が“１”となったときには次にＱ　ｎ−ｓ桁
ｔＱｎ桁が“０，０”にセットされるまでの間その発生
が阻止される。そして、この阻止されている期間をリフ
レッシュ期間許可及びプリチャージ期間として割当てる
ことができる。同様に、アクセス許可信号が発生したと
きには、カラン夕がリセットされるので、カウント開始
の“Ｏ”から“０．０″までは、アクセス許可期間とな
り、リフレッシュ許可期間としては、”ｏ、ｔ”になる
までの期間はその発生が阻止される。

すなわち、外部から供給されるクロックをカウンタによ
り分周することによってリフレッシュ許とができる。

ここで、クロック周波数を高くすれば、チップイネーブ
ル信号が長時間続いても、リフレッシュ許可信号が発生
する確率が高くなり、かつ、従来よりもリフレッシュ発
生周期を短く設定することができるので、従来のリフレ
ッシュ期間の間には、確実に１回以上のリフレッシュさ
せるようにすることができるので、アクセスが頻繁に行
われても、その合間においてリフレッシュされるので、
従来のようなリフレッシュがされなくなる期間が続くよ
うなことはなくなる。

なお、このアクセス調停回路では、カウンタの２つの桁
の値によりアクセス許可期間とリフレッシュ許可期間と
これらに対するプリチャージ期間を割当てているが、４
つ以上の期間の割当てが可能であればよいので、この桁
は２以上であってよく、２桁に限定されるものではない
。

カウンタは、アップカウンタとしているが、これは、ダ
ウンカウンタであってもよく、ここに挙げた形式のカウ
ンタに限定されるものではない。

また、カウンタがカウントするクロックとして外部から
クロックを得ているが、このクロックは、マイクロプロ
セッサの内部で使用しているクロック、或はそのマシン
サイクルに対応して発生するクロック、さらに、マイク
ロプロセッサに供給されるクロック発生回路から得られ
る制御基準としてのクロック等を利用することができる
。

以上説明してきたが、実施例では、ＰＳＲＡＭの例を挙
げているが、ＲＡＭ外部でメモリカートリッジ内部にリ
フレッシュ回路を設ければ、ＰＳＲＡＭの内部のセルフ
リフレッシュ回路は不要であり、ＰＳＲＡＭに換えてＤ
ＲＡＭを用いることができる。したがって、この発明は
、ＤＲＡＭとリフレッシュ回路とを有するメモリカート
リッジ構成としてもよい。なお、この場合、実施例のチ
ップイネーブル信号変換回路１９ｂは、ＳＲＡＭのアク
セスをＤＲＡＭのアクセスに変換するアクセス変換回路
を使用する。

なお、この明細書におけるメモリカートリッジには、カ
ード状のものであってもよく、その名称がメモリカード
と呼ぶものも含まれるものである。

［発明の効果］以りの説明から理解できるように、この発明にあっては
、外部からのＳＲＡＭのアクセス信号をＤＲＡＭのアク
セス信号に変換するアクセス変換回路を設けているので
、ＤＲＡＭを用いたメモリカートリッジをＳＲＡＭを用
いたメモリカートリッジと同様に使用することができ、
メモリ容量の大きなＳＲＡＭのものと互換性のあるメモ
リカートリッジを実現することができる。

【図面の簡単な説明】

第１図は、この発明の半導体装置をメモリカートリッジ
に適用した一実施例のブロック図であり、第２図は、そ
のアクセス制御回路の具体例のブロック図、第３図は、
その動作のタイミングチャート、第４図は、アクセス制
御回路におけるアクセス調停回路の具体例のブロック図
、第５図は、そのアクセス期間についての割当ての説明
図である。１・・・メモリカートリッジ、２ａ、２ｂ、２ｎ・・・ＥＸＯＲ回路、３・・・ＯＲ回
路、４・・・ゲート回路、１０・・・コネクタ、１１・
・・電池、１２・・・電源切換回路、１３・・・電圧検
出回路、１４・・・デコーダ、１５−・・アドレスバッ
フ１．１Ｂ・・・データバッファ、１７・・・モード切
換回路、１８・・・クロック発生回路、１９・・・アク
セス制御回路、２０・・・疑似ＳＲＡＭ　ＣＰＳＲＡＭ
）、２１・・・カウンタ、２２・・・データラッチフリ
ップフロップ（Ｄ−Ｆ／Ｆ）、２３．２４・・・ＯＲゲ
ー）、２５・・・ＯＲ回路、３０・・・アクセス調停回
路。第２図第３図（ａ）（ｂ）

Claims

【特許請求の範囲】

（１）ＤＲＡＭと、このＤＲＡＭのデータ保持するため
の電力を供給する電池と、前記ＤＲＡＭをリフレッシュ
するリフレッシュ回路と、前記ＤＲＡＭに対する外部か
らのアクセスと前記リフレッシュ回路のアクセスとを調
停するアクセス調停回路と、ＳＲＡＭのアクセスをＤＲ
ＡＭのアクセスに変換するアクセス変換回路とを備え、
前記外部から電力の供給を受けないときには前記ＤＲＡ
Ｍと前記リフレッシュ回路とが前記電池から電力の供給
を受けて動作して前記ＤＲＡＭの記憶データを保持し、
外部装置に装着されたときにはその外部装置からＳＲＡ
Ｍとしてアクセスされ、前記アクセス変換回路により前
記ＤＲＡＭをアクセスすることを特徴とするメモリカー
トリッジ。
（２）内部に電池とセルフリフレッシュ回路とを有し、
外部から電力供給を受けているときには供給されるリフ
レッシュ信号を受けてリフレッシュ動作をし、前記外部
から電力の供給を受けないときにはセルフリフレッシュ
をするＤＲＡＭと、前記外部から供給されるアドレス信
号の変化を検出して前記外部から供給されるチップセレ
クト信号、チップイネーブル信号等のＳＲＡＭをアクセ
スするためのアクセス信号の論理レベルを所定期間反転
させるアクセス制御回路とを備え、前記外部からＳＲＡ
Ｍとしてアクセスされることを特徴とするメモリカート
リッジ。