JPH0346184A - メモリカートリッジ - Google Patents
メモリカートリッジInfo
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- JPH0346184A JPH0346184A JP1180851A JP18085189A JPH0346184A JP H0346184 A JPH0346184 A JP H0346184A JP 1180851 A JP1180851 A JP 1180851A JP 18085189 A JP18085189 A JP 18085189A JP H0346184 A JPH0346184 A JP H0346184A
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- 230000004044 response Effects 0.000 claims description 5
- 230000010365 information processing Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 241001122767 Theaceae Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、メモリカートリッジに関し、詳しくは、疑
似SRAMと言われるセルフリフレッシュ回路を内蔵し
たDRAMを用いて、従来のSRAMを有するメモリカ
ートリッジと互換性を持たせることができるようなメモ
リカートリッジに関する。
似SRAMと言われるセルフリフレッシュ回路を内蔵し
たDRAMを用いて、従来のSRAMを有するメモリカ
ートリッジと互換性を持たせることができるようなメモ
リカートリッジに関する。
[従来の技術]及び[解決しようとする課題]一般、メ
モリカートリッジは、SRAMを電池でバックアップす
る構成のものが使用されているが、近年、DRAMの消
費電力が低減される伴ってDRAMを電池でバックアッ
プしたメモリカートリッジも製品化されてきている。
モリカートリッジは、SRAMを電池でバックアップす
る構成のものが使用されているが、近年、DRAMの消
費電力が低減される伴ってDRAMを電池でバックアッ
プしたメモリカートリッジも製品化されてきている。
これは、同じ大きさのメモリとしてはSRAMを使用し
た場合に比べてDRAMを使用した場合の方が4倍程度
の記憶容量を実現できるからである。したがって、DR
AMをSRAMと同様に使用することはメモ1ノカート
リツジの記憶容量の増加に大きく貢献することになる。
た場合に比べてDRAMを使用した場合の方が4倍程度
の記憶容量を実現できるからである。したがって、DR
AMをSRAMと同様に使用することはメモ1ノカート
リツジの記憶容量の増加に大きく貢献することになる。
しかし、DRAMは、記憶したデータを保持するために
、−股肉には数■Sの周期で数十μs程度のリフレッシ
ュタイムが必要になるため、外部からのアクセスとリフ
レッシュとを管理して調停するような制御回路を設ける
必要がある。しかも、チップイネーブル等の制御信号の
形態が相違し、SRAM搭載のメモリカートリッジとD
RAM搭載のメモリカートリッジとはインタフェースが
異なるために、これらに互換性がなくなるという問題が
ある。
、−股肉には数■Sの周期で数十μs程度のリフレッシ
ュタイムが必要になるため、外部からのアクセスとリフ
レッシュとを管理して調停するような制御回路を設ける
必要がある。しかも、チップイネーブル等の制御信号の
形態が相違し、SRAM搭載のメモリカートリッジとD
RAM搭載のメモリカートリッジとはインタフェースが
異なるために、これらに互換性がなくなるという問題が
ある。
この発明は、このような従来技術の問題点を解決するも
のであって、DRAMを使用してSRAMと互換性のあ
るメモリカートリッジを提供することを目的とする。
のであって、DRAMを使用してSRAMと互換性のあ
るメモリカートリッジを提供することを目的とする。
[課題を解決するための手段]
このような目的を達成するための第1の発明のメモリカ
ートリッジの構成は、DRAMと、このDRAMのデー
タ保持するための電力を供給する電池と、DRAMをリ
フレッシュするリフレッシュ回路と、DRAMに対する
外部からのアクセスとリフレッシュ回路のアクセスとを
調停するアクセス調停回路と、SRAMのアクセスをD
RAMのアクセスに変換するアクセス変換回路とを備え
ていて、外部から電力の供給を受けないときには、DR
AMとリフレッシュ回路とが電池から電力の供給を受け
て動作してDRAMの記憶データを保持し、外部装置に
装着されたときにはその外部装置からSRAMとしてア
クセスされ、アクセス変換回路によりDRAMをアクセ
スするものである。
ートリッジの構成は、DRAMと、このDRAMのデー
タ保持するための電力を供給する電池と、DRAMをリ
フレッシュするリフレッシュ回路と、DRAMに対する
外部からのアクセスとリフレッシュ回路のアクセスとを
調停するアクセス調停回路と、SRAMのアクセスをD
RAMのアクセスに変換するアクセス変換回路とを備え
ていて、外部から電力の供給を受けないときには、DR
AMとリフレッシュ回路とが電池から電力の供給を受け
て動作してDRAMの記憶データを保持し、外部装置に
装着されたときにはその外部装置からSRAMとしてア
クセスされ、アクセス変換回路によりDRAMをアクセ
スするものである。
また、第2の発明の構成は、内部に電池とセルフリフレ
ッシュ回路とを有し、外部から電力供給を受けていると
きには供給されるリフレッシュ信号を受けてリフレッシ
ュ動作をし、外部から電力の供給を受けないときにはセ
ルフリフレッシュをするDRAMと、外部から供給され
るアドレス信号の変化を検出して外部から供給されるチ
ップセレクト信号、チップイネーブル信号等のSRAM
をアクセスするためのアクセス信号の論理レベルを所定
期間反転させるアクセス制御回路とを備えていて、外部
からSRAMとしてアクセスされるものである。
ッシュ回路とを有し、外部から電力供給を受けていると
きには供給されるリフレッシュ信号を受けてリフレッシ
ュ動作をし、外部から電力の供給を受けないときにはセ
ルフリフレッシュをするDRAMと、外部から供給され
るアドレス信号の変化を検出して外部から供給されるチ
ップセレクト信号、チップイネーブル信号等のSRAM
をアクセスするためのアクセス信号の論理レベルを所定
期間反転させるアクセス制御回路とを備えていて、外部
からSRAMとしてアクセスされるものである。
[作用コ
このように、外部からのSRAMのアクセス信号をDR
AMのアクセス信号に変換するアクセス変換回路を設け
ているので、DRAMを用いたメモリカートリッジをS
RAMを用いたメモリカートリッジと同様に使用するこ
とができ、メモリ容量の大きなSRAMのものと互換性
のあるメモリカートリッジを実現することができる。
AMのアクセス信号に変換するアクセス変換回路を設け
ているので、DRAMを用いたメモリカートリッジをS
RAMを用いたメモリカートリッジと同様に使用するこ
とができ、メモリ容量の大きなSRAMのものと互換性
のあるメモリカートリッジを実現することができる。
[実施例]
以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第1図は、この発明の半導体装置をメモリカートリッジ
に適用した一実施例のブロック図であり、第2図は、そ
のアクセス制御回路の具体例のブロック図、第3図は、
その動作のタイミングチャート、第4図は、アクセス制
御回路におけるアクセス調停回路の具体例のブロック図
、第5図は、そのアクセス期間についての割当ての説明
図である。
に適用した一実施例のブロック図であり、第2図は、そ
のアクセス制御回路の具体例のブロック図、第3図は、
その動作のタイミングチャート、第4図は、アクセス制
御回路におけるアクセス調停回路の具体例のブロック図
、第5図は、そのアクセス期間についての割当ての説明
図である。
第1図において、1は、メモリカートリッジであって、
コネクタ、10を介してコンピュータ等の情報処理装置
と接続され、内部にリフレッシュ回路20aを内蔵して
いる疑似SRAMアレイ(以下PSRAM)20を有し
ている。
コネクタ、10を介してコンピュータ等の情報処理装置
と接続され、内部にリフレッシュ回路20aを内蔵して
いる疑似SRAMアレイ(以下PSRAM)20を有し
ている。
このメモリカートリッジ1は、外部の情報処理装置から
PSRAM20が制御信号を受けるためにコネクタ10
のチップイネーブル信号(CE)。
PSRAM20が制御信号を受けるためにコネクタ10
のチップイネーブル信号(CE)。
アウトプットイネーブル信号(OE)、 ライトイネ
ーブル信号(WE)の各制御端子とPSRAM20のア
ドレス端子GE、O,E、WE、 リフレッシュ(R
FSH)の各制御端子との間にアクセス制御回路19が
設けられ、さらに、各回路及びPSRAM20にクロッ
クを供給するクロック発生回路18が設けられている。
ーブル信号(WE)の各制御端子とPSRAM20のア
ドレス端子GE、O,E、WE、 リフレッシュ(R
FSH)の各制御端子との間にアクセス制御回路19が
設けられ、さらに、各回路及びPSRAM20にクロッ
クを供給するクロック発生回路18が設けられている。
なお、PSRAM20は、内部にセルフリフレッシュを
行うリフレッシュ回路が内蔵されていて、外部から電力
供給のない状態の待機時においてはバックアップ電池の
電力で自動的に内部でリフレッシュが行われてデータが
保持される。しがたって、外部からのリフレッシュは不
要である。しかし、外部から電力が供給される動作状態
では、外からのリフレッシュが必要とされ、そのリフレ
ッシュ要求信号は、ここでは、前記のアクセス制御回路
19により生成される。
行うリフレッシュ回路が内蔵されていて、外部から電力
供給のない状態の待機時においてはバックアップ電池の
電力で自動的に内部でリフレッシュが行われてデータが
保持される。しがたって、外部からのリフレッシュは不
要である。しかし、外部から電力が供給される動作状態
では、外からのリフレッシュが必要とされ、そのリフレ
ッシュ要求信号は、ここでは、前記のアクセス制御回路
19により生成される。
12は、電源切換回路であって、ダイオード等を有して
いて、外部電源と内部電池との切換えを行う回路であっ
て、外部の情報処理装置にメモリカートリッジ1が接続
されたときに外部の情報処理装置からPSRAM20が
電源供給を受けるためにコネクタ10の電源供給端子に
接続された電源供給線10aとPSRAM20の電源供
給端子Vccとの間に挿入されている。この回路は、コ
ネクタ10側の電源供給端子から供給される電力妻PS
RAM20の電源供給端子Vccに供給し、′との電力
の供給がないときに電池11から電力の供給を受けて、
それをPSRAM20の電源供給端子Vccに電力を供
給する。
いて、外部電源と内部電池との切換えを行う回路であっ
て、外部の情報処理装置にメモリカートリッジ1が接続
されたときに外部の情報処理装置からPSRAM20が
電源供給を受けるためにコネクタ10の電源供給端子に
接続された電源供給線10aとPSRAM20の電源供
給端子Vccとの間に挿入されている。この回路は、コ
ネクタ10側の電源供給端子から供給される電力妻PS
RAM20の電源供給端子Vccに供給し、′との電力
の供給がないときに電池11から電力の供給を受けて、
それをPSRAM20の電源供給端子Vccに電力を供
給する。
13は、コネクタ10の電源供給信号線10aに接続さ
れて、その電圧を検出する電圧検出回路であって、その
検出出力がモード切換回路17に送出される。モード切
換回路17は、この検出出力に応じて外部の情報処理装
置にメモリカートリッジ1が接続されているか否かを判
定して、それに応じたモード信号をアクセスアクセス制
御回路19に送出する。
れて、その電圧を検出する電圧検出回路であって、その
検出出力がモード切換回路17に送出される。モード切
換回路17は、この検出出力に応じて外部の情報処理装
置にメモリカートリッジ1が接続されているか否かを判
定して、それに応じたモード信号をアクセスアクセス制
御回路19に送出する。
15は、アドレスバッフTであって、外部の情報処理装
置からPSRAM20がアドレス信号を受けるためにコ
ネクタ10のアドレス信号線10bとPSRAM20の
アドレス端子Addrとの間に挿入されている。なお、
コネクタ10めアドレス信号線tabは、デコーダ14
とアクセス制御回路19にも接続さていて、アドレスの
デコード出力がアクセス制御回路19に入力されてアク
セス制御回路19が起動される。
置からPSRAM20がアドレス信号を受けるためにコ
ネクタ10のアドレス信号線10bとPSRAM20の
アドレス端子Addrとの間に挿入されている。なお、
コネクタ10めアドレス信号線tabは、デコーダ14
とアクセス制御回路19にも接続さていて、アドレスの
デコード出力がアクセス制御回路19に入力されてアク
セス制御回路19が起動される。
16は、データを入出力するためのデータバッファであ
って、外部の情報処理装置とPSRAM20との間でデ
ータの授受を行うためにコネクタ10のデータ信号線1
0dとPSRAM20のデータ端子I10との間に挿入
されている。
って、外部の情報処理装置とPSRAM20との間でデ
ータの授受を行うためにコネクタ10のデータ信号線1
0dとPSRAM20のデータ端子I10との間に挿入
されている。
ここで、アクセス制御回路19は、第2図に示すように
、その内部にアクセス調停回路19aと、チップイネー
ブル信号変換回路19b1そしてリフレッシュタイマ1
9cとを有していて、アドレス信号と、コネクタ10の
制御信号線10cからチップイネーブル信号(CE)、
アウトプットイネーブル信号(OE)、 ライトイネー
ブル信号(WE)の各制御信号とを受ける。
、その内部にアクセス調停回路19aと、チップイネー
ブル信号変換回路19b1そしてリフレッシュタイマ1
9cとを有していて、アドレス信号と、コネクタ10の
制御信号線10cからチップイネーブル信号(CE)、
アウトプットイネーブル信号(OE)、 ライトイネー
ブル信号(WE)の各制御信号とを受ける。
アクセス調停回路19aは、例えば、出力のフィードバ
ック回路に遅延回路(De l aY)5a。
ック回路に遅延回路(De l aY)5a。
5bが挿入されたNAND回路8 a t E3 bか
らなるR−8フリツプフロツプであって、NAND回路
6aの出力がPSRAM20に対するアクセス許可信号
(AC8ESS)とされ、NAND回路6bの出力がP
SRAM20に対するリフレッシュ許可信号(REFR
ESH)とされる。そして、外部から供給されるチップ
イネーブル信号(CE)とリフレッシュタイマ19cか
らのリフレッシュ要求信号(RFSH)のいずれか先に
人力された信号で他方をデスイネーブルとする。
らなるR−8フリツプフロツプであって、NAND回路
6aの出力がPSRAM20に対するアクセス許可信号
(AC8ESS)とされ、NAND回路6bの出力がP
SRAM20に対するリフレッシュ許可信号(REFR
ESH)とされる。そして、外部から供給されるチップ
イネーブル信号(CE)とリフレッシュタイマ19cか
らのリフレッシュ要求信号(RFSH)のいずれか先に
人力された信号で他方をデスイネーブルとする。
なお、アクセス許可信号は、チップイネーブル信号変換
回路19bのゲート回路4に加えられて、変換されたチ
ップイネーブル信号(CEp)のゲート信号とされる。
回路19bのゲート回路4に加えられて、変換されたチ
ップイネーブル信号(CEp)のゲート信号とされる。
チップイネーブル信号変換回路19bは、コネクタ10
からSRAMのタイミングで入力されたチップイネーブ
ル信号(CE)を疑似SRAMに従ったチップイネーブ
ル信号に変換する回路であって、図示するような構成を
採る。
からSRAMのタイミングで入力されたチップイネーブ
ル信号(CE)を疑似SRAMに従ったチップイネーブ
ル信号に変換する回路であって、図示するような構成を
採る。
ところで、通常、SRAMでは、チップイネーブル信号
(CE)(或はチップセレクト(τ丁)、これはチップ
イネーブル信号に含めて以下説明する)がLOWレベル
(以下“L”)固定であるが、アドレス信号を変化させ
ることにより所定のアドレスからのデータの読出しが可
能である。しかし、疑似SRAMでは、疑似SRAMで
は、クロックドインタフェースで行われチップイネーブ
ル信号(CE)の信号をクロックにする必要がある。な
お、第3図の(a)に示すのがSRAMのデータ読出し
の際のアクセスであって、A d d rがアドレス信
号のタイミング、CEがチップイネーブル信号であって
、アドレス信号が変化してもこれが“L”に維持されて
いる。OEはアウトプットイネーブル信号であって、こ
れもL”に維持されている。
(CE)(或はチップセレクト(τ丁)、これはチップ
イネーブル信号に含めて以下説明する)がLOWレベル
(以下“L”)固定であるが、アドレス信号を変化させ
ることにより所定のアドレスからのデータの読出しが可
能である。しかし、疑似SRAMでは、疑似SRAMで
は、クロックドインタフェースで行われチップイネーブ
ル信号(CE)の信号をクロックにする必要がある。な
お、第3図の(a)に示すのがSRAMのデータ読出し
の際のアクセスであって、A d d rがアドレス信
号のタイミング、CEがチップイネーブル信号であって
、アドレス信号が変化してもこれが“L”に維持されて
いる。OEはアウトプットイネーブル信号であって、こ
れもL”に維持されている。
そこで、チップイネーブル信号変換回路19bの読出し
動作を説明すると、第3図の(b)に示すようなタイミ
ングとなり、これが疑似SRAMのアクセスタイミング
である。同図の(b)において、A d d rがアド
レス信号のタイミング、CEpがチップイネーブル信号
であり、アドレス信号の変化に応じて所定の幅のクロッ
ク信号として、メモリのプリチャージに必要な一定期間
tpだけHIGHレベル(以下“H”)に維持されてか
ら“L”となる。OEpはアウトプットイネーブル信号
であって、アドレス信号が変化しても“l、 Itに維
持されているので、SRAMのアクセスがそのまま使用
できる。なお、ここでのアドレス信号はアドレス信号線
10bから受ける。
動作を説明すると、第3図の(b)に示すようなタイミ
ングとなり、これが疑似SRAMのアクセスタイミング
である。同図の(b)において、A d d rがアド
レス信号のタイミング、CEpがチップイネーブル信号
であり、アドレス信号の変化に応じて所定の幅のクロッ
ク信号として、メモリのプリチャージに必要な一定期間
tpだけHIGHレベル(以下“H”)に維持されてか
ら“L”となる。OEpはアウトプットイネーブル信号
であって、アドレス信号が変化しても“l、 Itに維
持されているので、SRAMのアクセスがそのまま使用
できる。なお、ここでのアドレス信号はアドレス信号線
10bから受ける。
また、WEpはライトイネーブル信号であって、これは
、読出し時には、アドレス信号が変化しても“H”に維
持されている。なお、I / Opは、出力データであ
って、CEpの立下がりからチップイネーブル信号アク
セスteaの期間の後に有効として示す期が有効データ
の存在する期間である。
、読出し時には、アドレス信号が変化しても“H”に維
持されている。なお、I / Opは、出力データであ
って、CEpの立下がりからチップイネーブル信号アク
セスteaの期間の後に有効として示す期が有効データ
の存在する期間である。
そこで、前記のチップイネーブル信号変換回路19bは
、第2図に示すように、アドレス信号の変化を検出して
チップイネーブル信号(CEp )を発生する回路であ
って、アドレス信号の各桁のビットとその反転信号のそ
れぞれのEXOR回路2 al 2 b、 ・・・
・、2nにより排他論理和を採り、これらの信号と、S
RAMを外部からアクセスするものとしての外部からの
チップイネーブル信号(CE)とをOR回路3で論理和
を採ることにより、アドレス信号が変化してEXOR回
路2at 2b* ・・・・y2nが動作し、この動
作期間(前記のtp)に対応して“H”の信号を発生し
”L”に戻るチップイネーブル信号(CE「)をOR
回路3の出力として得て、これがゲート回路4を介して
PSRAM20のチップイネーブル端子(CE)に加え
る。なお M)l”の期間は、遅延回路を挿入したり、
さらに論理和を採ることによって調整することができ、
チップイネーブル信号が有意となる立Fがりタイミング
は調整可能である。
、第2図に示すように、アドレス信号の変化を検出して
チップイネーブル信号(CEp )を発生する回路であ
って、アドレス信号の各桁のビットとその反転信号のそ
れぞれのEXOR回路2 al 2 b、 ・・・
・、2nにより排他論理和を採り、これらの信号と、S
RAMを外部からアクセスするものとしての外部からの
チップイネーブル信号(CE)とをOR回路3で論理和
を採ることにより、アドレス信号が変化してEXOR回
路2at 2b* ・・・・y2nが動作し、この動
作期間(前記のtp)に対応して“H”の信号を発生し
”L”に戻るチップイネーブル信号(CE「)をOR
回路3の出力として得て、これがゲート回路4を介して
PSRAM20のチップイネーブル端子(CE)に加え
る。なお M)l”の期間は、遅延回路を挿入したり、
さらに論理和を採ることによって調整することができ、
チップイネーブル信号が有意となる立Fがりタイミング
は調整可能である。
さて、メモリカートリッジlがコネクタ10を介して情
報処理装置に装着されたときに、アクセス制御回路19
は、モード選択回路20から接続モード信号を受け、か
つ、このモード信号が外部装置に接続された状態を示し
ているときにおいて、外部の情報処理装置からアクセス
されるアドレス信号がメモリカートリッジlを選択して
いるときに、そのアドレス信号がデコーダ14でデコー
ドされ、このデコーダ14からの信号を受けてそのチッ
プイネーブル信号変換回路19bが動作して情報処理2
i置からチップイネーブル信号(CE)を受けると、第
3図の(b)に示すようなタイミングでチップイネーブ
ル信号(CEp)を発生する。
報処理装置に装着されたときに、アクセス制御回路19
は、モード選択回路20から接続モード信号を受け、か
つ、このモード信号が外部装置に接続された状態を示し
ているときにおいて、外部の情報処理装置からアクセス
されるアドレス信号がメモリカートリッジlを選択して
いるときに、そのアドレス信号がデコーダ14でデコー
ドされ、このデコーダ14からの信号を受けてそのチッ
プイネーブル信号変換回路19bが動作して情報処理2
i置からチップイネーブル信号(CE)を受けると、第
3図の(b)に示すようなタイミングでチップイネーブ
ル信号(CEp)を発生する。
そこで、前述のように、チップイネーブル信号化を検出
して、この変化のタイミングから一定期間“H”となり
“L″に戻る、第3図の(b)に示すチップイネーブル
信号(CEp )に変換してアクセス調整回路19aの
前記のアクセス許可信号が発生しているときに、PSR
AM20のGE端子に送出することができる。
して、この変化のタイミングから一定期間“H”となり
“L″に戻る、第3図の(b)に示すチップイネーブル
信号(CEp )に変換してアクセス調整回路19aの
前記のアクセス許可信号が発生しているときに、PSR
AM20のGE端子に送出することができる。
その結果、データバッフ116は、チップイネーブル信
号(CEp)の立下がりからチップイネーブル信号アク
セスtcoの期間の後にイネーブル信号eを受けて、S
RAM20のI10端子から送出される有効なデータを
記憶する。なお、このとき、外部から送出されるライト
イネーブル信号(“H”)は、そのままライトイネーブ
ル信号(WEp)としてPSRAM20のWE端子に送
出される。
号(CEp)の立下がりからチップイネーブル信号アク
セスtcoの期間の後にイネーブル信号eを受けて、S
RAM20のI10端子から送出される有効なデータを
記憶する。なお、このとき、外部から送出されるライト
イネーブル信号(“H”)は、そのままライトイネーブ
ル信号(WEp)としてPSRAM20のWE端子に送
出される。
ところで、このメモリカートリッジ1に対する書込み動
作は、ライトイネーブル信号(WE)が“H″から“L
″にされるタイミングに応じて書込みが行われ、これは
、SRAMの場合と同様であるのでその説明を割愛する
。
作は、ライトイネーブル信号(WE)が“H″から“L
″にされるタイミングに応じて書込みが行われ、これは
、SRAMの場合と同様であるのでその説明を割愛する
。
このようにして、アクセス調整回路でメモリのプリチャ
ージに必要な期間tpを確保してからチップイネ−“プ
ル信号を“L”とし、アドレスクロックによるアクセス
をCEクロックに変換し、また、一定期間tcoの期間
を確保してから有効なデータをデータバッファ16に格
納することができる。
ージに必要な期間tpを確保してからチップイネ−“プ
ル信号を“L”とし、アドレスクロックによるアクセス
をCEクロックに変換し、また、一定期間tcoの期間
を確保してから有効なデータをデータバッファ16に格
納することができる。
次に、アクセス調停回路の他の具体例について説明する
。
。
第4図は、内部にセルフリフレッシュ回路を内蔵するP
SRAM20ば加りではなく、DRAMに対してアクセ
ス調停ができるよつなアクセス調停回路の具体例を示し
ていて、リフレッシュ許可信号とアクセス許可信号が外
部装置(内部のクロック発生回路18のクロックでも可
)から送出されるクロック信号で制御できるものである
。
SRAM20ば加りではなく、DRAMに対してアクセ
ス調停ができるよつなアクセス調停回路の具体例を示し
ていて、リフレッシュ許可信号とアクセス許可信号が外
部装置(内部のクロック発生回路18のクロックでも可
)から送出されるクロック信号で制御できるものである
。
第4図において、アクセス調停回路30は、カウンタ2
1とデータラブチフリップフロップ(D−F/F)22
とを有していて、メモリカートリッジ1が装着される外
部装置(或はメモリカートリッジ1に内蔵されたクロッ
ク発生回路18)からクロック入力端子16にクロック
を受け、前記カウンタ21がこのクロックをカウントし
て、そのカウント値に応じて動作する。
1とデータラブチフリップフロップ(D−F/F)22
とを有していて、メモリカートリッジ1が装着される外
部装置(或はメモリカートリッジ1に内蔵されたクロッ
ク発生回路18)からクロック入力端子16にクロック
を受け、前記カウンタ21がこのクロックをカウントし
て、そのカウント値に応じて動作する。
カウンタ21は、クロック端子(CK)に、例えば、5
0ns程度の周期のクロックを受け、アクセス許可信号
の発生を許容する期間、そのプリチャージ期間、リフレ
ッシュ許可信号の発生期間、そのプリチャージ期間の4
つの期間を確保するためのn進のカウンタである。そこ
で、とのカウンタ21の出力のうち、QIl−t の出
力が2人力ORゲート23と3人力ORゲート24とそ
れぞれの第1の入力に送出され、カウンタ21の出力の
うち、Qnの出力が、インバータ23aを介してORゲ
ート23の第2の入力に加えられている。また、Qnの
出力は、インバータを介すことなく、ORゲート24の
第2の入力とOR回路25の第1の人力にも加えられて
いる。
0ns程度の周期のクロックを受け、アクセス許可信号
の発生を許容する期間、そのプリチャージ期間、リフレ
ッシュ許可信号の発生期間、そのプリチャージ期間の4
つの期間を確保するためのn進のカウンタである。そこ
で、とのカウンタ21の出力のうち、QIl−t の出
力が2人力ORゲート23と3人力ORゲート24とそ
れぞれの第1の入力に送出され、カウンタ21の出力の
うち、Qnの出力が、インバータ23aを介してORゲ
ート23の第2の入力に加えられている。また、Qnの
出力は、インバータを介すことなく、ORゲート24の
第2の入力とOR回路25の第1の人力にも加えられて
いる。
ORゲート23は、負論理出力(LOWレベル(以下“
L”)〉を有意とする回路であって、カウンタ21の出
力のQ n−tの出力とインバータ23aを介してカウ
ンタ21のQn小出力受け、カウンタ21の出力のQ
n−1の出力が“L”で、Qn小出力“H5”のときに
、その出力に負論理のリフレッシュ許可信号(REFR
ESH,“L”)を発生する。すなわち、カウンタ21
のQn−11Qnの値が0,1”となっている間はリフ
レッシュ許可信号が発生する。
L”)〉を有意とする回路であって、カウンタ21の出
力のQ n−tの出力とインバータ23aを介してカウ
ンタ21のQn小出力受け、カウンタ21の出力のQ
n−1の出力が“L”で、Qn小出力“H5”のときに
、その出力に負論理のリフレッシュ許可信号(REFR
ESH,“L”)を発生する。すなわち、カウンタ21
のQn−11Qnの値が0,1”となっている間はリフ
レッシュ許可信号が発生する。
ORゲート24も同様に負論理出力を有意とする回路で
あって、入力端子27を介して入力されたチップイネー
ブル信号(CE)を第3の入力に受け、”L”の出力を
発生するが、それは、カウンタ21のQ n−r及びQ
n小出力値がともに“0″となっているときである。し
たがって、これら出力が“0”となっていない期間では
、これらいずれかの出力がHIGHレベル(以F″H”
)トナっているので、たとえチップイネーブル信号(C
E)を受けていても、負論理のアクセス許可信号(AC
8ESS)は発生しない。言い換えれば、カウンタ21
のQn−t v Qnの値がともに“0″となっている
間においてアクセス許可信号が発生する。
あって、入力端子27を介して入力されたチップイネー
ブル信号(CE)を第3の入力に受け、”L”の出力を
発生するが、それは、カウンタ21のQ n−r及びQ
n小出力値がともに“0″となっているときである。し
たがって、これら出力が“0”となっていない期間では
、これらいずれかの出力がHIGHレベル(以F″H”
)トナっているので、たとえチップイネーブル信号(C
E)を受けていても、負論理のアクセス許可信号(AC
8ESS)は発生しない。言い換えれば、カウンタ21
のQn−t v Qnの値がともに“0″となっている
間においてアクセス許可信号が発生する。
OR回路25は、カウンタ21のQn小出力OR回路2
4からのアクセス許可信号とを受けて、その出力をD−
F/F22のD端子に送出する。
4からのアクセス許可信号とを受けて、その出力をD−
F/F22のD端子に送出する。
D−F/F22は、クロック端子(GK)にクロック入
力端子2Bからクロックを受け、OR回路25の出力を
ラッチする回路であって、このラッチデータが“0”に
なったときに、そのQ出力が“H”から“L”となり、
Q出力の立下がりであるH”から“L”に変わるタイミ
ングでカウンタ21をリセットする。そこで、カウンタ
21は“O”から再スタートする。この再スタート時点
では、カウンタ21のQtrt t Qnの値が“0″
となるのでチップイネーブル(GE)が発生したときに
は、ORゲート24を通過してアクセス許可信号が発生
する。
力端子2Bからクロックを受け、OR回路25の出力を
ラッチする回路であって、このラッチデータが“0”に
なったときに、そのQ出力が“H”から“L”となり、
Q出力の立下がりであるH”から“L”に変わるタイミ
ングでカウンタ21をリセットする。そこで、カウンタ
21は“O”から再スタートする。この再スタート時点
では、カウンタ21のQtrt t Qnの値が“0″
となるのでチップイネーブル(GE)が発生したときに
は、ORゲート24を通過してアクセス許可信号が発生
する。
以上の関係をまとめると、アクセス許可信号とリフレッ
シュ信号との関係は第5図に示すようになる。
シュ信号との関係は第5図に示すようになる。
ここで、カウンタ21をアップカウンタとし、途中での
リセットを考えなければ、カウンタ21のQn−11Q
nのカウント値は、”o、o”、′1.0”、”0.1
” 1,1″ “0.0”の順に変化する。
リセットを考えなければ、カウンタ21のQn−11Q
nのカウント値は、”o、o”、′1.0”、”0.1
” 1,1″ “0.0”の順に変化する。
そこで、カウンタ21のQn−11Qnの値が“0.0
”となっている期間(これは“o、 o”となってから
“1,0”までの間、以F同様である。
”となっている期間(これは“o、 o”となってから
“1,0”までの間、以F同様である。
)は、アクセス許可期間となり、この期間にチップセレ
クト信号が“L”となったときにアクセス許可信号が発
生する。また、Qn−t * Qnの値が“0.1”と
なっている期間は、リフレッシュ許可期間となり、この
期間にチップセレクト信号が“L”となってもアクセス
許可信号は発生せずに、リフレッシュ許可信号のみが有
効なものとして発生する。そして、カウンタ21のQn
−1? Qnの値が“1.0”となっている期間は、ア
クセス許可信号に対するプリチャージ期間となりs Q
n−t lQnの値が“1,1”となっている期間は、
リフレッシュ許可信号に対するプリチャージ期間となる
。
クト信号が“L”となったときにアクセス許可信号が発
生する。また、Qn−t * Qnの値が“0.1”と
なっている期間は、リフレッシュ許可期間となり、この
期間にチップセレクト信号が“L”となってもアクセス
許可信号は発生せずに、リフレッシュ許可信号のみが有
効なものとして発生する。そして、カウンタ21のQn
−1? Qnの値が“1.0”となっている期間は、ア
クセス許可信号に対するプリチャージ期間となりs Q
n−t lQnの値が“1,1”となっている期間は、
リフレッシュ許可信号に対するプリチャージ期間となる
。
ここで、Qn−1+ Qnの値が“0.0”から“1.
0”に変わる手前でアクセス許可信号が発生したときに
、プリチャージ期間が不足することが考えられる。これ
を防止するために、チップセレクト信号が“L”となっ
たときにD−F/F22を介してカウンタ21をリセッ
トして、′0”から再びカウントするようにする。これ
がD−F/F22とOR回路25とを設けてカウンタ2
1にリセットをかける第1の理由である。また、Qn−
1’eQnの値が“1.4”から“0.0”に変わった
ときに゛は、カウンタ21をリセットして最初からカウ
ンタ21をスタートさせる。これがD−F/F 22と
OR回路25とを設けてOR回路25を介してカウンタ
21にリセットする第2の理由である。なおN Qn−
1? Qnの値が“1. O”となっている期間が十分
にあれば、プリチャージ期間が採れるので前記のような
チップセレクト信号によるリセットは不要であり、さら
に、アクセス許可期間を十分に採るようにし、カウンタ
21を循環するカウンタとすれば、やかれその値が“O
”に戻るのでカウンタ21のQnの出力によるリセット
も不要である。
0”に変わる手前でアクセス許可信号が発生したときに
、プリチャージ期間が不足することが考えられる。これ
を防止するために、チップセレクト信号が“L”となっ
たときにD−F/F22を介してカウンタ21をリセッ
トして、′0”から再びカウントするようにする。これ
がD−F/F22とOR回路25とを設けてカウンタ2
1にリセットをかける第1の理由である。また、Qn−
1’eQnの値が“1.4”から“0.0”に変わった
ときに゛は、カウンタ21をリセットして最初からカウ
ンタ21をスタートさせる。これがD−F/F 22と
OR回路25とを設けてOR回路25を介してカウンタ
21にリセットする第2の理由である。なおN Qn−
1? Qnの値が“1. O”となっている期間が十分
にあれば、プリチャージ期間が採れるので前記のような
チップセレクト信号によるリセットは不要であり、さら
に、アクセス許可期間を十分に採るようにし、カウンタ
21を循環するカウンタとすれば、やかれその値が“O
”に戻るのでカウンタ21のQnの出力によるリセット
も不要である。
このようにして、アクセス許可信号は、カウンタ21の
Qn−1桁が“1”となったときには次にQ n−s桁
tQn桁が“0,0”にセットされるまでの間その発生
が阻止される。そして、この阻止されている期間をリフ
レッシュ期間許可及びプリチャージ期間として割当てる
ことができる。同様に、アクセス許可信号が発生したと
きには、カラン夕がリセットされるので、カウント開始
の“O”から“0.0″までは、アクセス許可期間とな
り、リフレッシュ許可期間としては、”o、t”になる
までの期間はその発生が阻止される。
Qn−1桁が“1”となったときには次にQ n−s桁
tQn桁が“0,0”にセットされるまでの間その発生
が阻止される。そして、この阻止されている期間をリフ
レッシュ期間許可及びプリチャージ期間として割当てる
ことができる。同様に、アクセス許可信号が発生したと
きには、カラン夕がリセットされるので、カウント開始
の“O”から“0.0″までは、アクセス許可期間とな
り、リフレッシュ許可期間としては、”o、t”になる
までの期間はその発生が阻止される。
すなわち、外部から供給されるクロックをカウンタによ
り分周することによってリフレッシュ許とができる。
り分周することによってリフレッシュ許とができる。
ここで、クロック周波数を高くすれば、チップイネーブ
ル信号が長時間続いても、リフレッシュ許可信号が発生
する確率が高くなり、かつ、従来よりもリフレッシュ発
生周期を短く設定することができるので、従来のリフレ
ッシュ期間の間には、確実に1回以上のリフレッシュさ
せるようにすることができるので、アクセスが頻繁に行
われても、その合間においてリフレッシュされるので、
従来のようなリフレッシュがされなくなる期間が続くよ
うなことはなくなる。
ル信号が長時間続いても、リフレッシュ許可信号が発生
する確率が高くなり、かつ、従来よりもリフレッシュ発
生周期を短く設定することができるので、従来のリフレ
ッシュ期間の間には、確実に1回以上のリフレッシュさ
せるようにすることができるので、アクセスが頻繁に行
われても、その合間においてリフレッシュされるので、
従来のようなリフレッシュがされなくなる期間が続くよ
うなことはなくなる。
なお、このアクセス調停回路では、カウンタの2つの桁
の値によりアクセス許可期間とリフレッシュ許可期間と
これらに対するプリチャージ期間を割当てているが、4
つ以上の期間の割当てが可能であればよいので、この桁
は2以上であってよく、2桁に限定されるものではない
。
の値によりアクセス許可期間とリフレッシュ許可期間と
これらに対するプリチャージ期間を割当てているが、4
つ以上の期間の割当てが可能であればよいので、この桁
は2以上であってよく、2桁に限定されるものではない
。
カウンタは、アップカウンタとしているが、これは、ダ
ウンカウンタであってもよく、ここに挙げた形式のカウ
ンタに限定されるものではない。
ウンカウンタであってもよく、ここに挙げた形式のカウ
ンタに限定されるものではない。
また、カウンタがカウントするクロックとして外部から
クロックを得ているが、このクロックは、マイクロプロ
セッサの内部で使用しているクロック、或はそのマシン
サイクルに対応して発生するクロック、さらに、マイク
ロプロセッサに供給されるクロック発生回路から得られ
る制御基準としてのクロック等を利用することができる
。
クロックを得ているが、このクロックは、マイクロプロ
セッサの内部で使用しているクロック、或はそのマシン
サイクルに対応して発生するクロック、さらに、マイク
ロプロセッサに供給されるクロック発生回路から得られ
る制御基準としてのクロック等を利用することができる
。
以上説明してきたが、実施例では、PSRAMの例を挙
げているが、RAM外部でメモリカートリッジ内部にリ
フレッシュ回路を設ければ、PSRAMの内部のセルフ
リフレッシュ回路は不要であり、PSRAMに換えてD
RAMを用いることができる。したがって、この発明は
、DRAMとリフレッシュ回路とを有するメモリカート
リッジ構成としてもよい。なお、この場合、実施例のチ
ップイネーブル信号変換回路19bは、SRAMのアク
セスをDRAMのアクセスに変換するアクセス変換回路
を使用する。
げているが、RAM外部でメモリカートリッジ内部にリ
フレッシュ回路を設ければ、PSRAMの内部のセルフ
リフレッシュ回路は不要であり、PSRAMに換えてD
RAMを用いることができる。したがって、この発明は
、DRAMとリフレッシュ回路とを有するメモリカート
リッジ構成としてもよい。なお、この場合、実施例のチ
ップイネーブル信号変換回路19bは、SRAMのアク
セスをDRAMのアクセスに変換するアクセス変換回路
を使用する。
なお、この明細書におけるメモリカートリッジには、カ
ード状のものであってもよく、その名称がメモリカード
と呼ぶものも含まれるものである。
ード状のものであってもよく、その名称がメモリカード
と呼ぶものも含まれるものである。
[発明の効果]
以りの説明から理解できるように、この発明にあっては
、外部からのSRAMのアクセス信号をDRAMのアク
セス信号に変換するアクセス変換回路を設けているので
、DRAMを用いたメモリカートリッジをSRAMを用
いたメモリカートリッジと同様に使用することができ、
メモリ容量の大きなSRAMのものと互換性のあるメモ
リカートリッジを実現することができる。
、外部からのSRAMのアクセス信号をDRAMのアク
セス信号に変換するアクセス変換回路を設けているので
、DRAMを用いたメモリカートリッジをSRAMを用
いたメモリカートリッジと同様に使用することができ、
メモリ容量の大きなSRAMのものと互換性のあるメモ
リカートリッジを実現することができる。
第1図は、この発明の半導体装置をメモリカートリッジ
に適用した一実施例のブロック図であり、第2図は、そ
のアクセス制御回路の具体例のブロック図、第3図は、
その動作のタイミングチャート、第4図は、アクセス制
御回路におけるアクセス調停回路の具体例のブロック図
、第5図は、そのアクセス期間についての割当ての説明
図である。 1・・・メモリカートリッジ、 2a、2b、2n・・・EXOR回路、3・・・OR回
路、4・・・ゲート回路、10・・・コネクタ、11・
・・電池、12・・・電源切換回路、13・・・電圧検
出回路、14・・・デコーダ、15−・・アドレスバッ
フ1.1B・・・データバッファ、17・・・モード切
換回路、18・・・クロック発生回路、19・・・アク
セス制御回路、20・・・疑似SRAM CPSRAM
)、21・・・カウンタ、22・・・データラッチフリ
ップフロップ(D−F/F)、23.24・・・ORゲ
ー)、25・・・OR回路、30・・・アクセス調停回
路。 第2図 第3図 (a) (b)
に適用した一実施例のブロック図であり、第2図は、そ
のアクセス制御回路の具体例のブロック図、第3図は、
その動作のタイミングチャート、第4図は、アクセス制
御回路におけるアクセス調停回路の具体例のブロック図
、第5図は、そのアクセス期間についての割当ての説明
図である。 1・・・メモリカートリッジ、 2a、2b、2n・・・EXOR回路、3・・・OR回
路、4・・・ゲート回路、10・・・コネクタ、11・
・・電池、12・・・電源切換回路、13・・・電圧検
出回路、14・・・デコーダ、15−・・アドレスバッ
フ1.1B・・・データバッファ、17・・・モード切
換回路、18・・・クロック発生回路、19・・・アク
セス制御回路、20・・・疑似SRAM CPSRAM
)、21・・・カウンタ、22・・・データラッチフリ
ップフロップ(D−F/F)、23.24・・・ORゲ
ー)、25・・・OR回路、30・・・アクセス調停回
路。 第2図 第3図 (a) (b)
Claims (2)
- (1)DRAMと、このDRAMのデータ保持するため
の電力を供給する電池と、前記DRAMをリフレッシュ
するリフレッシュ回路と、前記DRAMに対する外部か
らのアクセスと前記リフレッシュ回路のアクセスとを調
停するアクセス調停回路と、SRAMのアクセスをDR
AMのアクセスに変換するアクセス変換回路とを備え、
前記外部から電力の供給を受けないときには前記DRA
Mと前記リフレッシュ回路とが前記電池から電力の供給
を受けて動作して前記DRAMの記憶データを保持し、
外部装置に装着されたときにはその外部装置からSRA
Mとしてアクセスされ、前記アクセス変換回路により前
記DRAMをアクセスすることを特徴とするメモリカー
トリッジ。 - (2)内部に電池とセルフリフレッシュ回路とを有し、
外部から電力供給を受けているときには供給されるリフ
レッシュ信号を受けてリフレッシュ動作をし、前記外部
から電力の供給を受けないときにはセルフリフレッシュ
をするDRAMと、前記外部から供給されるアドレス信
号の変化を検出して前記外部から供給されるチップセレ
クト信号、チップイネーブル信号等のSRAMをアクセ
スするためのアクセス信号の論理レベルを所定期間反転
させるアクセス制御回路とを備え、前記外部からSRA
Mとしてアクセスされることを特徴とするメモリカート
リッジ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1180851A JPH0346184A (ja) | 1989-07-13 | 1989-07-13 | メモリカートリッジ |
KR1019900006387A KR900019010A (ko) | 1989-05-08 | 1990-05-07 | 메모리 카트리지 및 메모리 제어방법 |
PCT/JP1990/000583 WO1990013896A1 (en) | 1989-05-08 | 1990-05-07 | Memory cartridge and memory control method |
EP90907404A EP0425693B1 (en) | 1989-05-08 | 1990-05-07 | Memory cartridge and memory control method |
EP96102828A EP0715311A3 (en) | 1989-05-08 | 1990-05-07 | Solid state memory device |
US08/266,870 US5430681A (en) | 1989-05-08 | 1994-07-05 | Memory cartridge and its memory control method |
US08/381,648 US5550781A (en) | 1989-05-08 | 1995-01-31 | Semiconductor apparatus with two activating modes of different number of selected word lines at refreshing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1180851A JPH0346184A (ja) | 1989-07-13 | 1989-07-13 | メモリカートリッジ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0346184A true JPH0346184A (ja) | 1991-02-27 |
Family
ID=16090473
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1180851A Pending JPH0346184A (ja) | 1989-05-08 | 1989-07-13 | メモリカートリッジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0346184A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7227792B2 (en) | 2000-07-25 | 2007-06-05 | Nec Electronics Corporation | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
-
1989
- 1989-07-13 JP JP1180851A patent/JPH0346184A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7227792B2 (en) | 2000-07-25 | 2007-06-05 | Nec Electronics Corporation | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
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