JPH10116958A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH10116958A JPH10116958A JP28770696A JP28770696A JPH10116958A JP H10116958 A JPH10116958 A JP H10116958A JP 28770696 A JP28770696 A JP 28770696A JP 28770696 A JP28770696 A JP 28770696A JP H10116958 A JPH10116958 A JP H10116958A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- chips
- printed wiring
- wiring board
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 プリント配線板上にメモリチップを高密度実
装する。 【解決手段】 半導体ウエハ上の連続した領域に形成さ
れた複数個のメモリ用ベアチップ１を切り出し、各メモ
リ用ベアチップ１をパッケージングすることなく密着さ
せてプリント配線板２上に実装する。また、半導体ウエ
ハから複数個のメモリ用ベアチップ１を切り出す際は、
１個のメモリ用ベアチップ１が不良でもメモリシステム
全体が正常に動作するように、予備用のメモリ用ベアチ
ップ１を含めて切り出す。これにより、高密度実装が可
能になるとともに、メモリシステムの製造時の不良率が
低減する。
装する。 【解決手段】 半導体ウエハ上の連続した領域に形成さ
れた複数個のメモリ用ベアチップ１を切り出し、各メモ
リ用ベアチップ１をパッケージングすることなく密着さ
せてプリント配線板２上に実装する。また、半導体ウエ
ハから複数個のメモリ用ベアチップ１を切り出す際は、
１個のメモリ用ベアチップ１が不良でもメモリシステム
全体が正常に動作するように、予備用のメモリ用ベアチ
ップ１を含めて切り出す。これにより、高密度実装が可
能になるとともに、メモリシステムの製造時の不良率が
低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント配線板上
に複数のメモリチップを実装したメモリシステムに関す
る。
に複数のメモリチップを実装したメモリシステムに関す
る。
【０００２】
【従来の技術】携帯電話や電子手帳などの携帯機器にお
いては、製品の小型化と消費電力の低減が製品の売り上
げを左右する重要な要素となっている。このため、従来
は多機能のＬＳＩを用いて部品の実装点数を減らした
り、多層のプリント配線板に両面実装して小型化を図る
などしていた。また、ＬＳＩのパッケージを取り外した
ベアチップを直接プリント配線板に実装するいわゆるフ
リップチップ実装によって実装密度の向上を図ることも
一般化してきた。
いては、製品の小型化と消費電力の低減が製品の売り上
げを左右する重要な要素となっている。このため、従来
は多機能のＬＳＩを用いて部品の実装点数を減らした
り、多層のプリント配線板に両面実装して小型化を図る
などしていた。また、ＬＳＩのパッケージを取り外した
ベアチップを直接プリント配線板に実装するいわゆるフ
リップチップ実装によって実装密度の向上を図ることも
一般化してきた。
【０００３】ところで、携帯機器などの大抵の電子機器
はＣＰＵを内部に含んでおり、ＣＰＵを動かすプログラ
ムの出来不出来によって製品の性能が決まることが多
い。また、機能の複雑多様化に伴ってプログラムの量も
膨大になりつつあり、大量のメモリを搭載しなければ所
望の処理速度が得られない場合も増えてきた。
はＣＰＵを内部に含んでおり、ＣＰＵを動かすプログラ
ムの出来不出来によって製品の性能が決まることが多
い。また、機能の複雑多様化に伴ってプログラムの量も
膨大になりつつあり、大量のメモリを搭載しなければ所
望の処理速度が得られない場合も増えてきた。
【０００４】
【発明が解決しようとする課題】しかしながら、大量の
メモリをプリント配線板に実装しようとすると、プリン
ト配線板が大型化するという問題がある。このため、大
量のメモリを必要とするコンピュータなどの電子機器で
は、複数のメモリチップを小型のプリント配線板に実装
したＳＩＭＭ(Single In-line Memory Module)をメイン
基板に垂直あるいは斜めに取り付けるのが一般的であ
る。ところが、ＳＩＭＭは市販のメモリチップを構成部
品として使用するため、ＳＩＭＭの外形寸法を小さくす
るには限界があり、メイン基板もＳＩＭＭの外形寸法や
搭載数に応じて大きくせざるを得ない。
メモリをプリント配線板に実装しようとすると、プリン
ト配線板が大型化するという問題がある。このため、大
量のメモリを必要とするコンピュータなどの電子機器で
は、複数のメモリチップを小型のプリント配線板に実装
したＳＩＭＭ(Single In-line Memory Module)をメイン
基板に垂直あるいは斜めに取り付けるのが一般的であ
る。ところが、ＳＩＭＭは市販のメモリチップを構成部
品として使用するため、ＳＩＭＭの外形寸法を小さくす
るには限界があり、メイン基板もＳＩＭＭの外形寸法や
搭載数に応じて大きくせざるを得ない。
【０００５】本発明は、このような点に鑑みて創作され
たものであり、その目的はプリント配線板上にメモリチ
ップを高密度実装することができるメモリシステムを提
供することにある。
たものであり、その目的はプリント配線板上にメモリチ
ップを高密度実装することができるメモリシステムを提
供することにある。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１のメモリシステムは、半導体ウエハ上
の連続した領域に形成された複数のメモリチップを切り
出し、切り出した複数のメモリチップを１個１個に分割
せずに、密着させた状態でプリント配線板に実装する。
これにより、プリント配線板上の実装面積を小さくで
き、高密度実装が可能となる。
ために、請求項１のメモリシステムは、半導体ウエハ上
の連続した領域に形成された複数のメモリチップを切り
出し、切り出した複数のメモリチップを１個１個に分割
せずに、密着させた状態でプリント配線板に実装する。
これにより、プリント配線板上の実装面積を小さくで
き、高密度実装が可能となる。
【０００７】請求項２に記載の発明は、メモリチップの
入出力パッドとプリント配線板のパッドとをボンディン
グワイヤで接続する。
入出力パッドとプリント配線板のパッドとをボンディン
グワイヤで接続する。
【０００８】請求項３に記載の発明は、メモリチップの
形状を矩形にし、矩形を構成する４辺のうち２辺に沿っ
てメモリチップの入出力パッドを形成する。形状を矩形
にすることで、半導体ウエハ上により多くのメモリチッ
プを形成でき、また、２辺に沿って入出力パッドを形成
することで、ボンディングワイヤによる接続が行いやす
くなる。
形状を矩形にし、矩形を構成する４辺のうち２辺に沿っ
てメモリチップの入出力パッドを形成する。形状を矩形
にすることで、半導体ウエハ上により多くのメモリチッ
プを形成でき、また、２辺に沿って入出力パッドを形成
することで、ボンディングワイヤによる接続が行いやす
くなる。
【０００９】請求項４に記載の発明は、プリント配線板
に予備用のメモリチップを余計に実装するため、一部の
メモリチップが不良になっても、メモリシステム全体を
不良として扱わなくて済み、メモリシステムの製造時の
不良率が低減する。
に予備用のメモリチップを余計に実装するため、一部の
メモリチップが不良になっても、メモリシステム全体を
不良として扱わなくて済み、メモリシステムの製造時の
不良率が低減する。
【００１０】
【発明の実施の形態】以下、本発明を適用したメモリシ
ステムについて、図面を参照しながら具体的に説明す
る。
ステムについて、図面を参照しながら具体的に説明す
る。
【００１１】図１は本実施形態のメモリシステムの概略
を示す平面図、図２はメモリシステムの一部を拡大して
示した図である。図１に示すように、本実施形態のメモ
リシステムは、半導体ウエハ上に形成されたメモリ用ベ
アチップ１をパッケージングすることなくプリント配線
板２上に実装するものである。プリント配線板２の一端
側Ｐは、不図示のメイン基板のコネクタに取り付け可能
な形状に加工されており、この部分にはメイン基板のコ
ネクタと導通を取るための複数のパターン３が形成され
ている。これらパターン３のそれぞれは、図２に示すよ
うに、プリント配線板２上のパッド４とボンディングワ
イヤ５を介してメモリ用ベアチップ１の入出力パッド６
と接続されている。
を示す平面図、図２はメモリシステムの一部を拡大して
示した図である。図１に示すように、本実施形態のメモ
リシステムは、半導体ウエハ上に形成されたメモリ用ベ
アチップ１をパッケージングすることなくプリント配線
板２上に実装するものである。プリント配線板２の一端
側Ｐは、不図示のメイン基板のコネクタに取り付け可能
な形状に加工されており、この部分にはメイン基板のコ
ネクタと導通を取るための複数のパターン３が形成され
ている。これらパターン３のそれぞれは、図２に示すよ
うに、プリント配線板２上のパッド４とボンディングワ
イヤ５を介してメモリ用ベアチップ１の入出力パッド６
と接続されている。
【００１２】図３は半導体ウエハ７上に形成されたメモ
リ用ベアチップ１の概略を示す平面図である。同図に示
すように、メモリ用ベアチップ１のそれぞれはほぼ矩形
状に形成されており、対向する外縁側２辺に沿って外部
接続用の入出力パッド６が形成されている。これら矩形
状のメモリ用ベアチップ１の一つ一つが、通常はそれぞ
れ個別にパッケージングされるのに対し、本実施形態で
は、これらメモリ用ベアチップ１をパッケージングする
ことなくプリント配線板２上に実装する。
リ用ベアチップ１の概略を示す平面図である。同図に示
すように、メモリ用ベアチップ１のそれぞれはほぼ矩形
状に形成されており、対向する外縁側２辺に沿って外部
接続用の入出力パッド６が形成されている。これら矩形
状のメモリ用ベアチップ１の一つ一つが、通常はそれぞ
れ個別にパッケージングされるのに対し、本実施形態で
は、これらメモリ用ベアチップ１をパッケージングする
ことなくプリント配線板２上に実装する。
【００１３】図４はメモリ用ベアチップ１の入出力パッ
ド６の信号内容を説明する図であり、１Ｍ×４ビットの
ＤＲＡＭの例を示している。同図において、Ａ0 〜Ａ9
はアドレス端子、Ｉ／Ｏ1 〜Ｉ／Ｏ4 はデータ端子、Ｗ
Ｅはライトイネーブル端子、ＯＥはアウトプットイネー
ブル端子を示している。
ド６の信号内容を説明する図であり、１Ｍ×４ビットの
ＤＲＡＭの例を示している。同図において、Ａ0 〜Ａ9
はアドレス端子、Ｉ／Ｏ1 〜Ｉ／Ｏ4 はデータ端子、Ｗ
Ｅはライトイネーブル端子、ＯＥはアウトプットイネー
ブル端子を示している。
【００１４】図５はメモリ用ベアチップ１内部のブロッ
ク構成を示す図である。同図に示すように、メモリ用ベ
アチップ１は、アドレス端子Ａ0 〜Ａ9 が接続されるア
ドレスバッファ１１と、入力されたアドレスをデコード
するデコーダ１２と、アドレスバッファ１１とデコーダ
１２を制御するクロックジェネレータ１３と、ＲＡＭセ
ル１４と、ゲート１５と、Ｉ／Ｏバッファ１６とで構成
される。
ク構成を示す図である。同図に示すように、メモリ用ベ
アチップ１は、アドレス端子Ａ0 〜Ａ9 が接続されるア
ドレスバッファ１１と、入力されたアドレスをデコード
するデコーダ１２と、アドレスバッファ１１とデコーダ
１２を制御するクロックジェネレータ１３と、ＲＡＭセ
ル１４と、ゲート１５と、Ｉ／Ｏバッファ１６とで構成
される。
【００１５】半導体ウエハ７上には、図４、５に詳細構
成を示す構造のメモリ用ベアチップ２が密着して形成さ
れており、半導体ウエハ７からメモリ用ベアチップ１を
切り出す際は、半導体ウエハ７上の連続した領域に形成
されている複数のメモリ用ベアチップ１を切り出す。ま
た、メモリ用ベアチップ１の入出力パッド６が図３に示
すようになるべく２列に並ぶように切り出す。このよう
に切り出すと、プリント配線板２に実装する際のボンデ
ィングワイヤ５の取付方向および取付間隔が一定になる
ため、ボンディングワイヤ５の接続が容易になる。ただ
し、半導体ウエハ７の外周付近は図３の方向に切り出せ
ないことがあり、その場合には例えば図６のように切り
出せばよい。
成を示す構造のメモリ用ベアチップ２が密着して形成さ
れており、半導体ウエハ７からメモリ用ベアチップ１を
切り出す際は、半導体ウエハ７上の連続した領域に形成
されている複数のメモリ用ベアチップ１を切り出す。ま
た、メモリ用ベアチップ１の入出力パッド６が図３に示
すようになるべく２列に並ぶように切り出す。このよう
に切り出すと、プリント配線板２に実装する際のボンデ
ィングワイヤ５の取付方向および取付間隔が一定になる
ため、ボンディングワイヤ５の接続が容易になる。ただ
し、半導体ウエハ７の外周付近は図３の方向に切り出せ
ないことがあり、その場合には例えば図６のように切り
出せばよい。
【００１６】半導体ウエハ７から切り出した複数のメモ
リ用ベアチップ１はプリント配線板２上にＣＯＢ（Chip
On Board ）実装される。すなわち、各メモリ用ベアチ
ップ１の入出力パッド６のそれぞれは、図２に示すよう
にボンディングワイヤ５によってプリント配線板２上の
パッド４と接続される。
リ用ベアチップ１はプリント配線板２上にＣＯＢ（Chip
On Board ）実装される。すなわち、各メモリ用ベアチ
ップ１の入出力パッド６のそれぞれは、図２に示すよう
にボンディングワイヤ５によってプリント配線板２上の
パッド４と接続される。
【００１７】図１の例では、半導体ウエハ７上に形成さ
れた９個のメモリ用ベアチップ１をプリント配線板２に
実装する例を示しているが、９個のうちの１個（図３の
斜線部分）は予備として用いられる。これにより、予備
のメモリ用ベアチップ１を除く８個のメモリ用ベアチッ
プ１のうちの１個が不良であっても、予備のメモリ用ベ
アチップ１を代わりに用いることにより、メモリシステ
ムは正常に動作する。すなわち、一部のメモリ用ベアチ
ップ１が不良であっても、メモリシステム全体を不良と
して扱わなくて済むため、メモリシステムの製造時の不
良率を低減できる。
れた９個のメモリ用ベアチップ１をプリント配線板２に
実装する例を示しているが、９個のうちの１個（図３の
斜線部分）は予備として用いられる。これにより、予備
のメモリ用ベアチップ１を除く８個のメモリ用ベアチッ
プ１のうちの１個が不良であっても、予備のメモリ用ベ
アチップ１を代わりに用いることにより、メモリシステ
ムは正常に動作する。すなわち、一部のメモリ用ベアチ
ップ１が不良であっても、メモリシステム全体を不良と
して扱わなくて済むため、メモリシステムの製造時の不
良率を低減できる。
【００１８】なお、予備のメモリ用ベアチップ１以外の
メモリ用ベアチップ１のいずれかが不良の場合には、例
えばプリント配線板２上の不図示のジャンパー線の接続
を切り換えることにより、使用するメモリ用ベアチップ
１を切り換えればよい。また１列に並んだ９個のメモリ
用ベアチップ１の中央付近に位置するメモリ用ベアチッ
プ１を予備用として用いればメモリ用ベアチップ１の切
り換えが容易になるため都合がよい。
メモリ用ベアチップ１のいずれかが不良の場合には、例
えばプリント配線板２上の不図示のジャンパー線の接続
を切り換えることにより、使用するメモリ用ベアチップ
１を切り換えればよい。また１列に並んだ９個のメモリ
用ベアチップ１の中央付近に位置するメモリ用ベアチッ
プ１を予備用として用いればメモリ用ベアチップ１の切
り換えが容易になるため都合がよい。
【００１９】図１の例では、プリント配線板２上に９個
のメモリ用ベアチップ１を実装し、そのうちの８個のメ
モリ用ベアチップ１を実質的に使用するため、各メモリ
用ベアチップ１が１Ｍ×４ビットのＤＲＡＭである場合
は、メモリシステム全体でのメモリ容量は３２ビット構
成の４Ｍバイトになる。
のメモリ用ベアチップ１を実装し、そのうちの８個のメ
モリ用ベアチップ１を実質的に使用するため、各メモリ
用ベアチップ１が１Ｍ×４ビットのＤＲＡＭである場合
は、メモリシステム全体でのメモリ容量は３２ビット構
成の４Ｍバイトになる。
【００２０】このように、本実施形態のメモリシステム
は、半導体ウエハ７上に形成されたメモリ用ベアチップ
１を個別に分離せずに複数個組にして切り出してそのま
まプリント配線板１上に実装するため、パッケージング
されたメモリを実装する場合に比べてはるかに高密度実
装することができる。このため、コンピュータ機器など
のように大量のメモリを消費する場合に特に有効とな
る。また、各メモリ用ベアチップ１をパッケージングす
る必要がないため、部品コストを低減できる。また、メ
モリシステム内に予備用のメモリ用ベアチップ１を設け
るため、一部のメモリ用ベアチップが不良でもメモリシ
ステム全体を不良として扱わなくて済み、メモリシステ
ムの製造時の不良率が低減する。
は、半導体ウエハ７上に形成されたメモリ用ベアチップ
１を個別に分離せずに複数個組にして切り出してそのま
まプリント配線板１上に実装するため、パッケージング
されたメモリを実装する場合に比べてはるかに高密度実
装することができる。このため、コンピュータ機器など
のように大量のメモリを消費する場合に特に有効とな
る。また、各メモリ用ベアチップ１をパッケージングす
る必要がないため、部品コストを低減できる。また、メ
モリシステム内に予備用のメモリ用ベアチップ１を設け
るため、一部のメモリ用ベアチップが不良でもメモリシ
ステム全体を不良として扱わなくて済み、メモリシステ
ムの製造時の不良率が低減する。
【００２１】図１〜５では、４ビット構成のメモリ用ベ
アチップを用いる例を説明したが、使用するメモリ用ベ
アチップのビット構成は４ビットに限定されず、１ビッ
トでも８ビットでもよい。また、メモリシステムのビッ
ト構成も３２ビット構成には限定されず、例えば８ビッ
ト構成や１６ビット構成にしてもよい。
アチップを用いる例を説明したが、使用するメモリ用ベ
アチップのビット構成は４ビットに限定されず、１ビッ
トでも８ビットでもよい。また、メモリシステムのビッ
ト構成も３２ビット構成には限定されず、例えば８ビッ
ト構成や１６ビット構成にしてもよい。
【００２２】図１では、９個が組になったメモリ用ベア
チップを１組だけプリント配線板２上に実装する例を説
明したが、プリント配線板２上に複数組のメモリ用ベア
チップ１を実装してもよい。例えば、図７は５個を組
（５個のうち１個は予備）とするメモリ用ベアチップ１
を２組プリント配線板２上にＣＯＢ実装した例を示して
おり、この場合も、図１と同様に３２ビット構成で４Ｍ
バイトのメモリ容量を持ったメモリシステムが得られ
る。
チップを１組だけプリント配線板２上に実装する例を説
明したが、プリント配線板２上に複数組のメモリ用ベア
チップ１を実装してもよい。例えば、図７は５個を組
（５個のうち１個は予備）とするメモリ用ベアチップ１
を２組プリント配線板２上にＣＯＢ実装した例を示して
おり、この場合も、図１と同様に３２ビット構成で４Ｍ
バイトのメモリ容量を持ったメモリシステムが得られ
る。
【００２３】また、半導体ウエハ７上から切り出した複
数のメモリ用ベアチップ１を密着させてプリント配線板
２に実装するのではなく、図８に示すように各メモリ用
ベアチップ１を個別に切り出して実装してもよい。この
ように、個別に切り出したメモリ用ベアチップ１をＣＯ
Ｂ実装した場合であっても、パッケージングされたメモ
リチップを実装する場合に比べて、工程の簡略化と実装
面積の低減が可能となる。
数のメモリ用ベアチップ１を密着させてプリント配線板
２に実装するのではなく、図８に示すように各メモリ用
ベアチップ１を個別に切り出して実装してもよい。この
ように、個別に切り出したメモリ用ベアチップ１をＣＯ
Ｂ実装した場合であっても、パッケージングされたメモ
リチップを実装する場合に比べて、工程の簡略化と実装
面積の低減が可能となる。
【００２４】図１〜８では、半導体ウエハ７から切り出
したメモリ用ベアチップ１とプリント配線板２上のパッ
ド４とを、ボンディングワイヤ５によってＣＯＢ実装す
る例を示したが、メモリ用ベアチップ１の入出力パッド
６をプリント配線板２に直接取り付けるフリップチップ
実装を行ってもよい。フリップチップ実装を行えば、ボ
ンディングワイヤ５を用いたＣＯＢ実装よりもさらに高
密度実装が可能となる。
したメモリ用ベアチップ１とプリント配線板２上のパッ
ド４とを、ボンディングワイヤ５によってＣＯＢ実装す
る例を示したが、メモリ用ベアチップ１の入出力パッド
６をプリント配線板２に直接取り付けるフリップチップ
実装を行ってもよい。フリップチップ実装を行えば、ボ
ンディングワイヤ５を用いたＣＯＢ実装よりもさらに高
密度実装が可能となる。
【００２５】図１〜８では、SIMM構造のメモリシステム
の例を示しているが、パーソナルコンピュータ（以下、
パソコン）等の拡張スロットに取付可能な構造にしても
よい。例えば、図９はパソコンの拡張スロットに取付可
能なメモリボードと外形形状が等しいメモリシステムの
例を示す図である。同図に示すように、半導体ウエハ７
から切り出された複数のメモリ用ベアチップ１は、プリ
ント配線板２上にＣＯＢ実装あるいはフリップチップ実
装される。プリント配線板２上には、パソコンと信号の
やり取りをするためのコネクタ２１が取り付けられてお
り、コネクタ２１内の各端子はメモリ用ベアチップ１の
対応する入出力パッド６と導通している。
の例を示しているが、パーソナルコンピュータ（以下、
パソコン）等の拡張スロットに取付可能な構造にしても
よい。例えば、図９はパソコンの拡張スロットに取付可
能なメモリボードと外形形状が等しいメモリシステムの
例を示す図である。同図に示すように、半導体ウエハ７
から切り出された複数のメモリ用ベアチップ１は、プリ
ント配線板２上にＣＯＢ実装あるいはフリップチップ実
装される。プリント配線板２上には、パソコンと信号の
やり取りをするためのコネクタ２１が取り付けられてお
り、コネクタ２１内の各端子はメモリ用ベアチップ１の
対応する入出力パッド６と導通している。
【００２６】このように、メモリボード２０上にメモリ
用ベアチップを実装すれば、従来のメモリボードよりも
メモリ容量を格段に増やすことができる。
用ベアチップを実装すれば、従来のメモリボードよりも
メモリ容量を格段に増やすことができる。
【００２７】上述した実施形態では、組となる複数のメ
モリ用ベアチップ１の中に予備用のメモリ用ベアチップ
１を１個設ける例を説明したが、予備用のメモリ用ベア
チップ１は２個以上設けてもよい。また、予備用のメモ
リ用ベアチップ１を全く設けないようにしてもよい。ま
た、予備用のメモリ用ベアチップ１を全く設けないよう
にしてもよい。
モリ用ベアチップ１の中に予備用のメモリ用ベアチップ
１を１個設ける例を説明したが、予備用のメモリ用ベア
チップ１は２個以上設けてもよい。また、予備用のメモ
リ用ベアチップ１を全く設けないようにしてもよい。ま
た、予備用のメモリ用ベアチップ１を全く設けないよう
にしてもよい。
【００２８】また、上述した実施形態において、プリン
ト配線板２に複数のメモリ用ベアチップ１をＣＯＢ実装
あるいはフリップチップ実装した後に、エポキシ等の保
護部材によりメモリ用ベアチップ１を覆ってもよい。こ
れにより、ボンディングワイヤ５の断線や半田クラック
等の不良の発生を防止できる。
ト配線板２に複数のメモリ用ベアチップ１をＣＯＢ実装
あるいはフリップチップ実装した後に、エポキシ等の保
護部材によりメモリ用ベアチップ１を覆ってもよい。こ
れにより、ボンディングワイヤ５の断線や半田クラック
等の不良の発生を防止できる。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体ウエハ７上に形成されたメモリチップを複
数個組にして切り出して、パッケージングすることなく
密着させた状態でプリント配線板に実装するため、従来
のようにパッケージングされたメモリを実装する場合に
比べて高密度実装が可能となる。
れば、半導体ウエハ７上に形成されたメモリチップを複
数個組にして切り出して、パッケージングすることなく
密着させた状態でプリント配線板に実装するため、従来
のようにパッケージングされたメモリを実装する場合に
比べて高密度実装が可能となる。
【図１】メモリシステムの概略を示す平面図である。
【図２】メモリシステムの一部を拡大して示した図であ
る。
る。
【図３】半導体ウエハ上に形成されたメモリ用ベアチッ
プの概略を示す図である。
プの概略を示す図である。
【図４】メモリ用ベアチップの入出力パッドの信号内容
を説明する図である。
を説明する図である。
【図５】メモリ用ベアチップ内部のブロック構成を示す
図である。
図である。
【図６】半導体ウエハ上に形成されたメモリ用ベアチッ
プの概略を示す図である。
プの概略を示す図である。
【図７】５個を組とするメモリ用ベアチップを２組プリ
ント配線板上にＣＯＢ実装した例を示す図である。
ント配線板上にＣＯＢ実装した例を示す図である。
【図８】各メモリ用ベアチップを個別に切り出して実装
した例を示す図である。
した例を示す図である。
【図９】パソコンの拡張スロットに取付可能なメモリボ
ードに適用したメモリシステムを示す図である。
ードに適用したメモリシステムを示す図である。
１ メモリ用ベアチップ ２ プリント配線板 ３ パターン ４ パッド ５ ボンディングワイヤ ６ 入出力パッド ７ 半導体ウエハ
Claims (4)
- 【請求項１】 半導体ウエハ上の連続した領域に形成さ
れた複数のメモリチップのそれぞれをプリント配線板上
に密着させて実装したことを特徴とするメモリシステ
ム。 - 【請求項２】 請求項１において、 前記メモリチップのそれぞれは、複数の入出力パッドを
備え、 前記プリント配線板には、複数のパッドが形成され、こ
れらパッドと前記メモリチップの対応する前記入出力パ
ッドとをボンディングワイヤで接続したことを特徴とす
るメモリシステム。 - 【請求項３】 請求項１または２において、 前記メモリチップは前記半導体ウエハ上に矩形状に形成
され、かつ前記入出力パッドは矩形を構成する４辺のう
ち２辺に沿って形成されることを特徴とするメモリシス
テム。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記プリント配線板に実装される前記複数のメモリチッ
プのうち一部のメモリチップは他のメモリチップが不良
のときのみ使用可能とされることを特徴とするメモリシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28770696A JPH10116958A (ja) | 1996-10-09 | 1996-10-09 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28770696A JPH10116958A (ja) | 1996-10-09 | 1996-10-09 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116958A true JPH10116958A (ja) | 1998-05-06 |
Family
ID=17720693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28770696A Pending JPH10116958A (ja) | 1996-10-09 | 1996-10-09 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116958A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326392B1 (ko) * | 1999-03-23 | 2002-03-12 | 최완균 | 칩 카드용 베이스 기판 및 그를 이용한 칩 카드 |
| JP2006295059A (ja) * | 2005-04-14 | 2006-10-26 | Denso Corp | 半導体装置およびその製造方法 |
| JP2006332360A (ja) * | 2005-05-26 | 2006-12-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US9424954B2 (en) | 2013-05-23 | 2016-08-23 | Samsung Electronics Co., Ltd. | Semiconductor package including stacked chips and method of fabricating the same |
-
1996
- 1996-10-09 JP JP28770696A patent/JPH10116958A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326392B1 (ko) * | 1999-03-23 | 2002-03-12 | 최완균 | 칩 카드용 베이스 기판 및 그를 이용한 칩 카드 |
| JP2006295059A (ja) * | 2005-04-14 | 2006-10-26 | Denso Corp | 半導体装置およびその製造方法 |
| JP4600130B2 (ja) * | 2005-04-14 | 2010-12-15 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2006332360A (ja) * | 2005-05-26 | 2006-12-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4597771B2 (ja) * | 2005-05-26 | 2010-12-15 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US9424954B2 (en) | 2013-05-23 | 2016-08-23 | Samsung Electronics Co., Ltd. | Semiconductor package including stacked chips and method of fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7009303B2 (en) | Multi-chip module | |
| JP3718008B2 (ja) | メモリモジュールおよびその製造方法 | |
| US5444296A (en) | Ball grid array packages for high speed applications | |
| WO1998021752A1 (en) | Memory module | |
| US6442040B2 (en) | Embedded memory assembly | |
| JPH10116232A (ja) | メモリシステム | |
| US6392896B1 (en) | Semiconductor package containing multiple memory units | |
| JPH10116958A (ja) | メモリシステム | |
| US6479306B1 (en) | Method for manufacturing semiconductor device | |
| US6727581B2 (en) | Semiconductor module | |
| US7339794B1 (en) | Stacked memory module in mirror image arrangement and method for the same | |
| US6043558A (en) | IC packages including separated signal and power supply edge connections, systems and devices including such packages, and methods of connecting such packages | |
| JPH1174449A (ja) | メモリモジュール | |
| JPH11330256A (ja) | 半導体装置およびその製造方法 | |
| JPH0714002B2 (ja) | チップへの信号供給方法 | |
| JPS61120454A (ja) | デ−タ記憶用集積回路のパツケ−ジ | |
| JP3904296B2 (ja) | メモリシステム | |
| US6601125B1 (en) | Minimizing signal stub length for high speed busses | |
| JP2001185648A (ja) | 半導体装置 | |
| CN100375095C (zh) | 中央处理器与北桥芯片共构模块 | |
| JPH03225932A (ja) | Ｉｃチップ | |
| KR100216061B1 (ko) | 반도체 패키지 | |
| JPS58184735A (ja) | 集積回路チツプ | |
| US20040145036A1 (en) | Integrated circuit | |
| JPS5935461A (ja) | Ｌｓｉの実装方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060808 |