JP3329706B2 - メモリシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリシステムに
関するものであって、特に不良箇所を含むメモリを使用
して構成されたメモリシステムに関するものであり、初
期不良として廃棄されるメモリデバイスの救済手段に有
効な技術に関するものである。

【０００２】

【従来の技術】メモリチップに発生した不良アドレスの
救済については、ウェハの段階で発生した不良は、全て
のアドレス検査を行い予め用意されている冗長回路に代
替する、いわゆるリタンダンシーといわれる技術が一般
的に行われている。一方、アセンブリ及び各種テストの
段階で発生した不良については、通常は初期不良品とし
て取り扱い、廃棄されることとなる。かかるアセンブリ
及び各種テストの工程で発生する不良率は、概略１０〜
３０％と非常に高いものであり、メモリ製造の歩留り率
の向上の妨げとなっている。

【０００３】近年、メモリの大容量化に伴い、メモリ内
の不良箇所を予め準備しておいた代替デバイスに置き換
えたり、誤り検出訂正の機能を用いて不良箇所を自動訂
正するなどの方法で、不良メモリを救済するシステムが
考案されている。

【０００４】

【発明が解決しようとする課題】しかしながら、代替デ
バイスに置き換えたり、誤り検出訂正の機能を用いる場
合、事前に不良デバイスの不良情報を記憶したり、シス
テムを制御するための素子が必要となり製造コストが上
がる。その上、制御時に生じる処理時間がメモリのアク
セス時間を遅延させ、また部品が増えるため信頼性が低
下するなどの実用上の問題がある。一方、不良デバイス
を制御せず直接アクセスする方法も存在するが、従来の
方法では特定の不良領域に限定される不良デバイスしか
活用できないため、不良デバイスの中でも一部のものし
か活用できないといった問題がある。

【０００５】また、特開平８−１６４８６号公報に記載
された発明では、これら不良デバイスの条件をコントロ
ーラに内蔵させたフラッシュメモリに記憶させその記憶
情報に基づき代替制御させる手法があるがモジュール単
位でプログラミングが必要でありかつプログラミング手
段が高価なものになりがちであり実用性にいずれも問題
がある。

【０００６】そこで、本願発明におけるメモリシステム
は、その特性を低下させず、低コストで、多くの不良デ
バイスを救済できる方法が要求される。これらの問題点
を解決させるため、本発明はシステムの特性を低下させ
ず、低コストで、多くの不良デバイスを救済できるメモ
リシステムを提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めの本願発明の請求項１に係る発明は、１以上の不良メ
モリを用いたメモリシステムであって、不良メモリと、
データバスラインと、メモリのデータ入出力ピンとデー
タバスラインとの間に設けたセレクタとからなり、前記
セレクタがメモリ内の１ビット以上の正常な入出力ピン
を選択してデータバスラインと接続されており、セレク
タは、前記不良メモリのデータ入出力ピンから接続され
る端子と前記データバスラインに接続される端子との両
端子により構成され、前記不良メモリのデータ入出力ピ
ンと接続される端子と前記データバスラインに接続され
る端子との間は両端子が予め接続されており、不良ピン
である場合には、配線を切断して正常な入出力ピンのみ
接続することを特徴とするものである。又、請求項２に
係る発明は、請求項１に記載したメモリシステムにおい
て、不良メモリのデータ入出力ピンから接続される端子
の数が４であり、データバスラインに接続された端子の
数が３であることを特徴とするものである。

【０００８】

【発明の実施の形態】本願発明を添付した図を用いて説
明する。尚、本願発明の内容はＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）をはじめ、あらゆるタ
イプのメモリに対して適用でき、また実施例では４ビッ
トのデータ入出力を持つメモリを例に取り上げている
が、２ビット以上のデータ入出力をもつすべてのメモリ
に対し適用できることを明記しておく。

【０００９】

【実施例１】本願発明の請求項１に係る実施様態とし
て、セレクタが１ビットの不良な入出力ピンを選択して
データバスラインと接続する実施例１を示す。

【００１０】まず、図１における本願発明の一実施例で
あるメモリシステムは、４ビットのデータ入出力を持つ
不良メモリ（１）と、データバスライン（３）と、１ビ
ットの不良を救済する切断型セレクタ（２）とで構成さ
れるものである。セレクタ（２）は、不良メモリ（１）
のデータ入出力ピン（ＤＱ０）〜（ＤＱ３）と接続され
る４端子（ａ）〜（ｄ）と、データバスライン（３）に
接続される（Ｘ）〜（Ｚ）の３端子で構成され、（ａ）
〜（ｄ）と（Ｘ）〜（Ｚ）間は予め両端子が接続してあ
る。不良メモリは４ビット中、いずれかの１ビット端子
が不良であり、残りの３ビット端子は製品規格内のもの
とする。

【００１１】次に、図１に示す構成を有するメモリシス
テムの作用を説明する。図２に示したのは、図１に示し
たセレクタ（２）を用いた場合の配線切断の一例であ
る。不良メモリ（１）のＤＱ３が不良ピン（４）である
場合には、セレクタ（２）内のｂ―Ｘ、ｃ−Ｙ、ｄ−Ｚ
間の配線（５）を切断し、製品規格内のＤＱ０、ＤＱ
１、ＤＱ２をデータバス（３）に接続する。このように
することにより、不良ビットのＤＱ３は接続されないこ
ととなる。一方、図３は、図１とセレクタの配線パター
ンが異なる場合の配線切断の一例を示したものである。

【００１２】このようにセレクタ（２）内の配線を適宜
切断することにより、不良ビットを排除することがで
き、その結果、製品規格内の領域のみを活用するメモリ
システムを実現することができる。

【００１３】

【実施例２】本願発明の請求項１に係る実施様態とし
て、セレクタが２ビットの不良な入出力ピンを選択して
データバスラインと接続する実施例２を示す。

【００１４】図５−１に、２ビットの不良を救済する切
断型セレクタ（２）の構成を示す。このセレクタ（２）
は、不良メモリのデータ入出力ピン（ＤＱ０）〜（ＤＱ
３）と接続される６端子（ａ）〜（ｆ）と、データバス
ライン（３）に接続される（Ｘ）、（Ｙ）の２端子で構
成され、（ａ）〜（ｄ）と（Ｘ）、（Ｙ）間は予め両端
子が接続してある。不良メモリは４ビット中、いずれか
の２ビット端子が不良であり、残りの２ビット端子は製
品規格内のものとする。

【００１５】次に、このセレクタの作用について説明す
る。図５−２に示すように不良メモリのＤＱ１とＤＱ３
が不良ピン（４）の場合は、セレクタ内のｂ―Ｘ、ｃ−
Ｘ、ｅ−Ｙ、ｆ―Ｙ間の配線（５）を切断し、製品規格
内のＤＱ０とＤＱ２をデータバスに接続し、不良ビット
のＤＱ１とＤＱ３は接続しないようにする。

【００１６】このようにセレクタ（２）内の配線を適宜
切断することにより、不良の２ビットを排除することが
でき、その結果、製品規格内の領域のみを活用するメモ
リシステムを実現することができる。

【００１７】さらに、図７−１は２ビットの不良を救済
する切断型セレクタであり、図５とはセレクタの配線パ
ターンが異なっているものの一例である。

【００１８】

【実施例３】本願発明の請求項１に係る実施様態とし
て、セレクタが３ビットの不良な入出力ピンを選択して
データバスラインと接続する実施例３を示す。

【００１９】図４に、３ビットの不良を救済する切断型
セレクタ（２）の構成を示す。実施例１、２では本願発
明の実施様態として、４ビットのデータ入出力を持つメ
モリであって任意の２ビット以下の不良救済について説
明した。同様な方法であれば３ビット以上の不良を持つ
メモリについても救済が可能であり、さらには、データ
入出力数が４ビットタイプの他に８ビットや１６ビット
タイプのメモリにも適用できる。その一例を図４に示
す。

【００２０】

【実施例４】図６に、実施例４を示す。図６において、
本発明の一実施例であるメモリシステムは、４ビットの
データ入出力を持つ不良メモリで、且つ不良ビット端子
の箇所が同一のものだけで構成されるものである。

【００２１】不良ビット端子の箇所を同一と限定したの
は、メモリの選別時に特定の端子に不良が偏ってもメモ
リシステムを構成できることを意味している。また、４
ビットのデータ入出力を持つメモリにおいて、不良ビッ
ト端子の箇所がランダムなものを組合せる場合、２４種
類のプリント配線基板を準備する必要があるが、本願発
明を用いるならば４種類のプリント配線基板の準備で足
りる。

【００２２】

【発明の効果】以上説明した通り、本願発明の請求項１
に記載した発明によれば、特に高価なシステムやコスト
を必要とせず、良品デバイスを用いたメモリシステムと
同等の動作が不良デバイスで実現可能であり、不良メモ
リを有効に活用させることができる。そして、実質歩留
りの向上及びコストの低減が実現できる。また、請求項
２に記載した発明によれば、セレクタの種類が減じるの
でプリント配線基盤の種類を少なくすることができる。

【図面の簡単な説明】

【図１】１ビットの不良ピンを救済する、セレクタ回路
切断前のメモリシステムの図である。

【図２】１ビットの不良ピンを救済する、セレクタ回路
切断後のメモリシステムの図である。

【図３】１ビットの不良ピンを救済する、セレクタ回路
切断前後のメモリシステムの図である。

【図４】３ビット以上の不良ピンを救済する、配線を切
断するタイプのセレクタ部の図である。

【図５】２ビットの不良ピンを救済する、配線を切断す
るタイプのセレクタ部の図である。

【図６】不良ビット端子の箇所が同一であるメモリで構
成されたメモリシステムの図である。

【図７】２ビットの不良ピンを救済する、配線を切断す
るタイプのセレクタ部の図である。

【符号の説明】

１ 不良メモリ ２ セレクタ ３ データバスライン ４ 不良ビット ５ セレクタ内切断箇所

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−161497（ＪＰ，Ａ) 特開 平２−300952（ＪＰ，Ａ) 特開 平６−44146（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G06F 12/16

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 １以上の不良メモリを用いたメモリシス
   テムであって、不良メモリと、データバスラインと、メ
   モリのデータ入出力ピンとデータバスラインとの間に設
   けたセレクタとからなり、前記セレクタがメモリ内の１
   ビット以上の正常な入出力ピンを選択してデータバスラ
   インと接続されており、 前記不良メモリのデータ入出力ピンと接続される端子
   と、前記データバスラインに接続される端子で構成さ
   れ、 前記不良メモリのデータ入出力ピンと接続される端子と
   前記データバスラインに接続される端子との間は両端子
   が予め接続されており、 不良ピンである場合には配線を切断して正常な入出力ピ
   ンのみ接続することを特徴とする不良メモリを用いたメ
   モリシステム。
2. 【請求項２】 不良メモリのデータ入出力ピンから接続
   される端子の数が４であり、データバスラインに接続さ
   れた端子の数が３であることを特徴とする請求項１記載
   のメモリシステム。