JP3329706B2 - メモリシステム - Google Patents
メモリシステムInfo
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Description
関するものであって、特に不良箇所を含むメモリを使用
して構成されたメモリシステムに関するものであり、初
期不良として廃棄されるメモリデバイスの救済手段に有
効な技術に関するものである。
救済については、ウェハの段階で発生した不良は、全て
のアドレス検査を行い予め用意されている冗長回路に代
替する、いわゆるリタンダンシーといわれる技術が一般
的に行われている。一方、アセンブリ及び各種テストの
段階で発生した不良については、通常は初期不良品とし
て取り扱い、廃棄されることとなる。かかるアセンブリ
及び各種テストの工程で発生する不良率は、概略10〜
30%と非常に高いものであり、メモリ製造の歩留り率
の向上の妨げとなっている。
の不良箇所を予め準備しておいた代替デバイスに置き換
えたり、誤り検出訂正の機能を用いて不良箇所を自動訂
正するなどの方法で、不良メモリを救済するシステムが
考案されている。
バイスに置き換えたり、誤り検出訂正の機能を用いる場
合、事前に不良デバイスの不良情報を記憶したり、シス
テムを制御するための素子が必要となり製造コストが上
がる。その上、制御時に生じる処理時間がメモリのアク
セス時間を遅延させ、また部品が増えるため信頼性が低
下するなどの実用上の問題がある。一方、不良デバイス
を制御せず直接アクセスする方法も存在するが、従来の
方法では特定の不良領域に限定される不良デバイスしか
活用できないため、不良デバイスの中でも一部のものし
か活用できないといった問題がある。
された発明では、これら不良デバイスの条件をコントロ
ーラに内蔵させたフラッシュメモリに記憶させその記憶
情報に基づき代替制御させる手法があるがモジュール単
位でプログラミングが必要でありかつプログラミング手
段が高価なものになりがちであり実用性にいずれも問題
がある。
は、その特性を低下させず、低コストで、多くの不良デ
バイスを救済できる方法が要求される。これらの問題点
を解決させるため、本発明はシステムの特性を低下させ
ず、低コストで、多くの不良デバイスを救済できるメモ
リシステムを提供することを目的とする。
めの本願発明の請求項1に係る発明は、1以上の不良メ
モリを用いたメモリシステムであって、不良メモリと、
データバスラインと、メモリのデータ入出力ピンとデー
タバスラインとの間に設けたセレクタとからなり、前記
セレクタがメモリ内の1ビット以上の正常な入出力ピン
を選択してデータバスラインと接続されており、セレク
タは、前記不良メモリのデータ入出力ピンから接続され
る端子と前記データバスラインに接続される端子との両
端子により構成され、前記不良メモリのデータ入出力ピ
ンと接続される端子と前記データバスラインに接続され
る端子との間は両端子が予め接続されており、不良ピン
である場合には、配線を切断して正常な入出力ピンのみ
接続することを特徴とするものである。又、請求項2に
係る発明は、請求項1に記載したメモリシステムにおい
て、不良メモリのデータ入出力ピンから接続される端子
の数が4であり、データバスラインに接続された端子の
数が3であることを特徴とするものである。
明する。尚、本願発明の内容はDRAM(ダイナミック
・ランダム・アクセス・メモリ)をはじめ、あらゆるタ
イプのメモリに対して適用でき、また実施例では4ビッ
トのデータ入出力を持つメモリを例に取り上げている
が、2ビット以上のデータ入出力をもつすべてのメモリ
に対し適用できることを明記しておく。
て、セレクタが1ビットの不良な入出力ピンを選択して
データバスラインと接続する実施例1を示す。
あるメモリシステムは、4ビットのデータ入出力を持つ
不良メモリ(1)と、データバスライン(3)と、1ビ
ットの不良を救済する切断型セレクタ(2)とで構成さ
れるものである。セレクタ(2)は、不良メモリ(1)
のデータ入出力ピン(DQ0)〜(DQ3)と接続され
る4端子(a)〜(d)と、データバスライン(3)に
接続される(X)〜(Z)の3端子で構成され、(a)
〜(d)と(X)〜(Z)間は予め両端子が接続してあ
る。不良メモリは4ビット中、いずれかの1ビット端子
が不良であり、残りの3ビット端子は製品規格内のもの
とする。
テムの作用を説明する。図2に示したのは、図1に示し
たセレクタ(2)を用いた場合の配線切断の一例であ
る。不良メモリ(1)のDQ3が不良ピン(4)である
場合には、セレクタ(2)内のb―X、c−Y、d−Z
間の配線(5)を切断し、製品規格内のDQ0、DQ
1、DQ2をデータバス(3)に接続する。このように
することにより、不良ビットのDQ3は接続されないこ
ととなる。一方、図3は、図1とセレクタの配線パター
ンが異なる場合の配線切断の一例を示したものである。
切断することにより、不良ビットを排除することがで
き、その結果、製品規格内の領域のみを活用するメモリ
システムを実現することができる。
て、セレクタが2ビットの不良な入出力ピンを選択して
データバスラインと接続する実施例2を示す。
断型セレクタ(2)の構成を示す。このセレクタ(2)
は、不良メモリのデータ入出力ピン(DQ0)〜(DQ
3)と接続される6端子(a)〜(f)と、データバス
ライン(3)に接続される(X)、(Y)の2端子で構
成され、(a)〜(d)と(X)、(Y)間は予め両端
子が接続してある。不良メモリは4ビット中、いずれか
の2ビット端子が不良であり、残りの2ビット端子は製
品規格内のものとする。
る。図5−2に示すように不良メモリのDQ1とDQ3
が不良ピン(4)の場合は、セレクタ内のb―X、c−
X、e−Y、f―Y間の配線(5)を切断し、製品規格
内のDQ0とDQ2をデータバスに接続し、不良ビット
のDQ1とDQ3は接続しないようにする。
切断することにより、不良の2ビットを排除することが
でき、その結果、製品規格内の領域のみを活用するメモ
リシステムを実現することができる。
する切断型セレクタであり、図5とはセレクタの配線パ
ターンが異なっているものの一例である。
て、セレクタが3ビットの不良な入出力ピンを選択して
データバスラインと接続する実施例3を示す。
セレクタ(2)の構成を示す。実施例1、2では本願発
明の実施様態として、4ビットのデータ入出力を持つメ
モリであって任意の2ビット以下の不良救済について説
明した。同様な方法であれば3ビット以上の不良を持つ
メモリについても救済が可能であり、さらには、データ
入出力数が4ビットタイプの他に8ビットや16ビット
タイプのメモリにも適用できる。その一例を図4に示
す。
本発明の一実施例であるメモリシステムは、4ビットの
データ入出力を持つ不良メモリで、且つ不良ビット端子
の箇所が同一のものだけで構成されるものである。
は、メモリの選別時に特定の端子に不良が偏ってもメモ
リシステムを構成できることを意味している。また、4
ビットのデータ入出力を持つメモリにおいて、不良ビッ
ト端子の箇所がランダムなものを組合せる場合、24種
類のプリント配線基板を準備する必要があるが、本願発
明を用いるならば4種類のプリント配線基板の準備で足
りる。
に記載した発明によれば、特に高価なシステムやコスト
を必要とせず、良品デバイスを用いたメモリシステムと
同等の動作が不良デバイスで実現可能であり、不良メモ
リを有効に活用させることができる。そして、実質歩留
りの向上及びコストの低減が実現できる。また、請求項
2に記載した発明によれば、セレクタの種類が減じるの
でプリント配線基盤の種類を少なくすることができる。
切断前のメモリシステムの図である。
切断後のメモリシステムの図である。
切断前後のメモリシステムの図である。
断するタイプのセレクタ部の図である。
るタイプのセレクタ部の図である。
成されたメモリシステムの図である。
るタイプのセレクタ部の図である。
Claims (2)
- 【請求項1】 1以上の不良メモリを用いたメモリシス
テムであって、不良メモリと、データバスラインと、メ
モリのデータ入出力ピンとデータバスラインとの間に設
けたセレクタとからなり、前記セレクタがメモリ内の1
ビット以上の正常な入出力ピンを選択してデータバスラ
インと接続されており、 前記不良メモリのデータ入出力ピンと接続される端子
と、前記データバスラインに接続される端子で構成さ
れ、 前記不良メモリのデータ入出力ピンと接続される端子と
前記データバスラインに接続される端子との間は両端子
が予め接続されており、 不良ピンである場合には配線を切断して正常な入出力ピ
ンのみ接続することを特徴とする不良メモリを用いたメ
モリシステム。 - 【請求項2】 不良メモリのデータ入出力ピンから接続
される端子の数が4であり、データバスラインに接続さ
れた端子の数が3であることを特徴とする請求項1記載
のメモリシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25786897A JP3329706B2 (ja) | 1997-09-05 | 1997-09-05 | メモリシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25786897A JP3329706B2 (ja) | 1997-09-05 | 1997-09-05 | メモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1186590A JPH1186590A (ja) | 1999-03-30 |
JP3329706B2 true JP3329706B2 (ja) | 2002-09-30 |
Family
ID=17312298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25786897A Expired - Fee Related JP3329706B2 (ja) | 1997-09-05 | 1997-09-05 | メモリシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3329706B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013134801A (ja) * | 2011-12-27 | 2013-07-08 | Fluiditech Ip Ltd | フラッシュメモリの検査方法 |
-
1997
- 1997-09-05 JP JP25786897A patent/JP3329706B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH1186590A (ja) | 1999-03-30 |
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