JPS61285764A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS61285764A JPS61285764A JP12629785A JP12629785A JPS61285764A JP S61285764 A JPS61285764 A JP S61285764A JP 12629785 A JP12629785 A JP 12629785A JP 12629785 A JP12629785 A JP 12629785A JP S61285764 A JPS61285764 A JP S61285764A
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- Japan
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- semiconductor layer
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- flr
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体基体に複数の活性半導体領域を形成し、
成る活性半導体領域に接続された電極取り出し金属膜を
半導体基体の主面上に絶縁膜を介して形成し、この電極
取り出し金属膜にワイヤ導線をボンディングにより接続
するようにした半導体装置に関するものであり、とくに
高耐圧化を図るために活性半導体領域を囲むようにフィ
ールド・リミッティング・リングを形成した高耐圧半導
体装置において、寄生容量を減少せしるめることによっ
てスイッチングスピードの向上を図るとともに周波数特
性の向上を図る技術に関するものである。
成る活性半導体領域に接続された電極取り出し金属膜を
半導体基体の主面上に絶縁膜を介して形成し、この電極
取り出し金属膜にワイヤ導線をボンディングにより接続
するようにした半導体装置に関するものであり、とくに
高耐圧化を図るために活性半導体領域を囲むようにフィ
ールド・リミッティング・リングを形成した高耐圧半導
体装置において、寄生容量を減少せしるめることによっ
てスイッチングスピードの向上を図るとともに周波数特
性の向上を図る技術に関するものである。
(従来の技術)
近年において、微細加工の技術向上により、素子の限界
近くまで微細化が駆使され、そのため、素子の寄生容量
が減少され、高速で高性能な半導体装置あるいは半導体
集積回路が出現してきている。しかしながら全てにおい
て微細化ができるのではなく、微細化が可能である部分
と、そうでない部分とがある。
近くまで微細化が駆使され、そのため、素子の寄生容量
が減少され、高速で高性能な半導体装置あるいは半導体
集積回路が出現してきている。しかしながら全てにおい
て微細化ができるのではなく、微細化が可能である部分
と、そうでない部分とがある。
特に大電力用トランジスタにおいては、電流容量が大き
いため、電極取り出しワイヤ導線には太いものが使われ
、それにともなって、ワイヤ導線と接合されるボンディ
ング用パッドと呼ばれる広いへl膜パターンが存在し、
大電力用素子はど、このボンディング用バンドは面積の
大きな領域が必要とされている。一般的にボンディング
用パッド直下の半導体領域はバイポーラ型トランジスタ
ではベース領域、MOS型トランジスタにおいてはソー
ス領域と同じバイアスが印加される領域となっている。
いため、電極取り出しワイヤ導線には太いものが使われ
、それにともなって、ワイヤ導線と接合されるボンディ
ング用パッドと呼ばれる広いへl膜パターンが存在し、
大電力用素子はど、このボンディング用バンドは面積の
大きな領域が必要とされている。一般的にボンディング
用パッド直下の半導体領域はバイポーラ型トランジスタ
ではベース領域、MOS型トランジスタにおいてはソー
ス領域と同じバイアスが印加される領域となっている。
第4図はバイポーラ型トランジスタを形成した従来の高
耐圧半導体装置の構造を示すものであり、同図(a)は
線図的平面図、(b)は同図(a)のA−A線で切った
断面図である。シリコンチップ上にはベース領域とエミ
ッタ領域に対する2つのボンディング用バンドが形成さ
れている。n3型シリコン半導体基板1上にn型シリコ
ンエピタキシャル層2を成長させてnオンn゛構造のシ
リコン基体を構成している。エピタキシャル層2内には
、活性半導体領域であるベース領域として作用するp型
半導体層3を形成し、このp形半導体層内に活性半導体
領域であるエミッタ領域として作用するn+型型厚導体
層4形成している。エピタキシャルN2の主面上には絶
縁膜5を形成し、この絶縁膜にあけた開口5aを経てn
°型型半体体層4オーミック接続されたエミッタ11電
極膜6を絶縁膜5上に延在させ、大面積のボンディング
用パッド6aを構成し、ここにワイヤ導線8をボンディ
ングにより接続している。また、絶縁膜5にあけた別の
開口5bを経てp型半導体層3にオーミック接続された
ベースAn電極膜7も絶縁膜5上に延在させ、ボンディ
ング用パッド7aを構成し、ここにワイヤ導vA9をボ
ンディングにより接続している。
耐圧半導体装置の構造を示すものであり、同図(a)は
線図的平面図、(b)は同図(a)のA−A線で切った
断面図である。シリコンチップ上にはベース領域とエミ
ッタ領域に対する2つのボンディング用バンドが形成さ
れている。n3型シリコン半導体基板1上にn型シリコ
ンエピタキシャル層2を成長させてnオンn゛構造のシ
リコン基体を構成している。エピタキシャル層2内には
、活性半導体領域であるベース領域として作用するp型
半導体層3を形成し、このp形半導体層内に活性半導体
領域であるエミッタ領域として作用するn+型型厚導体
層4形成している。エピタキシャルN2の主面上には絶
縁膜5を形成し、この絶縁膜にあけた開口5aを経てn
°型型半体体層4オーミック接続されたエミッタ11電
極膜6を絶縁膜5上に延在させ、大面積のボンディング
用パッド6aを構成し、ここにワイヤ導線8をボンディ
ングにより接続している。また、絶縁膜5にあけた別の
開口5bを経てp型半導体層3にオーミック接続された
ベースAn電極膜7も絶縁膜5上に延在させ、ボンディ
ング用パッド7aを構成し、ここにワイヤ導vA9をボ
ンディングにより接続している。
なお、第4図において、バイポーラトランジスタを囲む
ように2本のp型半導体層より成るフィールド・リミフ
ティング・リング(以下FLRと略記する) 10a、
10bが形成されており、高耐圧化を図っている。
ように2本のp型半導体層より成るフィールド・リミフ
ティング・リング(以下FLRと略記する) 10a、
10bが形成されており、高耐圧化を図っている。
従来のMOS型トランジスタは低耐圧、低電力デバイス
と考えられていたが、最近の半導体製造技術あるいは回
路設計技術等の発展に伴い、高耐圧、大電力設計が可能
となり、現在ではパワーデバイスとしてその地位を確保
するに至っている。
と考えられていたが、最近の半導体製造技術あるいは回
路設計技術等の発展に伴い、高耐圧、大電力設計が可能
となり、現在ではパワーデバイスとしてその地位を確保
するに至っている。
かかるパワーMOSトランジスタの代表的なものとして
、DSA (Diffusion Self−Alig
nment)構造のものが有る。DSA−MOS )ラ
ンジスタは、二重拡散によりチャンネル領域を自己整合
的に形成するもので、格子形のゲート多結晶シリコン電
極に囲まれた同一の拡散窓によりチャンネル領域を形成
するためのp彫工細物拡散とソース領域を形成するため
のn+形不純物拡散とをおこなっているのが特徴である
。
、DSA (Diffusion Self−Alig
nment)構造のものが有る。DSA−MOS )ラ
ンジスタは、二重拡散によりチャンネル領域を自己整合
的に形成するもので、格子形のゲート多結晶シリコン電
極に囲まれた同一の拡散窓によりチャンネル領域を形成
するためのp彫工細物拡散とソース領域を形成するため
のn+形不純物拡散とをおこなっているのが特徴である
。
第5図はDSA−MOS )ランジスタを形成した従
来の高耐圧半導体装置の構造を示すものであり、第6図
(a)はセル構造を、Al電極膜等を除去して示す平面
図であり、第6図(b)は第6図(a)のA−AvAに
沿う断面図である。n゛゛半導体基板11上に、これよ
りも低不純物濃度のn形エピタキシャル層12を形成し
たnオンn9構造となっており、これらがドレイン領域
を構成している。ドレイン電極は図面に示していないが
、半導体基板11の裏面に形成されている。エピタキシ
ャル層12上にはゲート酸化膜13を介してゲート多結
晶シリコン膜14が形成されており、この多結晶シリコ
ン膜14には開口が形成されており、所謂セルを構成し
ている。エピタキシャル層12内にはp゛型型溝導体層
15p型半導体層16およびn+型型環導体層17形成
されている。チャンネル長はp型半導体層16とn+型
型環導体層17の拡散の深さの差で決まるので、チャン
ネル長が数ミクロン以下と極めて短いチャンネル領域が
形成できる。ソース金属電極膜18はn゛型型温導体層
17、p型半導体層16に接しているp゛型型溝導体層
15の両方にオーミック接続されている。またゲート電
極金属膜19は多結晶シリコン膜14に接続されている
。これらのソースおよびゲート電極金属膜18および1
9は絶縁膜20上を延在させ、面積の広いボンディング
用パッド18aおよび19aを構成し、これらボンディ
ング用パッドにワイヤ導vA21および22をそれぞれ
ボンディングして接続している。
来の高耐圧半導体装置の構造を示すものであり、第6図
(a)はセル構造を、Al電極膜等を除去して示す平面
図であり、第6図(b)は第6図(a)のA−AvAに
沿う断面図である。n゛゛半導体基板11上に、これよ
りも低不純物濃度のn形エピタキシャル層12を形成し
たnオンn9構造となっており、これらがドレイン領域
を構成している。ドレイン電極は図面に示していないが
、半導体基板11の裏面に形成されている。エピタキシ
ャル層12上にはゲート酸化膜13を介してゲート多結
晶シリコン膜14が形成されており、この多結晶シリコ
ン膜14には開口が形成されており、所謂セルを構成し
ている。エピタキシャル層12内にはp゛型型溝導体層
15p型半導体層16およびn+型型環導体層17形成
されている。チャンネル長はp型半導体層16とn+型
型環導体層17の拡散の深さの差で決まるので、チャン
ネル長が数ミクロン以下と極めて短いチャンネル領域が
形成できる。ソース金属電極膜18はn゛型型温導体層
17、p型半導体層16に接しているp゛型型溝導体層
15の両方にオーミック接続されている。またゲート電
極金属膜19は多結晶シリコン膜14に接続されている
。これらのソースおよびゲート電極金属膜18および1
9は絶縁膜20上を延在させ、面積の広いボンディング
用パッド18aおよび19aを構成し、これらボンディ
ング用パッドにワイヤ導vA21および22をそれぞれ
ボンディングして接続している。
ここでp+型型溝導体層15セル内に位置する第1p”
型半導体層15aと、セルが集合して成るセル集合領域
の周囲を囲むように位置する第2p”型半導体層15b
と、ソース−ドレイン間耐圧(Vnss)を大きくする
ために、第2p+型半導体層15bをさらに囲むように
設けた第3p+型半導体層より成るFLR15cと、ソ
ース領域とゲート領域に対するボンディング用パッド1
8aおよび19aの直下に位置し、前記セル集合領域を
囲むように位置する第2p゛型半導体層15bと連続し
て形成されている第4p°型半導体層15dおよび第5
p”型半導体層15eとが同一のプロセス工程にて一緒
に形成されている。
型半導体層15aと、セルが集合して成るセル集合領域
の周囲を囲むように位置する第2p”型半導体層15b
と、ソース−ドレイン間耐圧(Vnss)を大きくする
ために、第2p+型半導体層15bをさらに囲むように
設けた第3p+型半導体層より成るFLR15cと、ソ
ース領域とゲート領域に対するボンディング用パッド1
8aおよび19aの直下に位置し、前記セル集合領域を
囲むように位置する第2p゛型半導体層15bと連続し
て形成されている第4p°型半導体層15dおよび第5
p”型半導体層15eとが同一のプロセス工程にて一緒
に形成されている。
ゲート多結晶シリコン膜13のパターンは格子状のもの
やストライプ状のものがあるが第6図(a)では格子状
のパターンを示している。ゲート・ソース間に正の電圧
を加えてチャンネルをオンさせると、電流は半導体基板
11から縦方向に流れ、チャンネル領域を通ってソース
領域に流れ込む。したがって、この電流を取り出すため
、一般的にはAlの広い面積を有するボンディング用パ
ッド18aが形成され、このボンディング用パッドから
ワイヤ導線21を引き出している。ソース電極18は、
セルと呼ばれるゲート多結晶シリコン膜14に形成した
開口内に位置する第1p”型半導体層15aと、セルが
集合されて成る集合体の周囲を取り囲んでいる第2p+
型半導体層15bと、ボンディング用パッド18aの直
下の第4.第5半導体層15d、 15eとに電気的に
接続されている。したがってゲート電極のボンディング
用パッド19a直下の第5p3型半導体層15dもソー
ス領域と同じ電位を持つことになる。
やストライプ状のものがあるが第6図(a)では格子状
のパターンを示している。ゲート・ソース間に正の電圧
を加えてチャンネルをオンさせると、電流は半導体基板
11から縦方向に流れ、チャンネル領域を通ってソース
領域に流れ込む。したがって、この電流を取り出すため
、一般的にはAlの広い面積を有するボンディング用パ
ッド18aが形成され、このボンディング用パッドから
ワイヤ導線21を引き出している。ソース電極18は、
セルと呼ばれるゲート多結晶シリコン膜14に形成した
開口内に位置する第1p”型半導体層15aと、セルが
集合されて成る集合体の周囲を取り囲んでいる第2p+
型半導体層15bと、ボンディング用パッド18aの直
下の第4.第5半導体層15d、 15eとに電気的に
接続されている。したがってゲート電極のボンディング
用パッド19a直下の第5p3型半導体層15dもソー
ス領域と同じ電位を持つことになる。
(発明が解決しようとする問題点)
上述した構成の高耐圧半導体装置において、MOSトラ
ンジスタのスイッチングスピードを向上させる一要因と
して、ソース−ドレイン間接合容量を減少させることが
ある。このソース−ドレイン間の接合容量を減少させる
のには、ソース領域の不純物濃度を低(抑え、さらにま
た限られたシリコンチップ内に占めるソース領域の容量
を極力小さく抑えることも重要なことである。一方、プ
レーナ型の大電力、高耐圧用トランジスタにおいては、
成る一定の深さに不純物拡散(バイポーラトランジスタ
ではベース領域3を形成するための拡散であり、MOS
)ランジスタではp+型型温導体層15形成するため
の拡散)を施さなければ高耐圧で安全動作領域の広いト
ランジスタは得られにくい。
ンジスタのスイッチングスピードを向上させる一要因と
して、ソース−ドレイン間接合容量を減少させることが
ある。このソース−ドレイン間の接合容量を減少させる
のには、ソース領域の不純物濃度を低(抑え、さらにま
た限られたシリコンチップ内に占めるソース領域の容量
を極力小さく抑えることも重要なことである。一方、プ
レーナ型の大電力、高耐圧用トランジスタにおいては、
成る一定の深さに不純物拡散(バイポーラトランジスタ
ではベース領域3を形成するための拡散であり、MOS
)ランジスタではp+型型温導体層15形成するため
の拡散)を施さなければ高耐圧で安全動作領域の広いト
ランジスタは得られにくい。
当然のごと< 、DSA−MOS )ランジスタにおい
ては、p°型型厚導体層15深く形成することはソース
領域の容積が大きくなることになる。しかも、ボンディ
ング用パッド直下のp“型半導体層15d、 15eは
他の領域に比較して広大な面積を有している。
ては、p°型型厚導体層15深く形成することはソース
領域の容積が大きくなることになる。しかも、ボンディ
ング用パッド直下のp“型半導体層15d、 15eは
他の領域に比較して広大な面積を有している。
例えば直径300μmのワイヤ導線を用いる場合、70
0 X1500μIll”の面積を存するものとなる。
0 X1500μIll”の面積を存するものとなる。
このように、従来の半導体装置においては、ボンディン
グ用パッドの直下に大きな容積を有しているとともに広
大な面積を有している半導体層が存在しており、この部
分のソース−ドレイン間又はコレクターベース間の寄生
容量は著しく大きなものとなり、スイッチングスピード
が低下する欠点がある。
グ用パッドの直下に大きな容積を有しているとともに広
大な面積を有している半導体層が存在しており、この部
分のソース−ドレイン間又はコレクターベース間の寄生
容量は著しく大きなものとなり、スイッチングスピード
が低下する欠点がある。
さらに、従来の半導体装置においては、高耐圧を達成す
るために、同時に形成されるベース領域とFLRの拡散
層を、その曲率半径をある程度大きくする必要があるの
で深く拡散形成している。しかし、このように深く拡散
形成すると、不純物の濃度勾配は緩やかなものとなり周
波数特性が悪くなる欠点がある。
るために、同時に形成されるベース領域とFLRの拡散
層を、その曲率半径をある程度大きくする必要があるの
で深く拡散形成している。しかし、このように深く拡散
形成すると、不純物の濃度勾配は緩やかなものとなり周
波数特性が悪くなる欠点がある。
上述したこのような欠点は上述したプレーナ型トランジ
スタやMOS )ランジスタだけに限られるものではな
く、5IT(静電誘導トランジスタ)やダイオードを具
える半導体装置においても同様に生ずるものである。
スタやMOS )ランジスタだけに限られるものではな
く、5IT(静電誘導トランジスタ)やダイオードを具
える半導体装置においても同様に生ずるものである。
本発明の目的は、ボンディング用パッド直下の半導体層
の寄生容量を減少せしめることによって高速で動作する
とともに周波数特性が改善された高性能の高耐圧半導体
装置を提供しようとするものである。
の寄生容量を減少せしめることによって高速で動作する
とともに周波数特性が改善された高性能の高耐圧半導体
装置を提供しようとするものである。
(問題点を解決するための手段)
本発明は半導体基体に形成した活性半導体領域と、この
活性半導体領域を囲む少なくとも1つのフィールド・リ
ミッティング・リングとを有し、活性半導体領域に接続
された、ワイヤ導線による電極取り出し金属膜を半導体
基体主面上に絶縁膜を介して形成した半導体装置におい
て、上記電極取り出し金属膜を、少なくとも最内側のフ
ィールド・リミッティング・リングの上方に設けるとと
もに前記活性半導体領域をフィールド・リミティング・
リングよりも浅く形成したことを特徴とするものである
。
活性半導体領域を囲む少なくとも1つのフィールド・リ
ミッティング・リングとを有し、活性半導体領域に接続
された、ワイヤ導線による電極取り出し金属膜を半導体
基体主面上に絶縁膜を介して形成した半導体装置におい
て、上記電極取り出し金属膜を、少なくとも最内側のフ
ィールド・リミッティング・リングの上方に設けるとと
もに前記活性半導体領域をフィールド・リミティング・
リングよりも浅く形成したことを特徴とするものである
。
(作 用)
本発明においては、ボンディング用バットである電極取
り出し金属膜を、この金属膜と電気的に接続されている
活性半導体領域から完全に分離されたフィールド・リミ
ッティング・リングの上方に設けたものであるが、この
フィールド・リミッティング・リングは寄生容量を構成
しないため、スイッチングスピードを向上することがで
きる。
り出し金属膜を、この金属膜と電気的に接続されている
活性半導体領域から完全に分離されたフィールド・リミ
ッティング・リングの上方に設けたものであるが、この
フィールド・リミッティング・リングは寄生容量を構成
しないため、スイッチングスピードを向上することがで
きる。
また、特にバイポーラ型トランジスタにおいては活性半
導体領域は浅く形成されているため、その不純物濃度勾
配は急峻なものとなり、周波数特性を向上することがで
きる。
導体領域は浅く形成されているため、その不純物濃度勾
配は急峻なものとなり、周波数特性を向上することがで
きる。
(実施例)
第1図は本発明の高耐圧半導体装置の第1の実施例を示
すものであり、本例ではバイポーラトランジスタをシリ
コンチップに形成したものである。
すものであり、本例ではバイポーラトランジスタをシリ
コンチップに形成したものである。
n1型半導体基板41上にn型エビキタシャル層42を
成長させ、このエピタキシャル層にはベース領域を構成
するp型半導体層43およびエミッタ領域を構成するn
゛型型半体体層44形成するとともにフィールド・リミ
ッティング・リング(FLR)50a。
成長させ、このエピタキシャル層にはベース領域を構成
するp型半導体層43およびエミッタ領域を構成するn
゛型型半体体層44形成するとともにフィールド・リミ
ッティング・リング(FLR)50a。
50bを形成する。エピタキシャル層42の表面には絶
縁膜45を形成し、この絶縁膜上にエミッタ電極金属膜
46と、ベース電極金属膜47とを形成し、これら金属
膜を絶縁膜45にあけた開口45aおよび45bを経て
それぞれp型半導体層43およびn゛型型半体体層44
オーミック接続する。またこれら金属電極膜46および
47は絶縁膜45上を延在させエミッタボンディング用
パッド46aおよびベースボンディング用パッド47a
を形成し、これらボンディング用パッドにワイヤ導線4
8および49をボンディングする。本発明においては、
第1図(a)に示すように内側のFLR50aの一部を
内方に突出させ、この部分の上方に絶縁膜45を介して
ボンディング用バット46aおよび47aを形成する。
縁膜45を形成し、この絶縁膜上にエミッタ電極金属膜
46と、ベース電極金属膜47とを形成し、これら金属
膜を絶縁膜45にあけた開口45aおよび45bを経て
それぞれp型半導体層43およびn゛型型半体体層44
オーミック接続する。またこれら金属電極膜46および
47は絶縁膜45上を延在させエミッタボンディング用
パッド46aおよびベースボンディング用パッド47a
を形成し、これらボンディング用パッドにワイヤ導線4
8および49をボンディングする。本発明においては、
第1図(a)に示すように内側のFLR50aの一部を
内方に突出させ、この部分の上方に絶縁膜45を介して
ボンディング用バット46aおよび47aを形成する。
FLR50aはp型半導体層43から独立した島領域と
して構成されており、ボンディング用パット46aおよ
び47aに電気的に接続されていないので、コレクター
ベース接合容量は小さくなり、スイッチングスピードが
高速となる。さらに、FLR50a上に形成されたボン
ディング用バンドにはベースと同じバイアスが印加され
るのでフィールド・プレートとして働き、信頼性も向上
することになる。このようにフィールド・プレートとし
て作用させるためにボンディング用パッドは最外側のF
LR50bまでは延在させないように構成しである。さ
らに、ベース領域を構成するP型半導体層43はFLR
5,Oa、50bよりも浅く形成されているのでベース
領域での不純物濃度勾配は急となり、周波数特性は著し
く向上することになる。このようにしてスイッチング・
スピードが速く、周波数特性の優れた高性能の高耐圧バ
イポーラトランジスタが得られる。
して構成されており、ボンディング用パット46aおよ
び47aに電気的に接続されていないので、コレクター
ベース接合容量は小さくなり、スイッチングスピードが
高速となる。さらに、FLR50a上に形成されたボン
ディング用バンドにはベースと同じバイアスが印加され
るのでフィールド・プレートとして働き、信頼性も向上
することになる。このようにフィールド・プレートとし
て作用させるためにボンディング用パッドは最外側のF
LR50bまでは延在させないように構成しである。さ
らに、ベース領域を構成するP型半導体層43はFLR
5,Oa、50bよりも浅く形成されているのでベース
領域での不純物濃度勾配は急となり、周波数特性は著し
く向上することになる。このようにしてスイッチング・
スピードが速く、周波数特性の優れた高性能の高耐圧バ
イポーラトランジスタが得られる。
また、本実施例の数値例を示すと、ベースP型半導体層
43の深さは2〜3μm、エミッタn゛型半導体層44
の深さは1.5 #n+、FLR50a、50bの深さ
は10μmである。また、他の数値例では前記の深さは
それぞれ1〜1.5 pta、 0.5〜0.75μm
および5μmである。一般にベースP型半導体層43の
深さり、とFLR50a、50bの深さD2は、D、≦
0.7 x[l、の関係を満たすように構成するのが好
適である。
43の深さは2〜3μm、エミッタn゛型半導体層44
の深さは1.5 #n+、FLR50a、50bの深さ
は10μmである。また、他の数値例では前記の深さは
それぞれ1〜1.5 pta、 0.5〜0.75μm
および5μmである。一般にベースP型半導体層43の
深さり、とFLR50a、50bの深さD2は、D、≦
0.7 x[l、の関係を満たすように構成するのが好
適である。
第2図(a)〜(C)は第1図に示したバイポーラトラ
ンジスタを有する高耐圧半導体装置の製造工程を説明す
るための断面図である。n゛゛半導体基板41上に低不
純物濃度のn型エピタキシャル層42を成長させ、nオ
ンn゛構造の半導体基体を構成する。次にp型不純物を
選択拡散してp型のフィールド・リミッティング・リン
グ50aおよび50bを深く形成した後、表面に酸化膜
45を形成する。
ンジスタを有する高耐圧半導体装置の製造工程を説明す
るための断面図である。n゛゛半導体基板41上に低不
純物濃度のn型エピタキシャル層42を成長させ、nオ
ンn゛構造の半導体基体を構成する。次にp型不純物を
選択拡散してp型のフィールド・リミッティング・リン
グ50aおよび50bを深く形成した後、表面に酸化膜
45を形成する。
この状態を第2図(a)に示す。
次に酸化膜45に開口を形成し、p型不純物を選択拡散
してp型ベース拡散層43を浅く形成する。
してp型ベース拡散層43を浅く形成する。
この状態を第2図(b)に示す。
さらに、酸化膜45に開口を形成してp型ベース拡散層
43中にn型不純物を拡散してn++エミッタ拡散層4
4を形成する。この状態を第2図(c)に示す。
43中にn型不純物を拡散してn++エミッタ拡散層4
4を形成する。この状態を第2図(c)に示す。
最後に酸化膜45にコンタクト用開口45aおよび45
bを形成した後へ2膜を被着し、これをパターニングし
て電極膜46および47を形成し、第2図(d)に示す
ようなバイポーラトランジスタを製造することができる
。
bを形成した後へ2膜を被着し、これをパターニングし
て電極膜46および47を形成し、第2図(d)に示す
ようなバイポーラトランジスタを製造することができる
。
本発明の高耐圧半導体装置ではボンティング用バンドの
位置が従来の半導体装置と相違しているとともにp型F
LRとp型ベース拡散層とを同時ではなく、順次に形成
しているが、製造工程がそれほど複雑とはならない。
位置が従来の半導体装置と相違しているとともにp型F
LRとp型ベース拡散層とを同時ではなく、順次に形成
しているが、製造工程がそれほど複雑とはならない。
第3図は本発明の高耐圧半導体装置の第2実施例を示す
ものであり、DSA−MOS )ランジスタを形成した
ものである。n++半導体基板61上にn型エピタキシ
ャル層62を形成してnオンn+構造のシリコン基体を
構成する。エピタキシャル層62には、選択的にセル内
に位置し、ソースAf電極とのオーミックコンタクト抵
抗を改善するための第tp”型半導体層63aと、セル
集合体の周囲に位置する第2p゛型半導体層63bと、
この第2p”型半導体層の周囲をリング状に囲むp゛型
型半体体層り成るFLR63cおよび63dとを具えて
いる。
ものであり、DSA−MOS )ランジスタを形成した
ものである。n++半導体基板61上にn型エピタキシ
ャル層62を形成してnオンn+構造のシリコン基体を
構成する。エピタキシャル層62には、選択的にセル内
に位置し、ソースAf電極とのオーミックコンタクト抵
抗を改善するための第tp”型半導体層63aと、セル
集合体の周囲に位置する第2p゛型半導体層63bと、
この第2p”型半導体層の周囲をリング状に囲むp゛型
型半体体層り成るFLR63cおよび63dとを具えて
いる。
従来の半導体装置においては、第5図に示したようにセ
ル集合体の周囲に位置する第2p+型半導体層15bと
連続するp+型型溝導体層15dよび15eの上方にボ
ンディング用パッドを形成していたが、本発明では第2
p“型半導体層63bとは独立して形成されているPL
R63cの上方に形成する。さらに、本発明においては
第2p”型半導体層63bをフィールド・リミッティン
グ・リング63cおよび63dより浅く形成する。
ル集合体の周囲に位置する第2p+型半導体層15bと
連続するp+型型溝導体層15dよび15eの上方にボ
ンディング用パッドを形成していたが、本発明では第2
p“型半導体層63bとは独立して形成されているPL
R63cの上方に形成する。さらに、本発明においては
第2p”型半導体層63bをフィールド・リミッティン
グ・リング63cおよび63dより浅く形成する。
次にゲート用絶縁膜64を約1000人の厚さに形成し
た後、ゲート電極材料となる多結晶シリコン膜65を約
6000人の厚さに選択的に形成する。続いてゲート多
結晶シリコン膜65をマスクとしてボロンイオン注入を
行い、チャンネル領域を構成するp型半導体層66を形
成する。次にリンイオン注入を行い、ソース領域を構成
するn゛型型厚導体層67形成した後、CVD法にてシ
リコン酸化膜68を形成する。続いてシリコン酸化膜6
日に電極取り出し用開口を形成した後、へl電極膜69
を約4μmの厚さに選択的に形成する。この際、Al電
極膜69をシリコン酸化膜68上に選択的に形成すると
ともにボンディング用パッド69aおよび69bを形成
する。
た後、ゲート電極材料となる多結晶シリコン膜65を約
6000人の厚さに選択的に形成する。続いてゲート多
結晶シリコン膜65をマスクとしてボロンイオン注入を
行い、チャンネル領域を構成するp型半導体層66を形
成する。次にリンイオン注入を行い、ソース領域を構成
するn゛型型厚導体層67形成した後、CVD法にてシ
リコン酸化膜68を形成する。続いてシリコン酸化膜6
日に電極取り出し用開口を形成した後、へl電極膜69
を約4μmの厚さに選択的に形成する。この際、Al電
極膜69をシリコン酸化膜68上に選択的に形成すると
ともにボンディング用パッド69aおよび69bを形成
する。
ボンディング用パッド69aはゲート多結晶シリコン膜
65に接続されており、ここにはゲートワイヤ導線70
をボンディングする。また、ボンディング用パッド69
bはn゛型型厚導体層67よびp型半導体層66の双方
に接続されており、ここにはソースワイヤ導線71がボ
ンディングされている。
65に接続されており、ここにはゲートワイヤ導線70
をボンディングする。また、ボンディング用パッド69
bはn゛型型厚導体層67よびp型半導体層66の双方
に接続されており、ここにはソースワイヤ導線71がボ
ンディングされている。
上述した本発明の半導体装置においては、ボンディング
用パッド69aおよび69bの直下に位置するFLR6
3cは第2p+型半導体層63bがら分離して島状に形
成されているので、ソース−ドレイン間の寄生容量はき
わめて小さくなり、スイッチングスピードは著しく向上
する。。さらに、フィールド・リミッティング・リング
63c、63dは十分深く形成されているので高耐圧を
達成することができる。
用パッド69aおよび69bの直下に位置するFLR6
3cは第2p+型半導体層63bがら分離して島状に形
成されているので、ソース−ドレイン間の寄生容量はき
わめて小さくなり、スイッチングスピードは著しく向上
する。。さらに、フィールド・リミッティング・リング
63c、63dは十分深く形成されているので高耐圧を
達成することができる。
本発明は上述した実施例に限定されるものではなく、幾
多の変更や変形が可能である。本発明は上述したMIS
半導体装置およびバイポーラ型半導体装置に限定される
ものではなく、例えば静電誘導型半導体装置、ダイオー
ド等のボンディング用パッドを有する半導体装置にも適
用することができる。また、個別半導体装置は勿論のこ
と、高周波数トランジスタ、大電力トランジスタ、低耐
圧トランジスタ等を共存させた複合集積回路にも適用可
能である。さらに、上述した実施例において、p型とn
型とを逆とすることもできる。さらにまた、n型エピタ
キシャル層は引き上げ法によって形成されたn型半導体
層でもよい。
多の変更や変形が可能である。本発明は上述したMIS
半導体装置およびバイポーラ型半導体装置に限定される
ものではなく、例えば静電誘導型半導体装置、ダイオー
ド等のボンディング用パッドを有する半導体装置にも適
用することができる。また、個別半導体装置は勿論のこ
と、高周波数トランジスタ、大電力トランジスタ、低耐
圧トランジスタ等を共存させた複合集積回路にも適用可
能である。さらに、上述した実施例において、p型とn
型とを逆とすることもできる。さらにまた、n型エピタ
キシャル層は引き上げ法によって形成されたn型半導体
層でもよい。
(発明の効果)
本発明によれば、ボンディング用パッド直下の広大な容
積を持つ半導体領域をソース領域又はベース領域から独
立分離したフィールド・リミッティング・リングとして
構成したため、ソース−ドレイン間又はコレクターベー
ス間の接合容量を小さくすることができ、したがってス
イッチングスピードを向上することができ、特にバイポ
ーラ型トランジスタにおいては活性半導体領域を浅く形
成したため周波数特性を改善することができる。
積を持つ半導体領域をソース領域又はベース領域から独
立分離したフィールド・リミッティング・リングとして
構成したため、ソース−ドレイン間又はコレクターベー
ス間の接合容量を小さくすることができ、したがってス
イッチングスピードを向上することができ、特にバイポ
ーラ型トランジスタにおいては活性半導体領域を浅く形
成したため周波数特性を改善することができる。
また、フィールド・リミッティング・リングを複数個設
け、ボンディング用バンドを最外側のフィールド・リミ
ッティング・リングには達しないように形成する場合に
はボンディング用パッドはフィールド・プレートとして
の作用を持つことになり、動作の安定性が改善される効
果を得ることもできる。
け、ボンディング用バンドを最外側のフィールド・リミ
ッティング・リングには達しないように形成する場合に
はボンディング用パッドはフィールド・プレートとして
の作用を持つことになり、動作の安定性が改善される効
果を得ることもできる。
第1図(a)および(b)は本発明の高耐圧半導体装置
の第1実施例の構成を示す断面図および平面図、 第2図(a)〜(d)は同じくその順次の製造工程にお
ける構成を示す断面図、 第3図は本発明の高耐圧半導体装置の第2実施例の構成
を示す断面図、 第4図(a)および(b)は従来の半導体装置の一例の
構成を示す平面図おjび断面図、 第5図は従来の半導体装置の他の例の構成を示す断面図
、 第6図(a)および(b)は同じ(その一部分の構成を
示す平面図および断面図である。 41−・n9型半導体基板 42−・−・n型エピキ
シャル層43−・・・p型ベース領域 44−・n
型エミッタ領域45・−・絶縁膜 46a、 47a・・・・・ボンディング用パッド48
.49−・・・・ワイヤ導線 50a、50b・・−フィールド・リミッティング・リ
ング6 t−n ”型半導体基板、62・=n型エビキ
シャル層63a・−・・第1p”型半導体層 63b −第2p+型半導体層 63c、 63d・・・・フィールド・リミッティング
・リング64・−ゲート絶縁膜 65・−多結晶シ
リコン膜66−・p型半導体層 67−・n゛型型
溝導体層68・・絶縁膜 69−・電極金属
膜69a、69b−・−ボンディング用パッド70.7
1・−ワイヤ導線 同 弁理士 杉 村 興 作eI3
− M
ノー−Q ℃ 1〜−一
−−l第4図 第6図 (a) (b)
の第1実施例の構成を示す断面図および平面図、 第2図(a)〜(d)は同じくその順次の製造工程にお
ける構成を示す断面図、 第3図は本発明の高耐圧半導体装置の第2実施例の構成
を示す断面図、 第4図(a)および(b)は従来の半導体装置の一例の
構成を示す平面図おjび断面図、 第5図は従来の半導体装置の他の例の構成を示す断面図
、 第6図(a)および(b)は同じ(その一部分の構成を
示す平面図および断面図である。 41−・n9型半導体基板 42−・−・n型エピキ
シャル層43−・・・p型ベース領域 44−・n
型エミッタ領域45・−・絶縁膜 46a、 47a・・・・・ボンディング用パッド48
.49−・・・・ワイヤ導線 50a、50b・・−フィールド・リミッティング・リ
ング6 t−n ”型半導体基板、62・=n型エビキ
シャル層63a・−・・第1p”型半導体層 63b −第2p+型半導体層 63c、 63d・・・・フィールド・リミッティング
・リング64・−ゲート絶縁膜 65・−多結晶シ
リコン膜66−・p型半導体層 67−・n゛型型
溝導体層68・・絶縁膜 69−・電極金属
膜69a、69b−・−ボンディング用パッド70.7
1・−ワイヤ導線 同 弁理士 杉 村 興 作eI3
− M
ノー−Q ℃ 1〜−一
−−l第4図 第6図 (a) (b)
Claims (1)
- 1.半導体基体に形成した活性半導体領域と、この活性
半導体領域を囲む少なくとも1つのフィールド・リミッ
ティング・リングとを有し、活性半導体領域に接続され
た、ワイヤ導線による電極取り出し金属膜を半導体基体
主面上に絶縁膜を介して形成した半導体装置において、
上記電極取り出し金属膜を、少なくとも最内側のフィー
ルド・リミッティング・リングの上方に設けるとともに
前記活性半導体領域をフィールド・リミッティング・リ
ングよりも浅く形成したことを特徴とする高耐圧半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12629785A JPS61285764A (ja) | 1985-06-12 | 1985-06-12 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12629785A JPS61285764A (ja) | 1985-06-12 | 1985-06-12 | 高耐圧半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61285764A true JPS61285764A (ja) | 1986-12-16 |
Family
ID=14931719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12629785A Pending JPS61285764A (ja) | 1985-06-12 | 1985-06-12 | 高耐圧半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61285764A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1063705A2 (en) * | 1999-06-24 | 2000-12-27 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor having high breakdown withstand capacity |
JP2006196661A (ja) * | 2005-01-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
US20110101486A1 (en) * | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Bipolar transistor |
WO2013058232A1 (ja) * | 2011-10-17 | 2013-04-25 | ローム株式会社 | チップダイオードおよびダイオードパッケージ |
-
1985
- 1985-06-12 JP JP12629785A patent/JPS61285764A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1063705A2 (en) * | 1999-06-24 | 2000-12-27 | Shindengen Electric Manufacturing Company, Limited | Field effect transistor having high breakdown withstand capacity |
JP2006196661A (ja) * | 2005-01-13 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
US20110101486A1 (en) * | 2009-11-02 | 2011-05-05 | Analog Devices, Inc. | Bipolar transistor |
US20120112307A1 (en) * | 2009-11-02 | 2012-05-10 | Analog Devices, Inc. | Bipolar transistor with guard region |
US8350352B2 (en) * | 2009-11-02 | 2013-01-08 | Analog Devices, Inc. | Bipolar transistor |
US8357985B2 (en) * | 2009-11-02 | 2013-01-22 | Analog Devices, Inc. | Bipolar transistor with guard region |
WO2013058232A1 (ja) * | 2011-10-17 | 2013-04-25 | ローム株式会社 | チップダイオードおよびダイオードパッケージ |
JP2014029975A (ja) * | 2011-10-17 | 2014-02-13 | Rohm Co Ltd | チップダイオードおよびダイオードパッケージ |
US9054072B2 (en) | 2011-10-17 | 2015-06-09 | Rohm Co., Ltd. | Chip diode and diode package |
US9385093B2 (en) | 2011-10-17 | 2016-07-05 | Rohm Co., Ltd. | Chip diode and diode package |
US9659875B2 (en) | 2011-10-17 | 2017-05-23 | Rohm Co., Ltd. | Chip part and method of making the same |
US9773925B2 (en) | 2011-10-17 | 2017-09-26 | Rohm Co., Ltd. | Chip part and method of making the same |
US10164125B2 (en) | 2011-10-17 | 2018-12-25 | Rohm Co., Ltd. | Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit |
US10593814B2 (en) | 2011-10-17 | 2020-03-17 | Rohm Co., Ltd. | Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit |
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