JPS61285764A - 高耐圧半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体基体に複数の活性半導体領域を形成し、
成る活性半導体領域に接続された電極取り出し金属膜を
半導体基体の主面上に絶縁膜を介して形成し、この電極
取り出し金属膜にワイヤ導線をボンディングにより接続
するようにした半導体装置に関するものであり、とくに
高耐圧化を図るために活性半導体領域を囲むようにフィ
ールド・リミッティング・リングを形成した高耐圧半導
体装置において、寄生容量を減少せしるめることによっ
てスイッチングスピードの向上を図るとともに周波数特
性の向上を図る技術に関するものである。

（従来の技術） 近年において、微細加工の技術向上により、素子の限界
近くまで微細化が駆使され、そのため、素子の寄生容量
が減少され、高速で高性能な半導体装置あるいは半導体
集積回路が出現してきている。しかしながら全てにおい
て微細化ができるのではなく、微細化が可能である部分
と、そうでない部分とがある。

特に大電力用トランジスタにおいては、電流容量が大き
いため、電極取り出しワイヤ導線には太いものが使われ
、それにともなって、ワイヤ導線と接合されるボンディ
ング用パッドと呼ばれる広いへｌ膜パターンが存在し、
大電力用素子はど、このボンディング用バンドは面積の
大きな領域が必要とされている。一般的にボンディング
用パッド直下の半導体領域はバイポーラ型トランジスタ
ではベース領域、ＭＯＳ型トランジスタにおいてはソー
ス領域と同じバイアスが印加される領域となっている。

第４図はバイポーラ型トランジスタを形成した従来の高
耐圧半導体装置の構造を示すものであり、同図（ａ）は
線図的平面図、（ｂ）は同図（ａ）のＡ−Ａ線で切った
断面図である。シリコンチップ上にはベース領域とエミ
ッタ領域に対する２つのボンディング用バンドが形成さ
れている。ｎ３型シリコン半導体基板１上にｎ型シリコ
ンエピタキシャル層２を成長させてｎオンｎ゛構造のシ
リコン基体を構成している。エピタキシャル層２内には
、活性半導体領域であるベース領域として作用するｐ型
半導体層３を形成し、このｐ形半導体層内に活性半導体
領域であるエミッタ領域として作用するｎ＋型型厚導体
層４形成している。エピタキシャルＮ２の主面上には絶
縁膜５を形成し、この絶縁膜にあけた開口５ａを経てｎ
°型型半体体層４オーミック接続されたエミッタ１１電
極膜６を絶縁膜５上に延在させ、大面積のボンディング
用パッド６ａを構成し、ここにワイヤ導線８をボンディ
ングにより接続している。また、絶縁膜５にあけた別の
開口５ｂを経てｐ型半導体層３にオーミック接続された
ベースＡｎ電極膜７も絶縁膜５上に延在させ、ボンディ
ング用パッド７ａを構成し、ここにワイヤ導ｖＡ９をボ
ンディングにより接続している。

なお、第４図において、バイポーラトランジスタを囲む
ように２本のｐ型半導体層より成るフィールド・リミフ
ティング・リング（以下ＦＬＲと略記する）　１０ａ、
　１０ｂが形成されており、高耐圧化を図っている。

従来のＭＯＳ型トランジスタは低耐圧、低電力デバイス
と考えられていたが、最近の半導体製造技術あるいは回
路設計技術等の発展に伴い、高耐圧、大電力設計が可能
となり、現在ではパワーデバイスとしてその地位を確保
するに至っている。

かかるパワーＭＯＳトランジスタの代表的なものとして
、ＤＳＡ　（Ｄｉｆｆｕｓｉｏｎ　Ｓｅｌｆ−Ａｌｉｇ
ｎｍｅｎｔ）構造のものが有る。ＤＳＡ−ＭＯＳ　）ラ
ンジスタは、二重拡散によりチャンネル領域を自己整合
的に形成するもので、格子形のゲート多結晶シリコン電
極に囲まれた同一の拡散窓によりチャンネル領域を形成
するためのｐ彫工細物拡散とソース領域を形成するため
のｎ＋形不純物拡散とをおこなっているのが特徴である
。

第５図はＤＳＡ−ＭＯＳ　　）ランジスタを形成した従
来の高耐圧半導体装置の構造を示すものであり、第６図
（ａ）はセル構造を、Ａｌ電極膜等を除去して示す平面
図であり、第６図（ｂ）は第６図（ａ）のＡ−ＡｖＡに
沿う断面図である。ｎ゛゛半導体基板１１上に、これよ
りも低不純物濃度のｎ形エピタキシャル層１２を形成し
たｎオンｎ９構造となっており、これらがドレイン領域
を構成している。ドレイン電極は図面に示していないが
、半導体基板１１の裏面に形成されている。エピタキシ
ャル層１２上にはゲート酸化膜１３を介してゲート多結
晶シリコン膜１４が形成されており、この多結晶シリコ
ン膜１４には開口が形成されており、所謂セルを構成し
ている。エピタキシャル層１２内にはｐ゛型型溝導体層
１５ｐ型半導体層１６およびｎ＋型型環導体層１７形成
されている。チャンネル長はｐ型半導体層１６とｎ＋型
型環導体層１７の拡散の深さの差で決まるので、チャン
ネル長が数ミクロン以下と極めて短いチャンネル領域が
形成できる。ソース金属電極膜１８はｎ゛型型温導体層
１７、ｐ型半導体層１６に接しているｐ゛型型溝導体層
１５の両方にオーミック接続されている。またゲート電
極金属膜１９は多結晶シリコン膜１４に接続されている
。これらのソースおよびゲート電極金属膜１８および１
９は絶縁膜２０上を延在させ、面積の広いボンディング
用パッド１８ａおよび１９ａを構成し、これらボンディ
ング用パッドにワイヤ導ｖＡ２１および２２をそれぞれ
ボンディングして接続している。

ここでｐ＋型型溝導体層１５セル内に位置する第１ｐ”
型半導体層１５ａと、セルが集合して成るセル集合領域
の周囲を囲むように位置する第２ｐ”型半導体層１５ｂ
と、ソース−ドレイン間耐圧（Ｖｎｓｓ）を大きくする
ために、第２ｐ＋型半導体層１５ｂをさらに囲むように
設けた第３ｐ＋型半導体層より成るＦＬＲ１５ｃと、ソ
ース領域とゲート領域に対するボンディング用パッド１
８ａおよび１９ａの直下に位置し、前記セル集合領域を
囲むように位置する第２ｐ゛型半導体層１５ｂと連続し
て形成されている第４ｐ°型半導体層１５ｄおよび第５
ｐ”型半導体層１５ｅとが同一のプロセス工程にて一緒
に形成されている。

ゲート多結晶シリコン膜１３のパターンは格子状のもの
やストライプ状のものがあるが第６図（ａ）では格子状
のパターンを示している。ゲート・ソース間に正の電圧
を加えてチャンネルをオンさせると、電流は半導体基板
１１から縦方向に流れ、チャンネル領域を通ってソース
領域に流れ込む。したがって、この電流を取り出すため
、一般的にはＡｌの広い面積を有するボンディング用パ
ッド１８ａが形成され、このボンディング用パッドから
ワイヤ導線２１を引き出している。ソース電極１８は、
セルと呼ばれるゲート多結晶シリコン膜１４に形成した
開口内に位置する第１ｐ”型半導体層１５ａと、セルが
集合されて成る集合体の周囲を取り囲んでいる第２ｐ＋
型半導体層１５ｂと、ボンディング用パッド１８ａの直
下の第４．第５半導体層１５ｄ、　１５ｅとに電気的に
接続されている。したがってゲート電極のボンディング
用パッド１９ａ直下の第５ｐ３型半導体層１５ｄもソー
ス領域と同じ電位を持つことになる。

（発明が解決しようとする問題点） 上述した構成の高耐圧半導体装置において、ＭＯＳトラ
ンジスタのスイッチングスピードを向上させる一要因と
して、ソース−ドレイン間接合容量を減少させることが
ある。このソース−ドレイン間の接合容量を減少させる
のには、ソース領域の不純物濃度を低（抑え、さらにま
た限られたシリコンチップ内に占めるソース領域の容量
を極力小さく抑えることも重要なことである。一方、プ
レーナ型の大電力、高耐圧用トランジスタにおいては、
成る一定の深さに不純物拡散（バイポーラトランジスタ
ではベース領域３を形成するための拡散であり、ＭＯＳ
　）ランジスタではｐ＋型型温導体層１５形成するため
の拡散）を施さなければ高耐圧で安全動作領域の広いト
ランジスタは得られにくい。

当然のごと＜　、ＤＳＡ−ＭＯＳ　）ランジスタにおい
ては、ｐ°型型厚導体層１５深く形成することはソース
領域の容積が大きくなることになる。しかも、ボンディ
ング用パッド直下のｐ“型半導体層１５ｄ、　１５ｅは
他の領域に比較して広大な面積を有している。

例えば直径３００μｍのワイヤ導線を用いる場合、７０
０　Ｘ１５００μＩｌｌ”の面積を存するものとなる。

このように、従来の半導体装置においては、ボンディン
グ用パッドの直下に大きな容積を有しているとともに広
大な面積を有している半導体層が存在しており、この部
分のソース−ドレイン間又はコレクターベース間の寄生
容量は著しく大きなものとなり、スイッチングスピード
が低下する欠点がある。

さらに、従来の半導体装置においては、高耐圧を達成す
るために、同時に形成されるベース領域とＦＬＲの拡散
層を、その曲率半径をある程度大きくする必要があるの
で深く拡散形成している。しかし、このように深く拡散
形成すると、不純物の濃度勾配は緩やかなものとなり周
波数特性が悪くなる欠点がある。

上述したこのような欠点は上述したプレーナ型トランジ
スタやＭＯＳ　）ランジスタだけに限られるものではな
く、５ＩＴ（静電誘導トランジスタ）やダイオードを具
える半導体装置においても同様に生ずるものである。

本発明の目的は、ボンディング用パッド直下の半導体層
の寄生容量を減少せしめることによって高速で動作する
とともに周波数特性が改善された高性能の高耐圧半導体
装置を提供しようとするものである。

（問題点を解決するための手段） 本発明は半導体基体に形成した活性半導体領域と、この
活性半導体領域を囲む少なくとも１つのフィールド・リ
ミッティング・リングとを有し、活性半導体領域に接続
された、ワイヤ導線による電極取り出し金属膜を半導体
基体主面上に絶縁膜を介して形成した半導体装置におい
て、上記電極取り出し金属膜を、少なくとも最内側のフ
ィールド・リミッティング・リングの上方に設けるとと
もに前記活性半導体領域をフィールド・リミティング・
リングよりも浅く形成したことを特徴とするものである
。

（作　　用） 本発明においては、ボンディング用バットである電極取
り出し金属膜を、この金属膜と電気的に接続されている
活性半導体領域から完全に分離されたフィールド・リミ
ッティング・リングの上方に設けたものであるが、この
フィールド・リミッティング・リングは寄生容量を構成
しないため、スイッチングスピードを向上することがで
きる。

また、特にバイポーラ型トランジスタにおいては活性半
導体領域は浅く形成されているため、その不純物濃度勾
配は急峻なものとなり、周波数特性を向上することがで
きる。

（実施例） 第１図は本発明の高耐圧半導体装置の第１の実施例を示
すものであり、本例ではバイポーラトランジスタをシリ
コンチップに形成したものである。

ｎ１型半導体基板４１上にｎ型エビキタシャル層４２を
成長させ、このエピタキシャル層にはベース領域を構成
するｐ型半導体層４３およびエミッタ領域を構成するｎ
゛型型半体体層４４形成するとともにフィールド・リミ
ッティング・リング（ＦＬＲ）５０ａ。

５０ｂを形成する。エピタキシャル層４２の表面には絶
縁膜４５を形成し、この絶縁膜上にエミッタ電極金属膜
４６と、ベース電極金属膜４７とを形成し、これら金属
膜を絶縁膜４５にあけた開口４５ａおよび４５ｂを経て
それぞれｐ型半導体層４３およびｎ゛型型半体体層４４
オーミック接続する。またこれら金属電極膜４６および
４７は絶縁膜４５上を延在させエミッタボンディング用
パッド４６ａおよびベースボンディング用パッド４７ａ
を形成し、これらボンディング用パッドにワイヤ導線４
８および４９をボンディングする。本発明においては、
第１図（ａ）に示すように内側のＦＬＲ５０ａの一部を
内方に突出させ、この部分の上方に絶縁膜４５を介して
ボンディング用バット４６ａおよび４７ａを形成する。

ＦＬＲ５０ａはｐ型半導体層４３から独立した島領域と
して構成されており、ボンディング用パット４６ａおよ
び４７ａに電気的に接続されていないので、コレクター
ベース接合容量は小さくなり、スイッチングスピードが
高速となる。さらに、ＦＬＲ５０ａ上に形成されたボン
ディング用バンドにはベースと同じバイアスが印加され
るのでフィールド・プレートとして働き、信頼性も向上
することになる。このようにフィールド・プレートとし
て作用させるためにボンディング用パッドは最外側のＦ
ＬＲ５０ｂまでは延在させないように構成しである。さ
らに、ベース領域を構成するＰ型半導体層４３はＦＬＲ
５，Ｏａ、５０ｂよりも浅く形成されているのでベース
領域での不純物濃度勾配は急となり、周波数特性は著し
く向上することになる。このようにしてスイッチング・
スピードが速く、周波数特性の優れた高性能の高耐圧バ
イポーラトランジスタが得られる。

また、本実施例の数値例を示すと、ベースＰ型半導体層
４３の深さは２〜３μｍ、エミッタｎ゛型半導体層４４
の深さは１．５　＃ｎ＋、ＦＬＲ５０ａ、５０ｂの深さ
は１０μｍである。また、他の数値例では前記の深さは
それぞれ１〜１．５　ｐｔａ、　０．５〜０．７５μｍ
および５μｍである。一般にベースＰ型半導体層４３の
深さり、とＦＬＲ５０ａ、５０ｂの深さＤ２は、Ｄ、≦
０．７　ｘ［ｌ、の関係を満たすように構成するのが好
適である。

第２図（ａ）〜（Ｃ）は第１図に示したバイポーラトラ
ンジスタを有する高耐圧半導体装置の製造工程を説明す
るための断面図である。ｎ゛゛半導体基板４１上に低不
純物濃度のｎ型エピタキシャル層４２を成長させ、ｎオ
ンｎ゛構造の半導体基体を構成する。次にｐ型不純物を
選択拡散してｐ型のフィールド・リミッティング・リン
グ５０ａおよび５０ｂを深く形成した後、表面に酸化膜
４５を形成する。

この状態を第２図（ａ）に示す。

次に酸化膜４５に開口を形成し、ｐ型不純物を選択拡散
してｐ型ベース拡散層４３を浅く形成する。

この状態を第２図（ｂ）に示す。

さらに、酸化膜４５に開口を形成してｐ型ベース拡散層
４３中にｎ型不純物を拡散してｎ＋＋エミッタ拡散層４
４を形成する。この状態を第２図（ｃ）に示す。

最後に酸化膜４５にコンタクト用開口４５ａおよび４５
ｂを形成した後へ２膜を被着し、これをパターニングし
て電極膜４６および４７を形成し、第２図（ｄ）に示す
ようなバイポーラトランジスタを製造することができる
。

本発明の高耐圧半導体装置ではボンティング用バンドの
位置が従来の半導体装置と相違しているとともにｐ型Ｆ
ＬＲとｐ型ベース拡散層とを同時ではなく、順次に形成
しているが、製造工程がそれほど複雑とはならない。

第３図は本発明の高耐圧半導体装置の第２実施例を示す
ものであり、ＤＳＡ−ＭＯＳ　）ランジスタを形成した
ものである。ｎ＋＋半導体基板６１上にｎ型エピタキシ
ャル層６２を形成してｎオンｎ＋構造のシリコン基体を
構成する。エピタキシャル層６２には、選択的にセル内
に位置し、ソースＡｆ電極とのオーミックコンタクト抵
抗を改善するための第ｔｐ”型半導体層６３ａと、セル
集合体の周囲に位置する第２ｐ゛型半導体層６３ｂと、
この第２ｐ”型半導体層の周囲をリング状に囲むｐ゛型
型半体体層り成るＦＬＲ６３ｃおよび６３ｄとを具えて
いる。

従来の半導体装置においては、第５図に示したようにセ
ル集合体の周囲に位置する第２ｐ＋型半導体層１５ｂと
連続するｐ＋型型溝導体層１５ｄよび１５ｅの上方にボ
ンディング用パッドを形成していたが、本発明では第２
ｐ“型半導体層６３ｂとは独立して形成されているＰＬ
Ｒ６３ｃの上方に形成する。さらに、本発明においては
第２ｐ”型半導体層６３ｂをフィールド・リミッティン
グ・リング６３ｃおよび６３ｄより浅く形成する。

次にゲート用絶縁膜６４を約１０００人の厚さに形成し
た後、ゲート電極材料となる多結晶シリコン膜６５を約
６０００人の厚さに選択的に形成する。続いてゲート多
結晶シリコン膜６５をマスクとしてボロンイオン注入を
行い、チャンネル領域を構成するｐ型半導体層６６を形
成する。次にリンイオン注入を行い、ソース領域を構成
するｎ゛型型厚導体層６７形成した後、ＣＶＤ法にてシ
リコン酸化膜６８を形成する。続いてシリコン酸化膜６
日に電極取り出し用開口を形成した後、へｌ電極膜６９
を約４μｍの厚さに選択的に形成する。この際、Ａｌ電
極膜６９をシリコン酸化膜６８上に選択的に形成すると
ともにボンディング用パッド６９ａおよび６９ｂを形成
する。

ボンディング用パッド６９ａはゲート多結晶シリコン膜
６５に接続されており、ここにはゲートワイヤ導線７０
をボンディングする。また、ボンディング用パッド６９
ｂはｎ゛型型厚導体層６７よびｐ型半導体層６６の双方
に接続されており、ここにはソースワイヤ導線７１がボ
ンディングされている。

上述した本発明の半導体装置においては、ボンディング
用パッド６９ａおよび６９ｂの直下に位置するＦＬＲ６
３ｃは第２ｐ＋型半導体層６３ｂがら分離して島状に形
成されているので、ソース−ドレイン間の寄生容量はき
わめて小さくなり、スイッチングスピードは著しく向上
する。。さらに、フィールド・リミッティング・リング
６３ｃ、６３ｄは十分深く形成されているので高耐圧を
達成することができる。

本発明は上述した実施例に限定されるものではなく、幾
多の変更や変形が可能である。本発明は上述したＭＩＳ
半導体装置およびバイポーラ型半導体装置に限定される
ものではなく、例えば静電誘導型半導体装置、ダイオー
ド等のボンディング用パッドを有する半導体装置にも適
用することができる。また、個別半導体装置は勿論のこ
と、高周波数トランジスタ、大電力トランジスタ、低耐
圧トランジスタ等を共存させた複合集積回路にも適用可
能である。さらに、上述した実施例において、ｐ型とｎ
型とを逆とすることもできる。さらにまた、ｎ型エピタ
キシャル層は引き上げ法によって形成されたｎ型半導体
層でもよい。

（発明の効果） 本発明によれば、ボンディング用パッド直下の広大な容
積を持つ半導体領域をソース領域又はベース領域から独
立分離したフィールド・リミッティング・リングとして
構成したため、ソース−ドレイン間又はコレクターベー
ス間の接合容量を小さくすることができ、したがってス
イッチングスピードを向上することができ、特にバイポ
ーラ型トランジスタにおいては活性半導体領域を浅く形
成したため周波数特性を改善することができる。

また、フィールド・リミッティング・リングを複数個設
け、ボンディング用バンドを最外側のフィールド・リミ
ッティング・リングには達しないように形成する場合に
はボンディング用パッドはフィールド・プレートとして
の作用を持つことになり、動作の安定性が改善される効
果を得ることもできる。

【図面の簡単な説明】

第１図（ａ）および（ｂ）は本発明の高耐圧半導体装置
の第１実施例の構成を示す断面図および平面図、 第２図（ａ）〜（ｄ）は同じくその順次の製造工程にお
ける構成を示す断面図、 第３図は本発明の高耐圧半導体装置の第２実施例の構成
を示す断面図、 第４図（ａ）および（ｂ）は従来の半導体装置の一例の
構成を示す平面図おｊび断面図、 第５図は従来の半導体装置の他の例の構成を示す断面図
、 第６図（ａ）および（ｂ）は同じ（その一部分の構成を
示す平面図および断面図である。 ４１−・ｎ９型半導体基板　　４２−・−・ｎ型エピキ
シャル層４３−・・・ｐ型ベース領域　　　４４−・ｎ
型エミッタ領域４５・−・絶縁膜 ４６ａ、　４７ａ・・・・・ボンディング用パッド４８
．４９−・・・・ワイヤ導線 ５０ａ、５０ｂ・・−フィールド・リミッティング・リ
ング６　ｔ−ｎ　”型半導体基板、６２・＝ｎ型エビキ
シャル層６３ａ・−・・第１ｐ”型半導体層 ６３ｂ　−第２ｐ＋型半導体層 ６３ｃ、　６３ｄ・・・・フィールド・リミッティング
・リング６４・−ゲート絶縁膜　　　６５・−多結晶シ
リコン膜６６−・ｐ型半導体層　　　６７−・ｎ゛型型
溝導体層６８・・絶縁膜　　　　　　６９−・電極金属
膜６９ａ、６９ｂ−・−ボンディング用パッド７０．７
１・−ワイヤ導線 同　　　弁理士　　杉　　　村　　　興　　　作ｅＩ３
− Ｍ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　ノー−Ｑ　　　　　　　　　　　℃ １〜−一　　　　　　　　　　　　　　　　　　　　　
　　　　　　−−ｌ第４図 第６図 （ａ） （ｂ）

Claims (1)

【特許請求の範囲】
1. １．半導体基体に形成した活性半導体領域と、この活性
   半導体領域を囲む少なくとも１つのフィールド・リミッ
   ティング・リングとを有し、活性半導体領域に接続され
   た、ワイヤ導線による電極取り出し金属膜を半導体基体
   主面上に絶縁膜を介して形成した半導体装置において、
   上記電極取り出し金属膜を、少なくとも最内側のフィー
   ルド・リミッティング・リングの上方に設けるとともに
   前記活性半導体領域をフィールド・リミッティング・リ
   ングよりも浅く形成したことを特徴とする高耐圧半導体
   装置。