JPS6126260A - Ｇｔｏサイリスタ - Google Patents
ＧｔｏサイリスタInfo
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- JPS6126260A JPS6126260A JP14709384A JP14709384A JPS6126260A JP S6126260 A JPS6126260 A JP S6126260A JP 14709384 A JP14709384 A JP 14709384A JP 14709384 A JP14709384 A JP 14709384A JP S6126260 A JPS6126260 A JP S6126260A
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- gate
- current
- turn
- voltage
- switch
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- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42308—Gate electrodes for thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Thyristors (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はＧＴＯサイリスタに関する。
従来の技術
最近パワーエレクトロニクスの分野では転流回路を必要
とするサイリスタに代わって自己消弧デ２、バイス（例
えばＧＴＯサイリスタ）が使用されるようになって来た
。ＧＴＯサイリスタ（以下ＧＴＯと略称する）は高耐圧
、大電流化が容易であり、すでに各機器に使用されてい
る。ＧＴＯの重要な評価項目に上記の他に可制御電流が
ある。この電流はゲート信号によってＧＴＯがしゃ断可
能なアノード電流のことである。特にＧＴＯではアノー
ド電流しゃ断の失敗は素子の永久破壊になるおそれがあ
るため、前記可制御電流は大きい程好ましい。しかし、
可制御電流はＮベース幅、カソード幅、Ｎベース中の少
数キャリアのライフタイムなどのＧＴＯ素子内部条件や
、スナバ回路のコンデンサ容量、配線インダクタンス、
ターンオフゲート電圧などの外部条件による影響を受け
る。これらの中でも特にＧＴＯｉ使用するときにはスナ
バ回路のコンデンサ容量、配線インダクタンスに注意す
る必要がある。例えば、コンデンサ容量が小さいとター
ンオフ時のアノード電流上昇＊ （ｄｖ＋、、、）が大
きくな）、また配線インダクタンスが大きいとスパイク
電圧が重畳されることになり、結局ターンオフ損失が増
大されてＧＴＯが破壊され易くなる。このため、ＧＴＯ
の使用に際してはコンデンサ容量を規定した夛、スナバ
回路の配線を短くして配線インダクタンスを低減させた
シしてスパイク電圧をある値以下に抑制させる必要があ
った。
とするサイリスタに代わって自己消弧デ２、バイス（例
えばＧＴＯサイリスタ）が使用されるようになって来た
。ＧＴＯサイリスタ（以下ＧＴＯと略称する）は高耐圧
、大電流化が容易であり、すでに各機器に使用されてい
る。ＧＴＯの重要な評価項目に上記の他に可制御電流が
ある。この電流はゲート信号によってＧＴＯがしゃ断可
能なアノード電流のことである。特にＧＴＯではアノー
ド電流しゃ断の失敗は素子の永久破壊になるおそれがあ
るため、前記可制御電流は大きい程好ましい。しかし、
可制御電流はＮベース幅、カソード幅、Ｎベース中の少
数キャリアのライフタイムなどのＧＴＯ素子内部条件や
、スナバ回路のコンデンサ容量、配線インダクタンス、
ターンオフゲート電圧などの外部条件による影響を受け
る。これらの中でも特にＧＴＯｉ使用するときにはスナ
バ回路のコンデンサ容量、配線インダクタンスに注意す
る必要がある。例えば、コンデンサ容量が小さいとター
ンオフ時のアノード電流上昇＊ （ｄｖ＋、、、）が大
きくな）、また配線インダクタンスが大きいとスパイク
電圧が重畳されることになり、結局ターンオフ損失が増
大されてＧＴＯが破壊され易くなる。このため、ＧＴＯ
の使用に際してはコンデンサ容量を規定した夛、スナバ
回路の配線を短くして配線インダクタンスを低減させた
シしてスパイク電圧をある値以下に抑制させる必要があ
った。
発明が解決しようとする問題点
上述に関連して、最近、ＧＴＯのターンオフ時の破壊現
象が解明されるようになって来た。この現象の１つにタ
ーンオフ時、ストレージ期間（後述する）とフォール期
間（後述する）との境界前後での電流集中及び高電界領
域の発生がＧＴＯの破壊にとって重要であることが判明
した。例えば、ストレージ期間の後期からフォール期間
中ではカソード内でアノード電流がスポット状に絞）込
まれている。このような状態のとき、ゲート電流をより
引き出しやすくすれば、可制御電流を増大させることが
できるとともにターンオフ時の Ａ／ｄｔ耐食の向上も
可能となる。ところが、アノード電流をスポット状に絞
）込むと次に述べるような問題が発生する。この点につ
いてＧＴｏの単位エレメントの平面図及び断面図として
示す第８図ａ。
象が解明されるようになって来た。この現象の１つにタ
ーンオフ時、ストレージ期間（後述する）とフォール期
間（後述する）との境界前後での電流集中及び高電界領
域の発生がＧＴＯの破壊にとって重要であることが判明
した。例えば、ストレージ期間の後期からフォール期間
中ではカソード内でアノード電流がスポット状に絞）込
まれている。このような状態のとき、ゲート電流をより
引き出しやすくすれば、可制御電流を増大させることが
できるとともにターンオフ時の Ａ／ｄｔ耐食の向上も
可能となる。ところが、アノード電流をスポット状に絞
）込むと次に述べるような問題が発生する。この点につ
いてＧＴｏの単位エレメントの平面図及び断面図として
示す第８図ａ。
ｂ〜第第１固
は定常状態で、アノード電流（図示矢印）は絞り込まれ
ないで流ｎているときのもので、この状態からターンオ
フさせるとアノード電流が第９図ａ。
ないで流ｎているときのもので、この状態からターンオ
フさせるとアノード電流が第９図ａ。
ｂに示すようにフィラメント状に絞夛込まれる。
この第９図ａ，ｂはストレージ期間を示す。この第９図
ａ，ｂの状態からさらにアノード電流が絞）込まれてフ
ォール期間になると，アノード電流はスポット状になる
。このときのスポットの位置は第１０図ａ，ｂに示すよ
うにカソードに上で。
ａ，ｂの状態からさらにアノード電流が絞）込まれてフ
ォール期間になると，アノード電流はスポット状になる
。このときのスポットの位置は第１０図ａ，ｂに示すよ
うにカソードに上で。
その幅のハは中央部になる。この状態ではＰベース抵抗
Ｒ０を通してゲート電流を引き出すことになる．このた
め、７４ｇ１１図に示すようなＧＴＯのターンオン、タ
ーンオフ駆動回路では上記フォール期間におけるゲート
引き出し抵抗低減に対してＰベース抵抗Ｒ０が障害とな
っていた。なお、前記スポットがカソードに上でその喝
の中央に位置するのは、カソードにの両側に同時にゲー
トオフ電圧を印加するためである。また、第８図ａ．ｂ
〜第１０図ａ，ｂ及び第１１図において、人はアノード
、Ｘはカソード、Ｐ，Ｎは牛導体、Ｂｌはターンオン用
直流電源、Ｂ，はターンオフ用直流電源、Ｓ，、Ｓ，は
スイッチである。
Ｒ０を通してゲート電流を引き出すことになる．このた
め、７４ｇ１１図に示すようなＧＴＯのターンオン、タ
ーンオフ駆動回路では上記フォール期間におけるゲート
引き出し抵抗低減に対してＰベース抵抗Ｒ０が障害とな
っていた。なお、前記スポットがカソードに上でその喝
の中央に位置するのは、カソードにの両側に同時にゲー
トオフ電圧を印加するためである。また、第８図ａ．ｂ
〜第１０図ａ，ｂ及び第１１図において、人はアノード
、Ｘはカソード、Ｐ，Ｎは牛導体、Ｂｌはターンオン用
直流電源、Ｂ，はターンオフ用直流電源、Ｓ，、Ｓ，は
スイッチである。
上記のようにターンオフ過程でアノード電流がカソード
Ｘ上でその幅の中央に絞ｐ込まれるようになるのは上記
の問題点の他にＧＴＯの構造上からも考えられる。すな
わち、ＧＴＯは普通周囲をゲートに囲まれ九カソードエ
レメントが多数並列配置された構成になっているからで
ある。このため、ＧＴＯの破壊もアノード電流が絞シ込
まれた位置で発生する。また、この位置ではゲート電流
の引き出し抵抗が大きくアノード電流集中部から効高よ
くゲート電流を引き出すことが困難となる問題点がある
。
Ｘ上でその幅の中央に絞ｐ込まれるようになるのは上記
の問題点の他にＧＴＯの構造上からも考えられる。すな
わち、ＧＴＯは普通周囲をゲートに囲まれ九カソードエ
レメントが多数並列配置された構成になっているからで
ある。このため、ＧＴＯの破壊もアノード電流が絞シ込
まれた位置で発生する。また、この位置ではゲート電流
の引き出し抵抗が大きくアノード電流集中部から効高よ
くゲート電流を引き出すことが困難となる問題点がある
。
問題点を解決するための手段
この発明はＧＴＯｔ−形成するＰベース抵抗に２種類の
ゲートを分離して配設し、一方のゲート”に印加させる
ゲートオフ電圧を、他方のゲートに印加させるゲートオ
フ電圧より一定時間遅れて印加させるようにツェナダイ
オードあるいはアノード電流の検出信号とターンオフタ
イムからスイッチング素子をオンさせるようにしたこと
にある。
ゲートを分離して配設し、一方のゲート”に印加させる
ゲートオフ電圧を、他方のゲートに印加させるゲートオ
フ電圧より一定時間遅れて印加させるようにツェナダイ
オードあるいはアノード電流の検出信号とターンオフタ
イムからスイッチング素子をオンさせるようにしたこと
にある。
作用
上記のような構成において、まずターンオフに際して一
方のゲートにゲートオフ電圧を印加してそのゲートから
オフゲート電流が引き出される。
方のゲートにゲートオフ電圧を印加してそのゲートから
オフゲート電流が引き出される。
しかる後、一定時間経過するとアノード電流がフィラメ
ント状に絞９込まれて他方のゲートに近い領埴にアノー
ド電流が押しやられる。その後、電流集中部がフィラメ
ント状からスポット状に変化して行くとき、ツェナダイ
オードあるいはスイッチング素子がオンして他方のゲー
トにゲートオフ電圧が印加される。この電圧によシ他方
のゲートからもオフゲート電流が引きされてそのゲート
から見九ゲート引き出し抵抗が低減される。
ント状に絞９込まれて他方のゲートに近い領埴にアノー
ド電流が押しやられる。その後、電流集中部がフィラメ
ント状からスポット状に変化して行くとき、ツェナダイ
オードあるいはスイッチング素子がオンして他方のゲー
トにゲートオフ電圧が印加される。この電圧によシ他方
のゲートからもオフゲート電流が引きされてそのゲート
から見九ゲート引き出し抵抗が低減される。
実施例
以下図面上参照してこの発明の詳細な説明する。
第１図において、第１．第２ゲートＧ１． Ｇ、はＰベ
ース抵抗を介して電気的に分離されて配設される。ター
ンオン用直流電源Ｂ１の負極とターンオフ用直流電源Ｂ
ｔの正極は共通接続されてカソードＫに接続される。両
電源Ｂ、、Ｂ、の正極及び負極はスイッチ８１ｓ８ｔｔ
”介して共通接続された後、第１ゲートＧ、に接続され
る。前記スイッチＳ、 、Ｓ。
ース抵抗を介して電気的に分離されて配設される。ター
ンオン用直流電源Ｂ１の負極とターンオフ用直流電源Ｂ
ｔの正極は共通接続されてカソードＫに接続される。両
電源Ｂ、、Ｂ、の正極及び負極はスイッチ８１ｓ８ｔｔ
”介して共通接続された後、第１ゲートＧ、に接続され
る。前記スイッチＳ、 、Ｓ。
の共通接続点と第２ゲー″′）Ｇ、の電路にはＭＯＳＦ
ＥＴ等の高速スイッチング素子からなるスイッチＳ８を
介挿させる。スイッチＳ１は後述のようにして第１ゲー
トＧｌにゲートオフ電圧が印加されてから所定時間遅れ
て第２ゲートＧ、にゲートオフ電圧が印加されるように
閉じられる。
ＥＴ等の高速スイッチング素子からなるスイッチＳ８を
介挿させる。スイッチＳ１は後述のようにして第１ゲー
トＧｌにゲートオフ電圧が印加されてから所定時間遅れ
て第２ゲートＧ、にゲートオフ電圧が印加されるように
閉じられる。
次に上記実施例の動作を述べる。まず、アノードＡが正
、カソードＫに負の電圧が印加され九状態のとき、スイ
ッチＳ１を閉成させる。これによりターンオン用直流電
源Ｂ１の電圧が第１ゲートＧ、と゛カソードに間に印加
される。すると第１グー）Ｇ１からカソードＫにオンゲ
ート電流が流れ、ＧＴＯはターンオンしてアノード電犬
は第２図ａ。
、カソードＫに負の電圧が印加され九状態のとき、スイ
ッチＳ１を閉成させる。これによりターンオン用直流電
源Ｂ１の電圧が第１ゲートＧ、と゛カソードに間に印加
される。すると第１グー）Ｇ１からカソードＫにオンゲ
ート電流が流れ、ＧＴＯはターンオンしてアノード電犬
は第２図ａ。
ｂに示すよう゛にカソードに全面を流れる（図中矢印）
。この第２図ａ、ｂの状態が定常状態でおる。
。この第２図ａ、ｂの状態が定常状態でおる。
ＧＴＯ’ｉターンオフさせるにはスイッチ８ｍを第５図
に示す時点１．で開放させスイッチ８．を閉成させる。
に示す時点１．で開放させスイッチ８．を閉成させる。
これによって第１ゲートＧ１がらオフゲート電流（第５
図の工。１．）が引き出されるとともに所定時間経過後
・（第５図に示す時点ｔ１）にはアノード電流がフィラ
メント状に絞シ込まれると同時に第２ゲートＧ、に近い
領域に押しやられる。（第３図ａ、ｂに示す）その後、
アノード電流集中部はフィラメント状からスポット状に
変化して行く。一方、前記第５図に示す時点ｔ１でスイ
ッチＳ、を閉成させるので、第２ゲートＧ麓からもオフ
ゲート電流工。２１が引き出さｎる。従って、アノード
電流集中部は前述のように１１ｇ２ゲートＧｔに近い領
域にあるため、第２ゲートＧ、から見たゲート引き出し
抵抗Ｒｔ （第４図すに示す）は従来のゲート引き出
し抵抗Ｒ０に比較して大幅に低減される。すなわち低抵
抗になる。なお、ｉ５図はスイッチ８ｍが開放されてか
らスイッチ８゜が閉成され、その後スイッチ８．がオン
されたときのアノード電流工 、アノード電圧ＭＡ 、
オフゲート電流工。１１ ＃ ｌＧ２１ の波形図で
ある。＠５図中１時点ｔ０からアノード電流ＩＡが減少
し始める時点までをストレージ期間と称し％またアノー
ド電流工えが減少し始める時点からその電流が零になる
までをフォール期間と称す。
図の工。１．）が引き出されるとともに所定時間経過後
・（第５図に示す時点ｔ１）にはアノード電流がフィラ
メント状に絞シ込まれると同時に第２ゲートＧ、に近い
領域に押しやられる。（第３図ａ、ｂに示す）その後、
アノード電流集中部はフィラメント状からスポット状に
変化して行く。一方、前記第５図に示す時点ｔ１でスイ
ッチＳ、を閉成させるので、第２ゲートＧ麓からもオフ
ゲート電流工。２１が引き出さｎる。従って、アノード
電流集中部は前述のように１１ｇ２ゲートＧｔに近い領
域にあるため、第２ゲートＧ、から見たゲート引き出し
抵抗Ｒｔ （第４図すに示す）は従来のゲート引き出
し抵抗Ｒ０に比較して大幅に低減される。すなわち低抵
抗になる。なお、ｉ５図はスイッチ８ｍが開放されてか
らスイッチ８゜が閉成され、その後スイッチ８．がオン
されたときのアノード電流工 、アノード電圧ＭＡ 、
オフゲート電流工。１１ ＃ ｌＧ２１ の波形図で
ある。＠５図中１時点ｔ０からアノード電流ＩＡが減少
し始める時点までをストレージ期間と称し％またアノー
ド電流工えが減少し始める時点からその電流が零になる
までをフォール期間と称す。
前記第１図に示し九スイッチ８．を閉成させるタイミン
グとしては次のような２つの手段がある。
グとしては次のような２つの手段がある。
第１手段はアノード電流値を変流器等の電流検出器で検
出し、アノード電流の変動に合わせて。
出し、アノード電流の変動に合わせて。
スイッチ８．とＢｓ’を閉成させるときの時間差を変え
、常にストレージ期間後期またはフォール期間中にスイ
ッチＢｓｔ−閉じるようにするものである。この手段は
アノード電流によるターンオフタイムの変化を考慮した
ものである。
、常にストレージ期間後期またはフォール期間中にスイ
ッチＢｓｔ−閉じるようにするものである。この手段は
アノード電流によるターンオフタイムの変化を考慮した
ものである。
第２手段はスイッチ８富と８８を閉成するときの時間差
を一定とし、大きなアノード電流をしや断する時、すな
わちターンオフタイムが長い時のみストレージ期間後期
またはフォール期間中にスイッチ８１１を閉成させるよ
うにしたものである。
を一定とし、大きなアノード電流をしや断する時、すな
わちターンオフタイムが長い時のみストレージ期間後期
またはフォール期間中にスイッチ８１１を閉成させるよ
うにしたものである。
第６図はこの発明の他の実施例を示すもので。
第１図に示したスイッチ８．に代ってツェナーダイオー
ドＺＤを図示極性のように接続したものである。以下第
７図によ多動作を説明するに、ターンオンさせる動作は
第１図と同様である。次にＧＴ Ｏ’ｉターンオフさせ
るにはスイッチ８．全開放させ、スイッチＳ、を閉成さ
せると、まず第１ゲートＧ１からオフゲート電流が引き
出される二ターンオフ過程の進行とともにゲート・カソ
ード間に電圧Ｖ がかか多給める。この電圧Ｖ。ＫＫ が設定電圧ｖ０、即ち、ツェナーダイオードの降服電圧
と等しくなる時点（図示時点ｔｓ ）から、第２ゲート
Ｇ鵞がらもオフゲート電流が引き出される。この時点ｔ
、では第３図と同様にアノード電流集中部が第２ゲート
Ｇ、の極めて近傍にあるため、低抵抗で効率よくオフゲ
ート電流を引き出すことができる。
ドＺＤを図示極性のように接続したものである。以下第
７図によ多動作を説明するに、ターンオンさせる動作は
第１図と同様である。次にＧＴ Ｏ’ｉターンオフさせ
るにはスイッチ８．全開放させ、スイッチＳ、を閉成さ
せると、まず第１ゲートＧ１からオフゲート電流が引き
出される二ターンオフ過程の進行とともにゲート・カソ
ード間に電圧Ｖ がかか多給める。この電圧Ｖ。ＫＫ が設定電圧ｖ０、即ち、ツェナーダイオードの降服電圧
と等しくなる時点（図示時点ｔｓ ）から、第２ゲート
Ｇ鵞がらもオフゲート電流が引き出される。この時点ｔ
、では第３図と同様にアノード電流集中部が第２ゲート
Ｇ、の極めて近傍にあるため、低抵抗で効率よくオフゲ
ート電流を引き出すことができる。
上記１１Ｅ６図の実施例はゲート・カソード間の回復電
圧を利用するため、しゃ断するアノード電流が変動して
ターンオフタイムが変化しても、第２ゲートＧ、からオ
フゲート電流を引自出し始める時期が自動的に調節でき
る利点がある。またツェナーダイオードの降服電圧を変
えて設定電圧を変えるとゲート電流を引龜出し始めるタ
イミングを変えることができる。即ち、時点１ｓ ｔス
トレージ期間後期にし九）、フォール期間中にしたシす
ることは自由である。なお、上記実施例ではツェナーダ
イオードを使用したが、電圧でトリガするダイアックや
ダイオードの直列接続回路を便用してもよい。ダイオー
ドの直列接続回路を用いる場合はツェナーダイオードの
場合と逆方向に接続する。この接続のときにはオンゲー
ト電流はｉｉゲートＧ１からのみ流れる。
圧を利用するため、しゃ断するアノード電流が変動して
ターンオフタイムが変化しても、第２ゲートＧ、からオ
フゲート電流を引自出し始める時期が自動的に調節でき
る利点がある。またツェナーダイオードの降服電圧を変
えて設定電圧を変えるとゲート電流を引龜出し始めるタ
イミングを変えることができる。即ち、時点１ｓ ｔス
トレージ期間後期にし九）、フォール期間中にしたシす
ることは自由である。なお、上記実施例ではツェナーダ
イオードを使用したが、電圧でトリガするダイアックや
ダイオードの直列接続回路を便用してもよい。ダイオー
ドの直列接続回路を用いる場合はツェナーダイオードの
場合と逆方向に接続する。この接続のときにはオンゲー
ト電流はｉｉゲートＧ１からのみ流れる。
発明の効果
以上述べたように、この発明によればＰベース抵抗を介
して２種類のゲートを分離して形成したＧＴＯサイリス
タの一方のゲートに、他方のゲートより一定時間遅れて
ゲートオフ電圧を印加させたので、ＧＴＯサイリスタが
破壊しやすい電流集中期間に低抵抗で、ゲート電流を引
き出せるようになシ、従来に比較して可制御電流が約２
割、Ｃ′ｖ”ａｔ耐量が約３割も増大させることができ
る利点がある。また、一定時関連れてゲートオフ電圧を
印加させる手段にツェナーダイオードを使用するとアノ
ード電流を検出する手段や、複雑な信号処理回路を必要
としないので従来と同じゲート駆動回路を便用すること
ができる利点もある。
して２種類のゲートを分離して形成したＧＴＯサイリス
タの一方のゲートに、他方のゲートより一定時間遅れて
ゲートオフ電圧を印加させたので、ＧＴＯサイリスタが
破壊しやすい電流集中期間に低抵抗で、ゲート電流を引
き出せるようになシ、従来に比較して可制御電流が約２
割、Ｃ′ｖ”ａｔ耐量が約３割も増大させることができ
る利点がある。また、一定時関連れてゲートオフ電圧を
印加させる手段にツェナーダイオードを使用するとアノ
ード電流を検出する手段や、複雑な信号処理回路を必要
としないので従来と同じゲート駆動回路を便用すること
ができる利点もある。
ｍ１図はこの発明の実施例を述べるための構成説明図、
第２図（ａ） 、 （ｂ）から第４図（ａ） ＠ （ｆ
ｉ）及び第５図は第１図の動作を述べるための説明図及
び波形図、第６図はこの発明の他の実施例の構成説明図
、第７図は第６図の動作を述べるための波形図、第８図
（ａ） 、 （ｂｌから第１Ｏ図（ａ） 、 （ｂｌ及
び第１１図は従来例を述べるための説明図である。 Ｓｌ、Ｓ、、Ｓ、・・・スイッチ、Ｇ、、Ｇ、・・・第
１．第２ゲート、Ｂ、・・・ターンオン用直流電源、Ｂ
鵞・・・ターンオフ出直流′心源。 マー− １１＼ Ｉゞ＼−シ ％−／ ％ｙｐＨ＼
〆１＼＠ ― ／ｍ″Ｓ Ｉ−＼Ｒ− 〜１− −一ノ 第５図 第６図 ／””’％＠ ／””
〜−−り ＼−ノ −−−一／１＼
−一１１−
−二
第２図（ａ） 、 （ｂ）から第４図（ａ） ＠ （ｆ
ｉ）及び第５図は第１図の動作を述べるための説明図及
び波形図、第６図はこの発明の他の実施例の構成説明図
、第７図は第６図の動作を述べるための波形図、第８図
（ａ） 、 （ｂｌから第１Ｏ図（ａ） 、 （ｂｌ及
び第１１図は従来例を述べるための説明図である。 Ｓｌ、Ｓ、、Ｓ、・・・スイッチ、Ｇ、、Ｇ、・・・第
１．第２ゲート、Ｂ、・・・ターンオン用直流電源、Ｂ
鵞・・・ターンオフ出直流′心源。 マー− １１＼ Ｉゞ＼−シ ％−／ ％ｙｐＨ＼
〆１＼＠ ― ／ｍ″Ｓ Ｉ−＼Ｒ− 〜１− −一ノ 第５図 第６図 ／””’％＠ ／””
〜−−り ＼−ノ −−−一／１＼
−一１１−
−二
Claims (3)
- （１）Ｐベース抵抗を介して２種類のゲートを分離して
形成したＧＴＯサイリスタにおいて、一方のゲートに、
他方のゲートより一定時間遅れてゲートオフ電圧を印加
させる手段を設けたことを特徴とするＧＴＯサイリスタ
。 - （２）前記手段はアノード電流を検出回路で検出し、そ
の検出信号をターンオフタイムにより高速スイッチング
素子をオンさせるようにしたことを特徴とする特許請求
の範囲第１項に記載のＧＴＯサイリスタ。 - （３）前記手段はツェナーダイオードからなることを特
徴とする特許請求の範囲第１項に記載のＧＴＯサイリス
タ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14709384A JPS6126260A (ja) | 1984-07-16 | 1984-07-16 | Ｇｔｏサイリスタ |
| DE8585107198T DE3581452D1 (en) | 1984-07-16 | 1985-06-11 | Gate-abschaltbarer thyristor. |
| EP85107198A EP0172338B1 (en) | 1984-07-16 | 1985-06-11 | Gate turn-off thyristor |
| US07/083,706 US4792838A (en) | 1984-07-16 | 1987-08-07 | Gate turn-off thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14709384A JPS6126260A (ja) | 1984-07-16 | 1984-07-16 | Ｇｔｏサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126260A true JPS6126260A (ja) | 1986-02-05 |
Family
ID=15422314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14709384A Expired - Lifetime JPS6126260A (ja) | 1984-07-16 | 1984-07-16 | Ｇｔｏサイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4792838A (ja) |
| EP (1) | EP0172338B1 (ja) |
| JP (1) | JPS6126260A (ja) |
| DE (1) | DE3581452D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282242A (en) * | 1990-08-24 | 1994-01-25 | Sharp Kabushiki Kaisha | Facsimile apparatus |
| WO2012117472A1 (ja) * | 2011-03-03 | 2012-09-07 | 株式会社パトライト | 入力回路および当該入力回路の集積回路 |
| US10686193B2 (en) | 2016-07-25 | 2020-06-16 | Lg Chem, Ltd. | Negative electrode comprising mesh-type current collector, lithium secondary battery comprising the same, and manufacturing method thereof |
Families Citing this family (6)
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|---|---|---|---|---|
| EP0280536B1 (en) * | 1987-02-26 | 1997-05-28 | Kabushiki Kaisha Toshiba | Turn-on driving technique for insulated gate thyristor |
| US5561393A (en) * | 1992-02-03 | 1996-10-01 | Fuji Electric Co., Ltd. | Control device of semiconductor power device |
| DE69332443T2 (de) * | 1992-05-01 | 2003-06-26 | Fuji Electric Co Ltd | Steuervorrichtung für Halbleitervorrichtung mit doppeltem Gate |
| DE102006017487A1 (de) | 2006-04-13 | 2007-10-18 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Integriertes Beschaltungsbauelement auf Halbleiterbasis zur Schaltentlastung, Spannungsbegrenzung bzw. Schwingungsdämpfung |
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Family Cites Families (4)
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- 1984-07-16 JP JP14709384A patent/JPS6126260A/ja not_active Expired - Lifetime
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- 1985-06-11 DE DE8585107198T patent/DE3581452D1/de not_active Expired - Fee Related
-
1987
- 1987-08-07 US US07/083,706 patent/US4792838A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282242A (en) * | 1990-08-24 | 1994-01-25 | Sharp Kabushiki Kaisha | Facsimile apparatus |
| WO2012117472A1 (ja) * | 2011-03-03 | 2012-09-07 | 株式会社パトライト | 入力回路および当該入力回路の集積回路 |
| US10686193B2 (en) | 2016-07-25 | 2020-06-16 | Lg Chem, Ltd. | Negative electrode comprising mesh-type current collector, lithium secondary battery comprising the same, and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0172338B1 (en) | 1991-01-23 |
| US4792838A (en) | 1988-12-20 |
| EP0172338A1 (en) | 1986-02-26 |
| DE3581452D1 (en) | 1991-02-28 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |