JPS61248480A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPS61248480A
JPS61248480A JP60283210A JP28321085A JPS61248480A JP S61248480 A JPS61248480 A JP S61248480A JP 60283210 A JP60283210 A JP 60283210A JP 28321085 A JP28321085 A JP 28321085A JP S61248480 A JPS61248480 A JP S61248480A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 り０問題点を解決するための手段 Ｅ、実施例 Ｆ０発明の効果 Ａ、産業上の利用分野 この発明は、電界効果トランジスタ（ＦＥＴ）などの半
導体デバイスに関し、特に正孔の移動度を高めるための
ひずみエピタキシャル層をもつトランジスタ構造に関す
るものである。
Ｂ、従来技術 半導体回路を構成するにあたっては、ｎ型のデバイスと
ｐ型のデバイスのどちらも使用されており、前者は電荷
担体として電子を利用し、後者は電荷担体として正孔を
利用する。相補的な回路は、プッシュプル動作や、集積
回路のチップ内に形成され、もしくは複数的な素子とし
て形成されたｎ−ｐ−ｎ及びｐ−ｎ−ｐトランジスタを
用いる回路において好便に採用されている。現在、主要
な関心は、そのような回路をトランジスタ・デバイスの
多数のアレイによって単一の集積回路チップ内に構成す
ることである。相補的な回路及びその大規模アレイの固
有の長所は、ｐ型のデバイスとｎ型のデバイスが交互に
導通し、電力消費量が低減するので高集積密度の回路を
達成できるということである。相補的な回路のアレイの
構成においては、ｎ型及びｐ型の領域を与えるべく適当
なドーパントを注入したシリコンからなる半導体デバイ
スが採用されており、成功を収めている。シリコンが成
功したことの重要な要因は、正孔と電子の双方に対して
良好な移動度が存在していることである。シリコンにお
いては、正孔の移動度と電子の移動度は、電子伝導を用
いるデバイスと正孔伝導を用いるデバイスとで同様の回
路パラメータを与える程度に近い値である。しかし、シ
リコンで構成したデバイスの周波数応答性は、多くの適
用例で望ましくないことがあり、この点でシリコンは不
利である。
より高い周波数応答性は、周期律表の■族と■族の元素
からなる化合物半導体を使用することにより得られる。
そのような物質から構成した回路は、高い周波数応答性
を有する。
しかしながら、上述の■−Ｖ族半導体物質を使用する場
合、正孔と電子とで移動度が著しく異なるという問題が
生じてくる。このため、実質的には、電子のみが電荷担
体として利用できるにすぎない。それゆえ、シリコンの
場合のようにＰ型のｎ型のデバイスを両方とも採用する
相補的な回路を構成することはできない。この問題は、
■−ｖ族化合物から電界効果トランジスタを構成する場
合に顕在化してくる。というのはそのようなＦＥＴデバ
イスは、電子回路に一般的に広く使用されているからで
ある。
Ｃ０発明が解決しようとする問題点 この発明の目的は、半導体デバイスにおいて正孔の高い
移動度をもつ構造を提供することにある。
Ｄ６問題点を解決するための手段 上述の問題は、正孔伝導チャネルと比較的薄い半導体物
質の層を形成することによってＰ型半導体デバイス、特
に電界効果トランジスタを構成することにより克服され
る。このとき、その比較的薄い半導体物質の層の厚さは
、物質の量子力学モデルにおける数電子波長のオーダー
である。本発明によれば、その物質の薄い層は比較的厚
い物質の剛性層上にエピタキシャル成長される。厚い剛
性層は、その剛性層の格子間隔が薄い層の格子面間隔よ
りも大きいという点で薄い層の物質とは異なる。このエ
ピタキシャル層は、その層の物質が剛性層の格子面間隔
と一致すべくひずみを受けるように十分薄く形成される
。
■−■族化合物半導体の場合、そのようなエピタキシャ
ル層物質の張力は、厚い剛性層の表面方向に沿う２次元
的な延長と、その剛性層の表面の一垂直方向の圧縮的な
ひずみをもたらす。この結果、重い正孔（ｈｅａｖｙ　
ｈｏｌｅ）と軽い正孔（ｌｉｇｈｔ　ｈｏｌｅ）の縮退
を解消するエネルギー・レベルのシフトが行なわれ、こ
れにより格子がかなりの移動度で電荷担体を支持するよ
うになる。
半導体デバイス、特にＦＥＴの構成における別の特徴と
して、上記ひずみ層の上面には別の物質の層が配置され
る。この付加層はＦＥＴのゲート構造の素子として、ま
た、薄いひずみ層が量子化されるようにエネルギーを規
定する層として働く。
さらに、この付加層は不純物で選択的にドープされる。
このドープされた付加層とひずみ層とが隣接して配置さ
れていることが、付加層からひずみ層を貫通するように
正孔を移送することを可能とする。これにより、不純物
がひずみ層に注入されることなく正孔の移動度が高めら
れる、変調ドーピング（ｍｏｄｕｌａｔｉｏｎ　ｄｏｐ
ｉｎｇ）として知られる効果が与えられる。正孔のエネ
ルギー・レベルのシフトと変調ドーピングにより、従来
のｎ型ＦＥＴの電子の移動度とほぼ同等の正孔移動度を
もつｐ型ＦＥＴデバイスが構成される。これにより、■
−■族半導体物質から相補的ＦＥＴ回路を形成すること
が可能となる。
Ｅ、実施例 第１図は、本発明の実施例の半導体デバイス構造を示す
図式的な断面図である。第１図において、電界効果トラ
ンジスタ１０は、ソース領域１２とレイン題鳳１ｂと正
ノ鳥トレイン→今上ごと３勺■るドレイン端子と、ゲー
ト層２０及びゲート層２０に付着された金属ゲート電極
２２とを具備している。トランジスタ１０はさらに基板
２４と、基板２４によって支持される比較的厚い層２６
と、厚い層２６とゲート層２０の間でそれらに隣接する
ように付着された比較的薄いＮ２Ｂとを具備している。
基板２４、層２Ｇ及び２８と、ゲート２０はすべて周期
律表のｍ−■族元素からなる化合物半導体から構成され
ている。典型的な■族の元素はアルミニウム、インジウ
ム及びガリウムであり、典型的な■族の元素はリン、砒
素及びアンチモンである。本発明の好適な実施例におい
ては、第１図に示すように、化合物半導体としてアンチ
モン化ガリウム（ＧａＳｂ）及びアンチモン化アルミニ
ウム（Ａ　Ｑ　Ｓｂ）が採用されている。基板２４と薄
い層２８は高抵抗性のアンチモン化ガリウムから成り、
厚い層２６とゲート層２０はアンチモン化アルミニウム
から成っている６本発明の別の実施例では、このアンチ
モン化アルミニウムがアンチモン化ガリウム−アルミニ
ウムに置き換えられる。さらに。
エピタキシを開始させることが目的であるＧａＳｂ基板
は、広く利用されているＧａＡｓ及びＩｎＰなどの他の
物質、またはＡ　ｆｌ　Ｓｂ自体と置き換えることがで
きる。尚、本発明のこの実施例は特に■−Ｖ化合物を採
用しているが１本発明の理論は。
■族化合物やｎ−ＩＶ化合物などの他の適当な半導体に
も適用される。
第２図、第３図及び第４図では、厚いＮ２６を層ｒｅ　
Ｂ　ｕと称し、薄い層２８を層ＬＩ　Ａ　Ｉ＋と称する
。
通常のひずみのない条件では、層Ａの結晶格子構造は１
層Ｂの結晶格子構造よりも格子点間の間隔が小さい。
本発明の重要な特徴によれば、層ＡはＭＢ上にエピタキ
シャル的に成長される。そのようなエピタキシャル成長
は、例えば、約６００℃の温度で分子線エピタキシによ
り実行される。エピタキシャル成長の間に、第２図に示
すように、２次元層平面上で層Ｂの格子間隔に等しい格
子間隔をもっ層Ａが形成される。層Ｂは層Ａの物質の格
子を拡張するように十分厚く且つ剛性である。この拡張
により、ＭＡと層Ｂの界面に沿って、その面に垂直な方
向に層Ａの格子の圧縮がもたらされる。
尚、エピタキシャル成長においては、もしエピタキシャ
ル層が十分に厚く成長してしまうと、生成されたひずみ
がついて緩和されて結晶構造が通常の状態と格子間隔を
得、以て層Ａと層Ｂとの剛性的な関係が破壊されてしま
うことに注意されたい。しかし、本発明の構造において
は、ひずみの状態が維持されるように層Ａの厚さは、エ
ピタキシ上のそのような限界値よりも十分小さく設定さ
れる。そのひずみの状態は、ゲート層２０の存在に拘ら
ず保持される。ゲート層２０の物質は層Ｂと同一の物質
から成っており、それゆえ層Ａのひずみ状態を維持する
ことを支援するけれども、ゲート層２０の主な機能は層
Ａ内のソース領域１２とドレイン領域１６間の伝導チャ
ネルにおける正孔の移動度を高めるために変調ドーピン
グの効果を与えることにある。
第１図の断面図において、トランジスタ１０の好適な寸
法の範囲が、図の右側に示されている。
基板２４の厚さは、能動デバイス素子を安定に支持する
ために、従来の半導体デバイスの基板で採用されている
厚さである。第１図には、典型的な厚さである５ｍｔＩ
２　（１２７μｍ）が示されている。
比較的厚い層２６（層Ｂ）は約５０００オングストロー
ムの厚さである。比較的薄いＭ２Ｓ（層Ａ）は約１００
オングストロームの厚さである。ゲート層２０の厚さは
１００〜１０００オングストロームの範囲にあり、アー
スに接続されているソース電極１４に対してゲート電圧
ＶＣの動作レベルを異なる値に設定するために比較的広
い範囲の値が採用される。すなわち薄いゲート層２０は
低ゲート電圧に対して使用され、厚いゲート層２０は高
ゲート電圧に対して使用される。
第１図に示されている約１００オングストロームという
層Ａの厚さは、よく知られている半導体構造の量子力学
を参照すると、数電子波長のオーダーである。荷電担体
、特に正孔のエネルギー・レベルに関しては、上述の２
次元ひずみが層２６と層２８の間の界面に垂直な応力を
もたらし、これにより第３図に示すように正孔のエネル
ギ・−・レベルが変位される。第３図の左側では、層Ａ
のアンチモン化ガリウムが無ひずみの状態にあり、軽い
正孔と重い正孔が縮退している様子が示されている。第
３図の右側では、ひずみを有するアンチモン化ガリウム
の対応する状態が示されており、この場合、縮退が解消
され、軽い正孔のレベルが重い正孔のレベルよりも高い
エネルギー・レベルに上昇している。そのようなエネル
ギーのシフトにより、軽い正孔のレベルは正孔で占有さ
れた基底状態となり、これにより正孔の移動度は、よく
知られたｎ型ＦＥＴの構成における電子の移動度と十分
近くなる。従って、ｎ型とＰ型のＦＥＴを使用した棋補
的な回路を構成することが可能となる。すなわち、ｎ型
のＦＥＴは従来の技術に基づき構成され、ｐ型のＦＥＴ
が本発明に基づき形成されるのである。
エネルギー・レベルへの影響は第４図にも示されている
。第４図の左側では、ひずみの無い状態において、層Ｂ
と層Ａの各々における伝導帯の下端Ｅｃと価電子帯ＥＶ
の上端の間のエネルギー・ギャップＥｇａ、Ｅｇ＾が図
示されている。
第４図の中央では、ひずみの効果が示されｔいる。ここ
では軽い正孔と重い正孔が、それぞれＩｔ　ｎ　ＩＩと
ｒｅ　ｈ”の添字をつけて示されている。第４図の左側
の縮退状態では、どちらの正孔も同一のエネルギー・レ
ベルを占めているが、ひずみが存在する状態では、縮退
状態が変更され、重い正孔と軽い正孔とが異なるエネル
ギー・レベルを占める。、第４図の右側では、上述した
エネルギー量子化及び変調ドーピングの影響により、エ
ネルギー・レベルがさらに変更されている。すなわち。
ゲート層２０中の不純物が、正孔を薄い層２８の方へ解
放する。しかし、不純物は薄い層２８には存在しないの
で、層２８内の正孔は高い移動度と伝導度をもつ。
尚、そのような不純物は、金属ゲート電極２２の付着よ
り前のエピタキシャル成長の間に、ゲート層２ｏに配置
してもよい。変調ドーピングの存在下で、ゲートとソー
ス端子の間にゲート電圧を加えることにより、ソース領
域１２とドレイン領域１６の間の層２ｏの下方に正孔の
伝導チャネルが形成される。
第１図のデバイスの製造においては、すべての構造が分
子線エピタキシまたはその他の適当な処理により達成さ
れる。そして、厚い層２６及び薄い層２８はともにドー
プされていない、上述したように層２０のみがドープさ
れている。ソース領域１２とドレイン領域１６は、Ｐ＋
状態を与えるべく拡散またはイオン打ち込みによって層
２８内に形成される。尚、ソース及びドレイン領域が層
２６中に貫通しているということは重要ではない、なぜ
ならこの層２６はドープされておらず高い抵抗率をもつ
ので電流を流さないからである。電極１４．１８及び２
２は従来の金属化工程によって付着することができる。
このように、本発明のデバイスが在来の技術的な処理に
より製造できることが理解されよう。
トランジスタ１０を従来の電気回路に使用する場合は、
望むなら基板２４をアースしてもよく。
そうすると、ドレイン電圧はドレイン電極１８とソース
電極１４の間に加えられる。上述のゲート電圧はゲート
電極２２と、ソース電極１４またはドレイン電極１６の
間に加えられる。このように、ｐ型トランジスタ１０は
、従来のｎ型ＦＥＴに採用されている回路に対応する方
法で、電気回路に接続することができる。
要約として、本発明の半導体デバイスの動作を他の半導
体デバイスの動作と比較することが本発明の理解を助け
ることになると思われる。従来の半導体、特にｍ−ｖ族
化合物半導体では１重い正孔が大きい有効質量をもち、
移動度が低い。軽い正孔も存在するけれども、Ｐ型半導
体の電気的な輸送は、バルク物質中で高濃度状態を有す
る重い正孔に支配され、エネルギー量子化により価電子
帯の上端で縮退状態が引き上げられるときには、重い正
孔が基底状態を占めることになる。このため、電界効果
トランジスタなどの高速輸送デバイスは常に電子とｎ型
物質を扱うのである。
本発明の半導体デバイスでは、重い正孔と軽い正孔の演
じる役割が変わる。このことは、ひずみ及び応力を導入
することにより軽い正孔の数が重い正孔の数に優るよう
にすることによって達成される０層２６及び２８の間の
界面に垂直な応力は、エピタキシャル異種構造（ｈｅｔ
ａｒｏｓｔｒｕｃｔｕｒａ）に内在的な格子の不一致を
使用することによって達成される。すなわち、高速ｐ型
デバイスは、比較的小さい有効質量と比較的高い移動度
をもつ軽い正孔によって実現される。これらのデバイス
は、それ自体重要ではあるが１通常のｎ型電子デバイス
とともに集積して、論理回路及びその他の適用のための
相補的な回路を構成することができる。
薄い層２８において軽い正孔が利用可能な高いエネルギ
ー状態は、Ｐ型のドーパントによる通常のドーピングま
たは変調ドーピングによって正孔が導入されたときに占
有される。変調ドーピングによって、増大された担体移
動度を最大限に利用するため、正孔は、事実上２次元に
なるべきポテンシャルの井戸によって限定される。変調
ドーピングによるエネルギー・レベルの量子化によって
すべての状態のエネルギーが低下し、それらの状態のエ
ネルギーは、限定が強まり質量が低下するにつれて増大
する。
軽い正孔と重い正孔の相対的な位置は、詳細には、ポテ
ンシャル井戸の実際の形状に依存する。
厚い層２６とゲート層２０に同一の物質を用いることに
よって達成される１層Ａを層Ｂでサンドイッチ状に挟ん
だ構造により得られる矩形のポテンシャル井戸において
は、ポテンシャルは、層Ａの厚さと、今や軽い正孔と重
い正孔とで異なる価電子帯の差とによって決定される。
単なる異種接合においては、ポテンシャルは価電子帯の
差と空間電荷とによって決定される。尚、電子の状態も
量子化されているけれども、このことは現在注目されて
いる正孔のエネルギー・レベルにはあまり重要でないこ
とを理解されたい。適正な条件の下では、量子数ｎ＝ｏ
に対応する軽い正孔の基底状態は、このシステムの基底
状態にとどまる。上に示したように、電界効果デバイス
は、ソース・ドレイン及びゲートを付着することにより
容易に達成される。
本発明の構造が動作するための基本的な要請は。
２つの物質の価電子帯のエネルギーＥｖに差がなくては
ならないということである０層ＡのＥＶは層ＢのＥＶよ
りも高い、さらに、層Ｂの格子面間隔は、層Ａの格子面
間隔よりも大きくなくてはならない。これらの条件は、
軽い正孔と重い正孔の状態の反転が生じるＧａＡｓ　−
ＧａＡ　Ｑ　Ａｓ構造に於て満たされる。この条件はＧ
ａＳｂ　−Ａ　Ｑ　Ｓｂ構造でも満たされるけれども、
ひずみ効果は比較的小さい。
本発明のｐ型トランジスタを、■−■族化合物の従来の
ｎ型トランジスタと結合してなる電気回路を構成するこ
とに関しては、そのようなトランジスタは、離散的な素
子として製造してもよく、共通基板上の集積回路中に構
成してもよいことに注意されたい。尚１本発明の半導体
構造を製造するために利用される製造工程が他の半導体
デバイスの製造工程と類似しているという事実に鑑みる
と、特に相補型ＦＥＴデバイスの場合、ｎ型ＦＥＴを従
来の技術で製造し、ｐ型ＦＥＴを本発明の技術で製造で
きることが明らかである。
Ｆ０発明の効果 以上のように、この発明によれば、比較的大きい格子面
間隔をもつ層の上に比較的小さい格子面間隔をもつ層を
付着することにより軽い正孔が支配的であるような伝導
チャネルを形成したので、高い周波数特性をもつＰ型デ
バイスを構成することができる。
【図面の簡単な説明】
第１図は、本発明に基づくデバイス構造の断面図、 第２図は、比較的格子面間隔の小さい層のひずみをあら
れす図、 第３図は、ひずみによる、波数ベクトル空間における正
孔のエネルギーのシフトを示す図、第４＠は、ひずみに
よる、エネルギー・レベルのシフトを示す図である。 １２・・・・ソース領域、１６・・・・ドレイン領域、
２０・・・・ゲート層、２６・・・・第１の層、２８・
・・・第２の層。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (5)

    【特許請求の範囲】
  1. （１）（ａ）第１の格子面間隔をもつ結晶格子構造で形
    成されたIII−Ｖ族化合物半導体の第１の層と、（ｂ）
    上記第１の層中に互いに離隔して形成されたソース領域
    及びドレイン領域と、 （ｃ）上記第１の層の上面に接触して上記ソース領域及
    び上記ドレイン領域の間に延長して配置され、第２の格
    子面間隔をもつ結晶格子構造で形成されたIII−Ｖ族化
    合物半導体の第２の層と、（ｄ）上記第２の層の上面に
    接触して上記ソース領域及び上記ドレイン領域の間に位
    置するように配置されたゲート層とを具備し、 上記第２の格子面間隔が、ひずみのない状態では上記第
    １の格子面間隔より小さく、上記第２の層は、格子のゆ
    がみを生じるように数電子波長程度の厚さでエピタキシ
    ャル層として上記第１の層に付着されてなる電界効果ト
    ランジスタ。
  2. （２）上記ゲート層が、上記第２の層に接触し上記第２
    の層に正孔を導入するようにドープされた第３の層を有
    する特許請求の範囲第（１）項記載の電界効果トランジ
    スタ。
  3. （３）上記第１の層の厚さが、上記第２の層にひずみを
    生じさせるべく十分に剛性をもつように、上記第２の層
    の厚さよりも大きい特許請求の範囲第（２）項記載の電
    界効果トランジスタ。
  4. （４）上記第１の層がＡｌＳｂであり、上記第２の層が
    ＧａＳｂである特許請求の範囲第（３）項記載の電界効
    果トランジスタ。
  5. （５）上記第１の層がＧａＡａＳｂであり、上記第２の
    層がＧａＳｂである特許請求の範囲第（３）項記載の電
    界効果トランジスタ。
JP60283210A 1985-04-24 1985-12-18 電界効果トランジスタ Granted JPS61248480A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/726,543 US4665415A (en) 1985-04-24 1985-04-24 Semiconductor device with hole conduction via strained lattice
US726543 1985-04-24

Publications (2)

Publication Number Publication Date
JPS61248480A true JPS61248480A (ja) 1986-11-05
JPH0237115B2 JPH0237115B2 (ja) 1990-08-22

Family

ID=24919033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60283210A Granted JPS61248480A (ja) 1985-04-24 1985-12-18 電界効果トランジスタ

Country Status (4)

Country Link
US (1) US4665415A (ja)
EP (1) EP0202383A1 (ja)
JP (1) JPS61248480A (ja)
CA (1) CA1236590A (ja)

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