JPS5972161A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5972161A JPS5972161A JP58164947A JP16494783A JPS5972161A JP S5972161 A JPS5972161 A JP S5972161A JP 58164947 A JP58164947 A JP 58164947A JP 16494783 A JP16494783 A JP 16494783A JP S5972161 A JPS5972161 A JP S5972161A
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- JP
- Japan
- Prior art keywords
- groove
- region
- layer
- type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体基板内に格子縞状に形成した溝をアイ
ソレージいンおよびメモリ容量領域として用いることを
特徴とする１トランジスタ型メモリセルに関する。
ソレージいンおよびメモリ容量領域として用いることを
特徴とする１トランジスタ型メモリセルに関する。
第１図１こ、本発明において用いられる格子縞状溝２０
の配置法の２つの例を平面図で示す。１点鎖線で囲まれ
た１区画が１メモリセルである。
の配置法の２つの例を平面図で示す。１点鎖線で囲まれ
た１区画が１メモリセルである。
第２図に本発明の骨子となるアイソ−ジョンおよびメモ
リ容量領域の具体例を断面図で示す。
リ容量領域の具体例を断面図で示す。
第２図において、ｌはＰ型シリコン基板、２は格子状の
溝、３はゲート絶縁膜、４は高濃度Ｐ型層、５は多結晶
シリコン層である。溝２で囲まれた部分が１個のメモリ
セルＭで高濃度Ｐ型層４によって隣接するメモリセルと
電気的に分離される。
溝、３はゲート絶縁膜、４は高濃度Ｐ型層、５は多結晶
シリコン層である。溝２で囲まれた部分が１個のメモリ
セルＭで高濃度Ｐ型層４によって隣接するメモリセルと
電気的に分離される。
シリコン基板１の溝２で囲まれた凸状領域、絶縁膜３、
多結晶シリコン層５によってＭＯ８型メモリ容量を形成
する。
多結晶シリコン層５によってＭＯ８型メモリ容量を形成
する。
本構造においては、メモリ容量の面積の大部分は、篩２
の壁面に形成されるため、メモリセルを著しく縮小でき
る。例えば、メモリセルを８Ｘ８μｍ２、溝２のｒｊＪ
および深さをそれぞれ１μｍおよび２μｍ１多結晶シリ
コン層５とメモリセル上面の重なり巾を１μｍとすると
、メモリセル面積６４μｍ に対して、８０μｍ２のメ
モリ容量面積（メモリセル面積の１．２５倍）が得られ
、メモリセルの縮小ともなうメモリ容量の減少という従
来のメモリセルの欠点を著しく低減できる。
の壁面に形成されるため、メモリセルを著しく縮小でき
る。例えば、メモリセルを８Ｘ８μｍ２、溝２のｒｊＪ
および深さをそれぞれ１μｍおよび２μｍ１多結晶シリ
コン層５とメモリセル上面の重なり巾を１μｍとすると
、メモリセル面積６４μｍ に対して、８０μｍ２のメ
モリ容量面積（メモリセル面積の１．２５倍）が得られ
、メモリセルの縮小ともなうメモリ容量の減少という従
来のメモリセルの欠点を著しく低減できる。
第３図は、本発明におけるメモリセルの１実施例を示す
断面図であり、従来の２層シリコン・ゲー１ｎ−ＭＯＳ
プロセス技術で容易に形成できる。
断面図であり、従来の２層シリコン・ゲー１ｎ−ＭＯＳ
プロセス技術で容易に形成できる。
１はＰ型シリコン基板、２は格子縞状溝、３は第１ゲー
ト絶縁膜（Ｓｉｎ２）、４は高濃度Ｐ型層、５は第１ゲ
ート多結晶シリコン層、６は第２ゲート絶縁膜（ＳｉＯ
２）、７は眉間絶縁膜（多結晶シリコン層５の酸化膜等
）、８はＰ型チャンネル・ドープ層、９は第２ゲート多
結晶シリコン層（データ線）、１０および１１は各々Ｐ
ＳＧ膜（Ｐｈｏ−ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）および多結晶シリコン層９の酸化膜等の層間絶縁膜
、１２はｎ型拡散層（ドレイン）、１２はアルミニウム
蒸着膜（データ線）である。
ト絶縁膜（Ｓｉｎ２）、４は高濃度Ｐ型層、５は第１ゲ
ート多結晶シリコン層、６は第２ゲート絶縁膜（ＳｉＯ
２）、７は眉間絶縁膜（多結晶シリコン層５の酸化膜等
）、８はＰ型チャンネル・ドープ層、９は第２ゲート多
結晶シリコン層（データ線）、１０および１１は各々Ｐ
ＳＧ膜（Ｐｈｏ−ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）および多結晶シリコン層９の酸化膜等の層間絶縁膜
、１２はｎ型拡散層（ドレイン）、１２はアルミニウム
蒸着膜（データ線）である。
本発明の特徴である第２図に示した部分は、例えば以下
に述べる方法で形成できる。シリコン基板１上に肉厚酸
化膜を形成し、ホトレジスト被膜をマスクとする反応性
スパッタエツチング法により、格子縞状溝２の部分の上
記酸化膜をエツチングする。つぎにホトレジスト被膜を
除去し、上記酸化膜をマスクとするマイクロ波プラズマ
エツチング法で、シリコン基板１をエツチングし格子縞
状溝２を形成１−る。つぎに溝２の表面に肉薄酸化膜を
形成したのち上記肉厚酸化膜をマスクとじて溝２の底面
のみに高濃度のボロンをイオン打込みし、上記肉厚およ
び肉薄酸化膜をエッヂング除去し、熱酸化法により第１
ゲート酸化膜３を形成する。しかるのち、多結晶シリコ
ン層５を化学蒸着法により形成し、リンを拡散１．たの
ち、ホトエツチング法により第１ゲート多結晶シリコン
層５のパターンを形成する。
に述べる方法で形成できる。シリコン基板１上に肉厚酸
化膜を形成し、ホトレジスト被膜をマスクとする反応性
スパッタエツチング法により、格子縞状溝２の部分の上
記酸化膜をエツチングする。つぎにホトレジスト被膜を
除去し、上記酸化膜をマスクとするマイクロ波プラズマ
エツチング法で、シリコン基板１をエツチングし格子縞
状溝２を形成１−る。つぎに溝２の表面に肉薄酸化膜を
形成したのち上記肉厚酸化膜をマスクとじて溝２の底面
のみに高濃度のボロンをイオン打込みし、上記肉厚およ
び肉薄酸化膜をエッヂング除去し、熱酸化法により第１
ゲート酸化膜３を形成する。しかるのち、多結晶シリコ
ン層５を化学蒸着法により形成し、リンを拡散１．たの
ち、ホトエツチング法により第１ゲート多結晶シリコン
層５のパターンを形成する。
上記本発明のメモリセルは、微細化にともなうメモリ容
量の減少が従来のメモリセルに比して著しく少なく、製
造も容易で、ダイナミックＭＯＳメモリの高集積化に極
めて有効である。
量の減少が従来のメモリセルに比して著しく少なく、製
造も容易で、ダイナミックＭＯＳメモリの高集積化に極
めて有効である。
なお、本発明の特徴を損なわない範囲でメモリセルは種
々の形態をとり得る。例えば第２図で多結晶シリコン５
を溝２内に埋込んで平坦化してもよい。ゲート絶縁膜３
（！：して酸化膜の他に酸化膜と窒化珪素膜との２層膜
を用いてメモリ容量を著しく増大することができる。ま
た第２ゲート（アドレス用トランジスタ）は第３図に示
した実施例に限定されない。なお製造工程は少し複雑に
なるが、溝の底面のみ酸化膜を厚くすること、メモリ容
量としてＭＯ８容量のみならず、接合容量あるいは両者
を併用することも可能である。
々の形態をとり得る。例えば第２図で多結晶シリコン５
を溝２内に埋込んで平坦化してもよい。ゲート絶縁膜３
（！：して酸化膜の他に酸化膜と窒化珪素膜との２層膜
を用いてメモリ容量を著しく増大することができる。ま
た第２ゲート（アドレス用トランジスタ）は第３図に示
した実施例に限定されない。なお製造工程は少し複雑に
なるが、溝の底面のみ酸化膜を厚くすること、メモリ容
量としてＭＯ８容量のみならず、接合容量あるいは両者
を併用することも可能である。
第１図は本発明の半導体装置に用いる格子縞状溝の実施
例を示す平面図、第２図は本発明の半導体装置に用いる
格子縞状溝とアイソレーションおよびメモリ容量領域の
実施例を示す断面図、第３図は本発明の半導体装置の実
施例である１トランジスタ型メモリセルの断面図である
。
例を示す平面図、第２図は本発明の半導体装置に用いる
格子縞状溝とアイソレーションおよびメモリ容量領域の
実施例を示す断面図、第３図は本発明の半導体装置の実
施例である１トランジスタ型メモリセルの断面図である
。
Claims (1)
- １、第１導電形の半導体基体内に格子縞状の溝を設け、
前記溝により囲まれた領域を一つのメモリセルとし、溝
の底面をメモリセル間の分離領域とし、溝の側面に蓄積
容量を設けてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164947A JPS5972161A (ja) | 1983-09-09 | 1983-09-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58164947A JPS5972161A (ja) | 1983-09-09 | 1983-09-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972161A true JPS5972161A (ja) | 1984-04-24 |
| JPH0310235B2 JPH0310235B2 (ja) | 1991-02-13 |
Family
ID=15802873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58164947A Granted JPS5972161A (ja) | 1983-09-09 | 1983-09-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972161A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4606011A (en) * | 1984-10-31 | 1986-08-12 | Kabushiki Kaisha Toshiba | Single transistor/capacitor semiconductor memory device and method for manufacture |
| JPS63172455A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4920390A (en) * | 1985-07-02 | 1990-04-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and method of fabricating the same |
| US4990980A (en) * | 1985-04-16 | 1991-02-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1983
- 1983-09-09 JP JP58164947A patent/JPS5972161A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4606011A (en) * | 1984-10-31 | 1986-08-12 | Kabushiki Kaisha Toshiba | Single transistor/capacitor semiconductor memory device and method for manufacture |
| US4990980A (en) * | 1985-04-16 | 1991-02-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US4920390A (en) * | 1985-07-02 | 1990-04-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and method of fabricating the same |
| JPS63172455A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310235B2 (ja) | 1991-02-13 |
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