JPS6120890B2 - - Google Patents

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Publication number
JPS6120890B2
JPS6120890B2 JP54111249A JP11124979A JPS6120890B2 JP S6120890 B2 JPS6120890 B2 JP S6120890B2 JP 54111249 A JP54111249 A JP 54111249A JP 11124979 A JP11124979 A JP 11124979A JP S6120890 B2 JPS6120890 B2 JP S6120890B2
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JP
Japan
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shift
section
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rotating
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JP54111249A
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Koichi Ueda
Shigemi Uemoto
Akira Myata
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to US06/180,454 priority patent/US4490809A/en
Priority to CA000359000A priority patent/CA1153074A/en
Priority to EP80303017A priority patent/EP0025323B1/en
Priority to DE8080303017T priority patent/DE3069672D1/de
Publication of JPS5636741A publication Critical patent/JPS5636741A/ja
Publication of JPS6120890B2 publication Critical patent/JPS6120890B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】 本発明はシフト装置に関し、特に入力データを
あらかじめ２Aの倍数シフトを行ない次に０乃至
２A―１のシフトを行なうようにしたシフト装置
に関する。
一般にデータ処理装置は、第１図に示す如く、
主記憶装置１、記憶制御装置２、命令制御装置
３、実行処理装置４、チヤネル装置５及びコンソ
ール６等により構成されている。そして実行処理
装置４の内部機能の１つとしてシフト回路が設け
られている。
このシフト回路は入力データを右または左方向
にある量だけシフトして出力するものであつて、
例えば第２図イに示す如く、入力部７に入力され
たデータＡ乃至Ｒを右方向に３ビツトシフトして
出力部８に伝達し、該出力部８からこのシフトさ
れた出力データを取出すようにする。このとき、
出力データの左側３ビツトは０が出力される。
しかしながら、データ量が大きくなると、この
シフト回路は１チツプで構成することは困難とな
り、例えば第２図ロに示す如く、チツプ及びチ
ツプという複数枚のチツプにより構成しなけれ
ばならない。したがつて、チツプ及びチツプ
との間のインターフエイスが必要になり、シフト
量が多ければ多い程このインターフエイスする量
が増加す。第２図ロに図示の場合には、入力部７
―１から出力部８―２に対するＦ―Ｆ，Ｇ―Ｇ，
Ｈ―Ｈ間に示す３本の線でよいが、例えば右シフ
ト８ビツトのときには入力部７―１から出力部８
―２に対する各区分毎にこのチツプ間のインター
フエイスが必要になり、更に左シフトを行う場合
も考慮すれば、入力部７―２から出力部８―１に
対する各区分毎にチツプ間のインターフエイスが
必要になる。このようにシフト量、及び方向に応
じてインターフエイス量が非常に大きくなり、チ
ツプ間のピン数が多数必要になる。
しかも各出力部８―１，８―２に伝達された信
号をそのまま出力する場合には、このインターフ
エイスによる時間のおくれはあまり間題にならな
いが、上記第２図ロにおいてそれぞれＡ乃至Ｒと
いうアルフアベツトで表示してあるデータが例え
ば４ビツト構成のものであつて、出力部８―１及
び８―２にこの４ビツト単位でシフトした後、更
に１ビツト単位でシフトする等の如く複数段階で
シフトを行なう場合には、この各段階におけるチ
ツプクロスにもとづくインターフエイスにおける
時間のおくれが問題となる。
それ故この時間のおくれにもとずく処理速度の
低下を妨止するためには、第２図ロに示す場合に
チツプに対してＦ乃至Ｒを入力データとする入
力部を別個必要とする。それ故この場合、左シフ
ト等のことやチツプ，等をあわせて考える
と、チツプ，の両方に全入力データＡ乃至Ｒ
を入力させるということは、オーバラツプによる
冗長なゲート及びチツプの入出力ピンを多く必要
とすることになる。
したがつて本発明はこのような間題点を改善し
たチツプクロスにもとづく時間損失を小さくした
シフト装置を提供することを目的とするものであ
つて、このために本発明におけるシフト装置で
は、複数の回転部と、複数の選択部と、複数のシ
フト部とを具え、入力される多ビツトデータを複
数の分割入力データに分割し、上記各回転部は
夫々各分割入力データを、シフト量に応じて２A
の倍数（但しＡは１以上の整数）のビツト数だけ
回転し、上記各選択部は複数の回転部出力の各対
応する２Aビツト区分毎について、シフト量に応
じていずれか１つの回転部出力を選択し、上記各
シフト部は夫々に対応する選択部出力について、
シフト量に応じて０〜２A―１ビツトのシフトを
するよう構成されたことを特徴とする。
以下の本発明の一実施例を第３図乃至第７図に
もとづき説明する。
第３図は本発明によるシフト方式の概略を示
し、第４図はその選択部への入力を説明するもの
であり、第５図は４ビツト単位で入力データが構
成されたときの動作説明図、第６図は選択部の動
作説明図、第７図は本発明の一実施例構成図であ
る。
図中、９―１，９―２は入力部、１０―１，１
０―２は回転部出力、１１は選択部出力、１２―
１，１２―２は回転部、１３―１，１３―２はシ
フト制御部、１４―１，１４―２は選択部、１５
―１，１５―２は選択部の一区分、１６―１，１
６―２はシフト部、１７―１，１７―２は第２シ
フト制御部、Ｃ乃至ＣはLSチツプを示
す。
本発明のシフト装置の概略を第３図にもとづき
説明する。入力データＡ乃至Ｒは入力部９―１，
９―２に図示の状態に入力される。
(1) Ａ乃至Ｒが１ビツトの場合、 いま入力データＡ乃至Ｒを３ビツト右シフトす
る場合について説明する。
先ず入力部９―１の入力データを３ビツト右に
回転させて回転部出力１０―１に出力させ、また
入力部９―２の入力データを３ビツト右に回転さ
せて回転部出力１０―２に出力させる。したがつ
て回転部出力１０―１及び１０―２には第３図に
示すデータが記入されることになる。そしてこの
回転部出力１０―１及び１０―２を矢印に示す如
く選択部出力１１に出力する。即ち、回転部出力
１０―１及び１０―２のうちデータＡ乃至Ｅ及び
Ｊ乃至Ｎは、第３図においてその下部に対向する
ところにそのまま出力されるが、回転部出力１０
―１のFGHは、回転部出力１０―２のデータＰ
乃至Ｒの記入されている部分に対向するところに
出力されることになる。
この場合、選択部出力１１は、第４図に示す如
く、矢印で示される２つの入力のうち、いずれか
一方を選択的に出力するように構成されている。
例えば、選択部出力１１の区分０′には、回転部
出力１０―１の区分０又は回転部出力１０―２の
区分８から伝達されたデータのいずれか一方が選
択的に出力され、また選択部出力１１の区分
F′には回転部出力１０―１の区分７又は回転部
出力１０―２の区分Ｆから伝達されたいずれか一
方が選択的に出力される。したがつて、選択部出
力１１の区分８′，９′及びA′については回転部
出力１０―１の区分０，１及び２から伝達された
データを選択出力し、区分３′乃至７′及びB′乃至
F′についてはそれぞれの区分の直上の回転部出
力１０―１又は１０―２の区分から伝達されたデ
ータを選択出力することにより、第３図の入力部
９―１，９―２に入力された入力データを、選択
部出力１１に示す如く右３ビツトシフトした状態
で出力することが可能となる。
この場合、チツプ及び間でのデータ転送は
全く行なわれないので、データの伝達を高速で行
なうことができる。ただ選択部出力１１の一部区
分と回転部出力１０―１の一部区分との間でチツ
プクロスが生ずるが、この場合は選択部出力１１
は選択動作を行なうのみでよく、シフトの場合と
異なりその制御は非常に簡単である。
(2) Ａ乃至Ｒが４ビツトの場合、 なお上記の場合は本発明を理解し易くするため
に、各区分が１ビツトの例について説明したが、
各区分が４ビツトの場合は次のようにしてシフト
が行なわれる。
この場合には、上記回転部出力の１区分の移動
が４ビツトの移動に相当するので、第１段階とし
て入力データを４の倍数だけ回転し、その出力を
選択したのち、更に０乃至３ビツト分シフトする
ことにより可能となる。その回転量及び選択手段
は第５図及び第６図にそれぞれ示される。
以下具体例をあげて説明する。いま第８図にも
とづき、右方向に21ビツトシフトする場合を説明
する。入力部９―１及び９―２には、第８図に示
す如く０乃至63の番号のビツトが入力されてい
る。これを21ビツト右にシフトするには４の倍数
である20ビツト右にシフトして、それから更に１
ビツト右にシフトすればよい。したがつて右に20
ビツトシフトするための回転量として５回回転シ
フトさせる必要があり、その結果回転部出力１０
―１におけるパターンは第８図に図示されてお
り、この間のシフトの状況は４ビツトを１つのか
たまり「０」，「１」……「７」として表わした第
５図のシフト量２０（２進コード0101）で表示さ
れた項により示される。そしてこの結果、第８図
のステージアウトプツトとして示される回転部
出力１０―１，１０―２に示される状態になる。
ステージ′アウトプツトとして選択部出力１１
が回転部出力１０―１と１０―２とのいずれの選
択区分を選択するかが第６図に示されている。そ
れ故、この第６図に指示された選択が行なわれ、
回転シフト量が21ビツトのときは、選択部出力の
区分５，６，７及びＤ，Ｅ，Ｆ（第６図図示のス
テージ′，４ビツト・グループNo.５，６，７及
びＤ，Ｅ，Ｆに相当する）は回転部出力１０―
１，１０―２の区分５，６，７及びＤ，Ｅ，Ｆは
そのまま出力する。しかし選択部出力の区分８，
９，Ａ，Ｂ，Ｃ（第６図図示のステージ′，４
ビツト・グループNo.８，９，Ａ，Ｂ，Ｃに相当す
る）は回転部出力１０―１の区分01234を出力す
る。この結果、選択部出力１１のデータは第８図
に示す如くなり、20ビツト右シフトされた状態に
なつている。したがつて、これをステージアウ
トプツトの段階で更に１ビツト右シフトさせるこ
とにより、入力データを21ビツト右シフトさせた
出力を得ることができる。
また第９図について左22ビツトシフトさせた例
について説明する。
入力部９―１及び９―２に入力されたデータ
は、第５図の表に従つて左方向20ビツト、つまり
左回転量５区分だけ回転シフトされて、その回転
部出力１０―１及び１０―２に示す状態になる。
次いで第６図左シフト２２ビツトの項に示される
選択部出力が選択部出力１１により行なわれる。
この結果選択部出力１１の区分０，１，２及び
８，９，Ａは、回転部出力１０―１及び１０―２
の区分０，１，２及び８，９，Ａをそのまま出力
する。しかし選択部出力１１の区分３，４，５，
６，７は回転部出力１０―２の区分Ｂ，Ｃ，Ｄ，
Ｅ，Ｆを出力することになる。この結果、第９図
のステージ′アウトプツトに示す如く、選択部
出力１１には入力データが20ビツト左シフトされ
た状態で記入されている。したがつてこれを更に
２ビツト左シフトすることによりステージアウ
トプツトに示す如く入力データを22ビツト左シフ
トさせることができる。
なおこのような入力データのシフト制御は、例
えば第７図に示されるシフト装置により実行する
ことができる。
回転部１２―１には入力部９―１及び回転部出
力１０―１が設けられ、回転部１２―２には入力
部９―２及び回転部出力１０―２が設けられてい
る。シフト制御部１３―１は入力部９―１に入力
されたデータをそのシフト方向及びシフト量に応
じて、４の倍数量だけ回転シフトするように、回
転部１２―１を制御するものである。そしてシフ
ト制御部１３―２はシフト制御部１３―１と同様
な制御動作を行なうものである。
選択部１４―１及び１４―２には選択部出力が
設けられている。そしてシフト部１６―１及び１
６―２は回転部１２―１，１２―２により４ビツ
ト単位の回転量では不足している所の０〜３まで
のシフトを与えるのである。第２シフト制御部１
７―１は指示されたシフト方向及びシフト量にし
たがつて、選択部１４―１における選択部出力１
１の各区分（図ではその１つを１５―１として示
している）を、第６図に示される制御指示図にも
とづき制御するとともに、シフト量に応じてシフ
ト部１６―１を０〜３ビツト量までの右または左
シフト制御するものである。第２シフト制御部１
７―２は、第２シフト制御部１７―１と同様に構
成されるものである。このようにして、例えば第
８図及び第９図に示した如き、所定のシフトが行
なわれる。
なお、この例では、回転部１２―１及びシフト
制御部１３―１をLSIチツプCIで構成し、回転部
１２―２及びシフト制御部１３―２をLSIチツプ
Ｃで構成し、選択部１４―１、シフト部１６―
１及び第２シフト制御部１７―１をLSIチツプＣ
で構成し、選択部１４―２、シフト部１６―２
及び第２シフト制御部１７―２をLSIチツプＣ
で構成する。このときLSチツプＣ及びＣ
は同一のものを使用することができ、LSチツ
プＣ及びＣに同一のものを使用することがで
きる。
なお上記の例では、第８図及び第９図について
説明した如く、ステージにおける０〜３ビツト
のシフトは、右シフト及び左シフトの両方のシフ
トができるシフト部を使用する必要がある。しか
しながらもしもこのステージでのシフトを右ま
たは左の一方向にのみ限定できればこのシフト部
を構成するゲート数を大幅に減少することが可能
になる。
例えばステージでのシフトを右方向だけにす
るには、ステージにおいてレフトシフトのとき
に４ビツトだけ多く左方向に回転させればよい。
即ち左22ビツトシフトのときには、ステージで
左24ビツトだけ回転させ、ステージで２ビツト
右方向にシフトすればよい。
この場合における回転シフト量を第１０図に示
す。これら明らかな如く、右シフト０，３２の場
合のシフト動作は左シフト２８，６０の場合のシ
フト動作に等しく、右シフト４，３６シフトの場
合は左シフト２４，５６の場合と等しく、以下同
様なことがわかる。しかもバイナリコードで示す
シフト量において重み３２のビツトを除いて考え
ると（重み３２のビツトは回転動作には影響がな
い。右シフト０と右シフト３２は同一である）、
左シフトのシフト動作は、その重み１６，８，４
のシフト量の１の補数をとつた右シフトのシフト
動作と同一であることがわかる。これにより回転
部のシフト動作におけるシフト量に関するデコー
ドは非常に容易になり、またデコードに要する時
間を短縮できる。
なお、このために、ステージ′の出力状態は
第１１図に示す如く、区分Ｈの部分だけ選択部出
力を余分に必要とすることになる。この選択部出
力は回転部出力の区分７またはＦのいずれかを選
択するものである、これを含めて第１１図の選択
部出力のその選択モードは第１２図に示す通りで
ある。
また、更に他の実施例としてシフト部をして、
上位半分はシフト部を右方向のみシフトできるよ
うに構成し、下位半分はシフト部を左方向のみシ
フトできるように構成することができる。いまシ
フト量Ｓを、Ｓ＝Ｐ×22＋Ｑで表示するとき右シ
フト及び左シフトを次の如くして行なうことがで
きる。
右シフトのとき 右シフトのときは上位半分の入力データが伝達
される回転部をＰ×22だけ右方向に回転シフトさ
せ、その後、上記シフト部でＱだけ右方向にシフ
トさせる。また下位半分の入力データに対しては
その回転部を（Ｐ＋１）×22だけ右方向に回転シ
フトさせたあとで上記シフト部で22―Ｑだけ左方
向にシフトさせる。
左シフトのとき、 左シフトのときは上位半分の入力データが伝達
される回転部を（Ｐ＋１）×22だけ左方向に回転
させ、その後上記シフト部を22―Ｑだけ右シフト
させる。また下位半分の入力データの伝達される
回転部をＰ×22だけ左方向に回転させ、その後上
記シフト部をＱだけ左方向にシフトさせる。
この場合の上位半分の入力データが伝達される
回転部の動作は、第１０図と同一であり、下位半
分の入力データが伝達される回転部の動作は第１
３図に示される。
この場合、選択部出力の構成は、第１５図に示
す通りであつて、第１１図の場合に比較して入力
ビツトの下位半分側の選択部出力が１区分、即ち
区分Ｇだけ大きくなつているそしてこの選択部出
力の出力選択モードは第１４図に示す通りであ
る。そして第１６図にもとづき、13ビツト右側シ
フトの例について説明する。
入力データ０乃至６３のうち上位半分は入力部
９―１に入力され、下位半分は入力部９―２に入
力される。そしてステージアウトプツトでは、
入力部９―１に入力されたデータは第１０図にも
とづく回転シフトが行なわれて３区分、12ビツト
右に回転され、また入力部９―２に入力されたデ
ータに対しては第１３図にもとずく回転シフトが
行なわれて７区分16ビツト右に回転される。次い
で、ステージ′アウウトプツトでは、第１５図
にもとづく選択出力制御が行なわれ、その結果選
択部出力には第１６図の如きデータが入力されて
いる。そしてステージアウトプツトの段階で、
選択部出力の区分Ｈ乃至７にあるデータ（実際は
区分Ｈ，０，１は０に）に対しては右１ビツトシ
フトが行なわれ、選択部出力の区分８乃至Ｇにあ
るデータに対しては左３ビツトシフトされるもの
である。
このようにしてステージで行なうシフト部の
シフトを右方向または左方向の一方向のみに限定
することにより、両方向のシフトを行なう場合に
比較してゲート数が非常に少くするためにその構
成が簡略化される。しかし第１０図及び第１３図
に示した動作説明図においてRIGHTとLEFTを
入れ替え、ピツト位置３２を３１に、また６３を
０にしてみるとその動作は全く一致する。したが
つてこの場合は回転部は同一チツプを対称にして
使用することができ、同一チツプで構成すること
が可能となる。勿論、ステージのシフト部を中
央で２分した２個のチツプで構成する場合にはス
テージの回転部と同様に同じチツプを対称に使
用することができる。
以上説明した如く、本発明によれば、シフト回
路を複数のLSチツプで構成する場合に、同一
LSチツプ内で構成することができるように入
力データを分割してその分割した範囲内で大部分
のシフト回転を行ない、外部に対しては選択的に
取出されるように構成したため、チツプクロスの
回路数を大幅に減少することが可能になり、しか
もデータシフトのときチツプクロスにより生ずる
時間差間題も抑制することができる。
しかもシフト部の回転方向を一方向に限定する
ことも可能になるので、両方向にシフト可能なも
のを使用しなければならない場合に比較しゲート
数を大幅に減少することができるのでその構成も
簡易化できる。またその回転量を制御するのに１
の補数を使用することができることもあり、制御
を容易にすることができる。
しかもシフト部を分割してそのシフト方向を逆
になるようなものを使用することにより、シフト
回路を構成するLSIを同一構成のチツプを数種類
使用することにより構成できるので、コストダウ
ンにも役立つことになる。
【図面の簡単な説明】
第１図はデータ処理装置の概略図、第２図は従
来のシフト回路の構成説明図第３図は本発明によ
るシフト装置の概略図、第４図はその選択部出力
への入力状態説明図、第５図はシフト動作説明
図、第６図は選択部出力の動作説明図、第７図は
本発明の一実施例構成図、第８図及び第９図は本
発明の方式によるシフト状態説明図、第１０図は
回転シフト量の説明図、第１１図は本発明の他の
一実施例において使用する選択部出力の説明図、
第１２図はその選択動作説明図、第１３図は本発
明の更に他の実施例における回転シフト状態説明
図、第１４図は選択部出力の選択動作説明図、第
１５図は第１４図で説明された選択部出力の入力
状態説明図、第１６図は本発明の更に他の実施例
によるシフト状態の説明図である。 図中、１は主記憶装置、２は記憶制御装置、３
は命令制御装置、４は実行処理装置、５はチヤネ
ル装置、６はコンソール、７は入力部、８は出力
部、９―１，９―２は入力部、１０―１，１０―
２は回転出力部、１１は選択部出力、１２―１，
１２―２は回転部、１３―１，１３―２はシフト
制御部、１４―１，１４―２は選択部、１５―
１，１５―２は選択部の一区分、１６―１，１６
―２はシフト部、１７―１，１７―２は第２シフ
ト制御部をそれぞれ示す。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の回転部と、複数の選択部と、複数のシ
    フト部とを具え、入力される多ビツトデータを複
    数の分割入力データに分割し、上記各回転部は
    夫々各分割入力データを、シフト量に応じて２A
    の倍数（但しＡは１以上の整数）のビツト数だけ
    回転し、上記各選択部は複数の回転部出力の各対
    応する２Aビツト区分毎について、シフト量に応
    じていずれか１つの回転部出力を選択し、上記各
    シフト部は夫々に対応する選択部出力について、
    シフト量に応じて０〜２A―１ビツトのシフトを
    するよう構成されたことを特徴とするシフト装
    置。 ２ 上記シフト部のシフト方向を右（又は左）の
    一方向シフトに構成するとともに、上記回転部の
    回転量を左（又は右）シフトのときに更に２Aだ
    け余分に回転し、上記シフト部により０〜２Aの
    量右（又は左）方向のみにシフトするようにした
    ことを特徴とする特許請求の範囲第１項記載のシ
    フト装置。 ３ 入力データを上位半分及び下位半分に２分割
    し、シフト量ＳをＳ＝Ｐ×２A＋Ｑで表示すると
    き、上位半分の入力データに対しては 右シフトのときは、上記回転部をＰ×２Aだ
    け右方向に回転させ、また上記シフト部をＱだ
    け右方向にシフトさせ、 左シフトのときは上記回転部を（Ｐ＋１）×
    ２Aだけ左方向に回転させ、また上記シフト部
    を２A−Ｑだけ右方向にシフトさせ、 下位半分の入力データに対しては 右シフトのときは、上記回転部を（Ｐ＋１）
    ×２Aだけ右方向に回転させ、また上記シフト
    部を２A−Ｑだけ左方向にシフトさせ、 左シフトのときは上記回転部をＰ×２Aだけ
    左方向に回転させ、また上記シフト部をＱだけ
    左方向にシフトさせるようにしたことを特徴と
    する特許請求の範囲第１項記載のシフト装置。
JP11124979A 1979-08-31 1979-08-31 Shift system Granted JPS5636741A (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP11124979A JPS5636741A (en) 1979-08-31 1979-08-31 Shift system
US06/180,454 US4490809A (en) 1979-08-31 1980-08-22 Multichip data shifting system
CA000359000A CA1153074A (en) 1979-08-31 1980-08-26 Shift system
EP80303017A EP0025323B1 (en) 1979-08-31 1980-08-29 A shift circuit
DE8080303017T DE3069672D1 (en) 1979-08-31 1980-08-29 A shift circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11124979A JPS5636741A (en) 1979-08-31 1979-08-31 Shift system

Publications (2)

Publication Number Publication Date
JPS5636741A JPS5636741A (en) 1981-04-10
JPS6120890B2 true JPS6120890B2 (ja) 1986-05-24

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ID=14556373

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11124979A Granted JPS5636741A (en) 1979-08-31 1979-08-31 Shift system

Country Status (5)

Country Link
US (1) US4490809A (ja)
EP (1) EP0025323B1 (ja)
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CA (1) CA1153074A (ja)
DE (1) DE3069672D1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58184649A (ja) * 1982-04-22 1983-10-28 Toshiba Corp シフト回路
USH570H (en) 1986-06-03 1989-01-03 The United States Of America As Represented By The Secretary Of The Navy Fast Fourier transform data address pre-scrambler circuit
US5471628A (en) * 1992-06-30 1995-11-28 International Business Machines Corporation Multi-function permutation switch for rotating and manipulating an order of bits of an input data byte in either cyclic or non-cyclic mode
US6035310A (en) * 1997-12-19 2000-03-07 Advanced Micro Devices, Inc. Method and circuit for performing a shift arithmetic right operation
US5991786A (en) * 1997-12-19 1999-11-23 Advanced Micro Devices, Inc. Circuit and method for shifting or rotating operands of multiple size
US6006244A (en) * 1997-12-19 1999-12-21 Advanced Micro Devices, Inc. Circuit for shifting or rotating operands of multiple size
US6122651A (en) * 1998-04-08 2000-09-19 Advanced Micro Devices, Inc. Method and apparatus for performing overshifted rotate through carry instructions by shifting in opposite directions
AU2003301920A1 (en) * 2002-11-12 2004-06-03 International Business Machines Corporation Device and method for performing shift/rotate operations
EP1720171B1 (fr) * 2005-05-04 2009-01-28 St Microelectronics S.A. Dispositif de décalage en anneau
JP5206603B2 (ja) * 2009-07-01 2013-06-12 富士通株式会社 シフト演算器
JP6733569B2 (ja) * 2017-02-06 2020-08-05 富士通株式会社 シフト演算回路およびシフト演算方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3274556A (en) * 1962-07-10 1966-09-20 Ibm Large scale shifter
US3311896A (en) * 1964-04-03 1967-03-28 Ibm Data shifting apparatus
US3374468A (en) * 1964-12-23 1968-03-19 Bell Telephone Labor Inc Shift and rotate circuit for a data processor
US3510846A (en) * 1967-07-14 1970-05-05 Ibm Left and right shifter
US3747070A (en) * 1971-12-22 1973-07-17 Bell Telephone Labor Inc Data field transfer and modification apparatus
US3790960A (en) * 1972-10-30 1974-02-05 Amdahl Corp Right and left shifter and method in a data processing system
US3914744A (en) * 1973-01-02 1975-10-21 Honeywell Inf Systems Shifting apparatus
US3887799A (en) * 1973-12-03 1975-06-03 Theodore P Lindgren Asynchronous n bit position data shifter
US3961750A (en) * 1974-04-05 1976-06-08 Signetics Corporation Expandable parallel binary shifter/rotator
US3969704A (en) * 1974-07-19 1976-07-13 Nanodata Corporation Word transformation apparatus for digital information processing
US3996566A (en) * 1974-12-16 1976-12-07 Bell Telephone Laboratories, Incorporated Shift and rotate circuit for a data processor
US4139899A (en) * 1976-10-18 1979-02-13 Burroughs Corporation Shift network having a mask generator and a rotator
US4276596A (en) * 1979-01-02 1981-06-30 Honeywell Information Systems Inc. Short operand alignment and merge operation
US4122534A (en) * 1977-06-17 1978-10-24 Northern Telecom Limited Parallel bidirectional shifter
US4149263A (en) * 1977-06-20 1979-04-10 Motorola, Inc. Programmable multi-bit shifter
US4128872A (en) * 1977-06-20 1978-12-05 Motorola, Inc. High speed data shifter array
US4223391A (en) * 1977-10-31 1980-09-16 Burroughs Corporation Parallel access alignment network with barrel switch implementation for d-ordered vector elements

Also Published As

Publication number Publication date
CA1153074A (en) 1983-08-30
EP0025323A3 (en) 1982-01-13
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DE3069672D1 (en) 1985-01-03
US4490809A (en) 1984-12-25
JPS5636741A (en) 1981-04-10
EP0025323A2 (en) 1981-03-18

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